CN105190585A - 基于操作速度的数据总线反相(dbi)编码 - Google Patents

基于操作速度的数据总线反相(dbi)编码 Download PDF

Info

Publication number
CN105190585A
CN105190585A CN201480012359.9A CN201480012359A CN105190585A CN 105190585 A CN105190585 A CN 105190585A CN 201480012359 A CN201480012359 A CN 201480012359A CN 105190585 A CN105190585 A CN 105190585A
Authority
CN
China
Prior art keywords
data bus
dbi
algorithm
phase
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201480012359.9A
Other languages
English (en)
Other versions
CN105190585B (zh
Inventor
T·M·霍利斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN105190585A publication Critical patent/CN105190585A/zh
Application granted granted Critical
Publication of CN105190585B publication Critical patent/CN105190585B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4286—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a handshaking protocol, e.g. RS232C link
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G06F13/287—Multiplexed DMA
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
    • G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Mobile Radio Communication Systems (AREA)
  • Communication Control (AREA)
  • Information Transfer Systems (AREA)
  • Dc Digital Transmission (AREA)

Abstract

描述了一种用于数据传输的方法。确定电子设备的信令操作速度。基于该信令操作速度来选择数据总线反相算法。所选数据总线反相算法被用于编码数据。经编码数据和数据总线反相标志通过传输介质被发送给接收机。

Description

基于操作速度的数据总线反相(DBI)编码
相关申请
本申请与2013年3月15日提交的关于“FREQUENCY-DEPENDENTBUSINVERSIONENCODING(取决于频率的总线反相编码)”的美国临时专利申请S/N.61/791,865相关并要求其优先权。
技术领域
本公开一般涉及电子通信。更具体地，本公开涉及用于基于操作速度进行数据总线反相(DBI)编码的系统和方法。
背景技术
为了增加信号和功率完整性并减小功耗，可以采用数据总线反相(DBI)编码。DBI编码对于迅速传递大量数据可能特别有用。例如，可以采用DBI编码以促成中央处理单元(CPU)与层叠封装(POP)、多芯片封装(MCP)或各种其他存储器接口配置中的动态随机存取存储器(DRAM)设备之间的高速数据传递。DBI编码在移动存储器应用(诸如低功率双数据速率4(LPDDR4))中可能是特别有用的。
然而，附加益处可通过基于数据情况在不同的DBI编码算法之间切换来实现。不同的DBI编码算法可以在被恰当使用时提供功率减小以及在不恰当使用时提供功率惩罚。可通过基于信令速度来选择DBI编码算法而实现益处。
概述
描述了用于数据传输的方法。确定电子设备的信令操作速度。基于信令操作速度来选择数据总线反相算法。所选数据总线反相算法被用于编码数据。经编码数据和数据总线反相标志通过传输线被发送给接收机。
所选数据总线反相算法可以是DBI-AC算法和DBI-DC算法之一。当信令操作速度是低速模式时，所选数据总线反相算法可以是DBI-AC。当信令操作速度是高速模式时，所选数据总线反相算法可以是DBI-DC。信令操作速度可通过专用信号被传达给编码器。该专用信号可通过命令地址总线或使用现有数据线来提供。
信令操作速度可由编码器来自主确定。所选数据总线反相算法可被用于使用不包括反馈的拓扑或者使用包括反馈的拓扑来编码数据。数据总线反相算法编码可基于动态禁用信号被自主禁用。
端接控制信号可基于所选数据总线反相算法来生成。该端接控制信号可被发送给接收机。该方法可由包括算法选择复用器、接收即将到来的突发的并行未编码数据和先前突发的并行数据的XOR门、反相器、过半检测电路和真实/互补复用器的数据总线反相编码器来执行。数据总线反相编码器还可包括频率检测电路。所选数据总线反相算法可以基于物理层时钟频率与参考频率之间的关系。
还描述了用于数据传输的装置。该装置包括处理器、与该处理器处于电子通信的存储器、以及存储在该存储器中的指令。该指令可由处理器执行以确定电子设备的信令操作速度。该指令还可由处理器执行以基于信令操作速度来选择数据总线反相算法。该指令可进一步由处理器执行以使用所选数据总线反相算法来编码数据。该指令还可被执行以将经编码数据和数据总线反相标志通过传输线发送给接收机。
描述了电子设备。该电子设备包括用于确定该电子设备的信令操作速度的装置。该电子设备还包括用于基于信令操作速度来选择数据总线反相算法的装置。该电子设备进一步包括用于使用所选数据总线反相算法来编码数据的装置。该电子设备还包括用于将经编码数据和数据总线反相标志通过传输线发送给接收机的装置。
还描述了用于数据传输的计算机程序产品。该计算机程序产品包括其上具有指令的非瞬态计算机可读介质。该指令包括用于使电子设备确定电子设备的信令操作速度的代码。该指令还包括用于使电子设备基于信令操作速度来选择数据总线反相算法的代码。该指令进一步包括用于使电子设备使用所选数据总线反相算法来编码数据的代码。该指令还包括用于使电子设备将经编码数据和数据总线反相标志通过传输线发送给接收机的代码。
附图简述
图1是解说数据总线反相(DBI)编码/解码电路系统的框图；
图2是解说数据总线反相(DBI)编码/解码的框图；
图3是用于使用取决于信令操作速度的DBI算法来编码数据的方法的流程图；
图4是解说高级DBI算法控制的框图；
图5是解说DBI编码器中DBI选择电路系统的一个示例的框图；
图6是解说DBI编码器中DBI选择电路系统的另一示例的框图；
图7是解说包括频率检测电路的信道配置模块的框图；以及
图8示出了使用取决于速度的数据总线反相(DBI)编码的电子设备的硬件实现的一部分。
详细描述
图1是在本系统和方法中使用的电子设备102的框图。电子设备102可以是基站、无线通信设备、或使用电力的其他设备。电子设备102可包括用于在发射机104与接收机112之间传送数据的传输线110(也称为传输介质)。发射机104和接收机112还可位于不同的电子设备(未示出)上。通过传输线110传送的数据可被编码以减小单端接口中的信令功率。例如，通过传输线110传送的数据可使用数据总线反相(DBI)或总线反相编码来编码。DBI编码是其中数据位可在传输之前被反相以最大化或最小化某些信令特性的技术。DBI编码可包括针对任何并行接口(包括命令、地址信息等)的位反相编码。通过调整用于基于操作速度(例如，使用的数据率)来编码数据的DBI算法，可以达成诸如功率节省或充分信号完整性之类的益处。
发射机104可包括DBI编码器106。DBI编码器106可以使用DBI算法来编码数据。经编码数据可随后经由传输线110被传送给接收机112。接收机112可以使用DBI解码器114来对经编码数据进行解码。在一种配置中，发射机104和接收机112可位于单个芯片上。在另一配置中，发射机104和接收机112可各自位于电子设备102内的不同芯片上。
电子设备102可包括模式控制器118。模式控制器118可位于与发射机104和/或接收机112相同的芯片上或位于不同芯片上。模式控制器118可以指令发射机104关于要使用哪种DBI算法116来编码传输线110上的数据。模式控制器118可与发射机104上的信道配置模块108通信。在一种配置中，信道配置模块108可以从模式控制器118接收启用合适的编码算法的指令。在另一配置中，信道配置模块108可以能够检测操作模式并在没有来自模式控制器118的外部指令的情况下设置合适的编码算法。信道配置模块108在以下关于图4进一步详细讨论。
图2是解说数据总线反相(DBI)编码/解码的框图。如以上所讨论的，DBI编码是其中数据位可在传输之前被反相以最大化或最小化某些信令特性的技术。DBI编码可包括针对任何并行接口(包括命令、地址信息等)的位反相编码。例如，DBI编码可被用于反相在发射机204与接收机212之间传递的数据位。DBI编码常常被用于减小功耗并改善信号和功率完整性。在一些配置中，发射机204和接收机212两者可都位于相同的电子设备102上。发射机204可以通过小信道长度(例如，小于几毫米)或通过较长长度(例如，若干英寸)向接收机212传递大量数据。信道210可以是封装/印刷电路板(PCB)传输线110。在一种配置中，该信道可以是无线信道210。作为示例，信道210可以是同轴电缆、硅中介迹线或其他任何有线互连技术。
发射机204可包括DBI编码器206。DBI编码器206可将DBI编码应用于从发射机204传送给接收机212的信号。DBI编码算法的示例包括DBI-AC和DBI-DC。DBI-AC是被设计成限制跨接口宽度同时转变的数据位的数量的算法。DBI-DC是被设计成限制在两个二进制级之一处的同时数据位的数量的算法。
DBI算法216的选择可取决于信令环境。具有启用或DBI-AC算法或DBI-DC算法的能力会是有利的。如果选择了不恰当的DBI算法216，则可能发生性能惩罚。DBI算法216可由模式控制器218(也称为核)来选择。模式控制器218可以指令DBI编码器206关于要使用DBI-AC还是DBI-DC作为所选DBI算法216
模式控制器218还可以指令接收机212关于是否要使用非对称负载端接228(经由端接控制信号226)。该非对称负载端接228可被接收机212用于限制传输线110上的反射。将DBI-DC应用于非对称端接信道可导致18％的功率减小(假定每字节1个DBI标志)。然而，如果未端接信道与DBI-DC联用，则可发生4％的功率惩罚。相反，将DBI-AC应用于未端接信道可导致16％的功率减小。然而，如果非对称端接信道与DBI-AC联用，则可发生4％的功率惩罚。因此，在大多数情形中，端接控制信号226可用所使用的DBI算法216来协调。存在其中信道210通过与高和低电压导轨两者的对称连接来端接的配置。在此类情形中，DBI-AC算法可以在功率和噪声减小方面提供最佳性能。
在一种配置中，模式控制器218可以具有超驰发射机204内的信道配置模块108的权威。例如，模式控制器218可以具有附加信息，诸如链路将被快速切换、以及不必等待负载端接228启用/禁用是优选的知识。模式控制器218还可知道要发送的数据模式从信号完整性角度是没有压力的，从而即使该数据正以较高速率发送，也可能不需要负载端接228(并且因此模式控制器218可以超驰由信道配置模块108作出的端接决定)。
然而，重要的是要注意尽管在DBI算法216、负载端接228和信令功率之间存在清楚的关系，但仍可存在其中DBI-AC协同端接信道使用的配置以及其中DBI-DC协同未端接信道使用的配置。例如，如果特定信道环境的信号完整性由串话来主导，则限制转变数目的编码算法可能是更好的选择，而不管相应的功率惩罚如何。
发射机204可以使用驱动器220通过信道210向接收机212传送经DBI算法编码的数据222和DBI标志224。DBI标志224可按各种方式通过信道210来传送。例如，可使用与其他数据位相同的输入/输出电路系统在发射机204与接收机212之间驱动DBI标志224。作为另一示例，对应于若干顺序周期的DBI标志224可被累积并且在相应的数据突发之前或之后并行发送，由此不要求任何附加电路系统或基板路由(仅附加传送周期)。端接控制信号226还可经由信道210被传送给接收机212。接收机212可包括使用DBI标志224来解码经DBI算法编码的数据222的DBI解码器214。DBI标志224可以指示用于编码的DBI算法216(因为所使用的DBI算法216可逐突发地变化)，但这并不总是必须的。为了使DBI标志224指示正使用的DBI算法216，发射机204需要向接收机212发送附加的一个或两个信息位(或与数据突发并行，或在附加传送周期期间在突发前/后)。
传入的经编码数据可连同互补值(即，经反相并行经编码数据)一起被提供给真实/互补复用器。真实/互补复用器可由DBI标志224来控制，由此解反相任何经反相数据。解码过程可独立于编码DBI算法216，只要DBI标志224在所使用的DBI算法216之间一致即可。DBI标志224的极性在DBI算法216之间有所不同会是有利的。DBI解码器214可以输出并行未编码数据230。
其中具有启用或DBI-AC算法或DBI-DC算法的能力会是有利的一个示例是低功率双数据率(LPDDR4)存储器。在LPDDR4存储器中，预计将存在两种主要的信令操作模式：高速和低速。预期高速操作以高于每秒3.2吉比特(Gb/s)的数据率运行。结果，芯片到芯片传输线110可能需要用与信道特性阻抗相匹配的负载来端接以便保证充分的信号完整性。换言之，在高速模式中，使用DBI-DC(具有端接信道)可以提供实质益处。
预期低速操作以近0.2Gb/s的数据率运行。较低速度允许禁用相匹配的信道端接(即，具有非端接信道)，这节省了相当多的功率。结果，在低速模式中应用DBI-AC算法可以提供实质益处。
模式控制器218可以发起发射机204到接收机212操作(例如，速度、端接)的改变。因此，模式控制器218还可以直接与DBI编码器206通信以动态选择DBI算法216。模式控制器218还可以与接收机212上的存储器通信以藉由命令总线或其他某个信号(例如，端接控制信号226)来启用/禁用负载端接228。一些接收机212可以将负载端接228存储在存储器中，而其他接收机212将不包括用于存储负载端接228的存储器。
图3是用于使用取决于信令操作速度的DBI算法116来编码数据的方法300的流程图。方法300可以由电子设备102来执行。在一种配置中，方法300可由电子设备102上(例如，电子设备102上的发射机104内)的DBI编码器106来执行。电子设备102可以确定302信令操作速度。例如，电子设备102可以确定电子设备102正使用高速操作还是低速操作。
在一种配置中，信令操作速度可通过专用信号被传达给DBI编码器106。该专用信号可经由命令地址总线或现有数据线来提供。DBI编码器106还可以自主确定302信令操作速度。
电子设备102可以基于信令操作速度来选择304DBI算法116。作为示例，如果信令操作速度是高速，则电子设备102可以将DBI-DC选择304为DBI算法116。如果信令操作速度是低速，则电子设备102可以将DBI-AC选择304为DBI算法116。电子设备102可以使用306所选DBI算法116来编码数据。电子设备102还可以基于所选DBI算法116来确定308端接控制信号226。例如，端接控制信号226在DBI-DC算法被选择的情况下可以指示将使用端接信道，并且在DBI-AC算法被选择的情况下可以指示将使用未端接信道。电子设备102可以向接收机212发送310经DBI算法编码的数据222、端接控制信号226和DBI标志224。如以上所讨论的，接收机212可位于相同的电子设备102或不同的电子设备(未示出)上。
图4是解说高级DBI算法控制的框图。(电子设备102上的)发射机104可包括信道配置模块408和DBI编码器406。信道配置模块408可以从核(例如，模式控制器118)接收指令。来自核的指令可以指令信道配置模块408关于要使用哪种DBI算法416以及是否要启用/禁用信道端接。信道配置模块408可以向DBI编码器406提供所选DBI算法416。DBI编码器406可以接收数据输入432(未编码)。DBI编码器406可以输出数据输出422(经编码)和DBI标志424(根据所选DBI算法416)。信道配置模块408可以输出端接控制信号426。
信道配置模块408可以能够基于物理层(PHY)时钟(其可被用于同步输入/输出(I/O)活动(通常是I/O数据率的子谐波))的相对频率和参考时钟频率来检测操作模式。参考时钟434的频率应该独立于数据率或PHY时钟。信道配置模块408可包括经由PHY时钟探听(snoop)线436来接收PHY时钟的频率检测电路438。频率检测电路438在以下关于图7进一步详细讨论。信道配置模块408还可以接收参考时钟434信号以供用于检测PHY时钟的频率。
在一种配置中，信道配置模块408可包括具有已知振荡频率的振荡器440。信道配置模块408可以使用振荡器440来检测电子设备102的操作模式。振荡器440的频率可以独立于PHY时钟的数据率。对于高速与低速之间具有较大差异(例如，数量级)的系统而言，振荡器440和/或频率检测方案的精度可能不需要精确。在其中可准许多个操作速度和/或其中不同操作模式之间的速度步长更为渐进的其他系统中，总体频率检测方案可受益于增加的精度。
信道配置模块408可以设置要使用的适合的DBI编码算法416和启用/禁用信道端接(即，使用端接控制信号426)，而无需指令这样做的外部指令。
图5是解说DBI编码器506中DBI选择电路系统的一个示例的框图。示出的存储器接口是单向的。然而，DBI编码器506的许多应用可以是双向的。图5的DBI编码器506可以是图1的DBI编码器106的一种配置。DBI编码器506可以接收并行数据输入(未编码)532。并行数据输入(未编码)532可提供给算法复用器540的第一输入端。算法复用器540可由算法选择539信号来控制，算法选择539信号向DBI编码器506指示要应用哪种DBI算法116(例如，基于信令速度模式)。并行数据输出(经编码)522可连同并行数据输入(未编码)532一起提供给XOR门546。XOR门546的输出可提供给算法复用器540的第二输入端。XOR门546将即将开始的(下一个)周期的并行数据与来自即将结束的(上一个)周期的反馈作比较。
算法复用器540的输出可提供给过半检测电路系统550。过半检测电路系统550被设计成指示多个输入处的逻辑1或0的数目之间的失衡。在DBI-DC操作期间，输入值表示要在下一周期期间传送的1或0的数目。在DBI-AC操作期间，输入值(来自XOR门546操作)指示在下一周期期间预期转变的数目。对于DBI-AC的情形，如果一半以上并行数据位将在下一周期期间转变，则过半检测电路系统550可以(经由真实/互补信号548)指示真实/互补复用器542传递并行数据输入(未编码)532的反相版本(经由反相器544)。如果小于一半的并行数据位将在下一周期期间转变，则过半检测电路系统550可以(经由真实/互补信号548)指示真实/互补复用器542传递并行数据输入(未编码)532而不反相(作为并行数据输出(经编码)522)。
过半检测电路系统550还可以生成DBI标志524。在一种配置中，DBI标志524可以是与真实/互补信号548相同的信号。DBI标志524可被发送给附加的片外驱动器。
在存储器接口中，数据一般在突发中传送，其中给定突发中的所有数据一般来自一个存储器组(区划)。然而，对于连续突发的物理和时间接近度没有约束。各突发可以来自不同的存储器区划，其在时间上具有不可预测的间隔。因此对于存储器设备分析在一个突发的结尾与下一突发的开始之间发生的转变的数目以便实现具有无反馈编码器的DBI-AC可能是困难或不可能的。
对于DBI-AC的情形，在当前周期之前的数据状态未知时，暂时禁用DBI编码器506会是有利的。这可以通过在每个突发的结尾处禁用DBI编码并随后在新突发的第一边沿抵达DBI编码器506处之后(或之时)重新启用DBI编码来完成。这一行为将是一致的并且可以使用有限状态机来控制。更复杂的办法将是额外考虑这两个连续突发的源。如果这两个突发来自同一组，没有居间定时泡，则DBI编码器506可以仍然能够计算有效的转变数据。因此，DBI编码器506可以跨突发边界保持被启用。如果这两个突发不来自同一组，或者如果存在居间定时泡，则DBI编码器506可在每个突发之后被禁用并且在后续突发的第二周期的时间被重新启用。
在第三情形中，在突发之间，数据可始终被引入已知值(例如，全零)。DBI编码器506可随后将该已知值馈送给XOR门546作为每个突发开始处的总线的前一状态。对于LPDDR4的情形，其中信号被显式参照接地并且因此在未被活跃驱动时自然趋于接地，“前一状态”假定可以是清楚的并且因此可不需要附加的电路系统来强制数据状态到已知值。
图6是解说DBI编码器606中DBI选择电路系统的另一示例的框图。示出的存储器接口是单向的。然而，DBI编码器606的许多应用可以是双向的。图6的DBI编码器606可以是图1的DBI编码器106的一种配置。DBI编码器606可以接收并行数据输入(未编码)632。并行数据输入(未编码)632可提供给算法复用器640的第一输入端。算法复用器640可由算法选择639来控制，算法选择639向DBI编码器606指示要应用哪种DBI算法116(例如，基于信令速度模式)。并行数据输出(经编码)622可连同并行数据输入(未编码)632一起提供给XOR门646。XOR门646的输出可提供给算法复用器640的第二输入端。XOR门646将即将开始的(下一个)周期的并行数据与来自即将结束的(上一个)周期的反馈作比较。
为了促成DBI-AC的应用，算法复用器640的输出可提供给过半检测电路系统650。过半检测电路系统650可以确定是否一半以上并行数据位将在下一周期期间转变。如果一半以上并行数据位将在下一周期期间转变，则过半检测电路系统650可以输出为数字逻辑1的真实/互补信号648。如果小于一半的并行数据位将在下一周期期间转变，则过半检测电路系统650可以输出为数字逻辑0的真实/互补信号648。真实/互补信号648和动态禁用信号652可被提供作为至AND(与)门的输入。AND门的输出可以控制真实/互补复用器642。真实/互补复用器642的一个输入可以是并行数据输入(未编码)632。真实/互补复用器642的第二输入可以是传递通过反相器644的并行数据输入(未编码)632。因此，只要动态禁用信号652是数字逻辑0，DBI编码器606就将输出未编码数据，而不管DBI计算如何。动态禁用信号652还可以应用于具有不使用反馈的拓扑的编码器。
过半检测电路系统650还可以生成DBI标志624。在一种配置中，DBI标志624可以是与真实/互补信号648相同的信号。DBI标志624可被发送给附加的片外驱动器。在另一配置中，DBI标志624可在没有附加片外驱动器的情况下来发送，通过在或前一数据突发或后续数据突发的传送周期期间发送DBI标志624。
图7是解说包括频率检测电路738的信道配置模块708的框图。图7的频率检测电路738可以是图4的频率检测电路438的一种配置。频率检测电路738可包括边沿计数器758以及边沿计数和评估触发器760。边沿计数器758可以从PHY时钟探听线736接收PHY时钟。边沿计数器758可以对PHY时钟的边沿计数。周期性地，边沿计数和评估触发器760可以评估边沿计数并复位边沿计数器758(使用复位信号754)。边沿计数和评估触发器760可以接收参考时钟734。当被触发以复位边沿计数器758时，当前边沿计数764被提供给结果配置模块762。结果配置模块762可以将边沿计数764与预定阈值作比较(例如，使用查找表或寄存器)以检查是否已经跨过了频率阈值。被计数的更多边沿可以指示较高的操作速度。结果配置模块765可随后基于所确定的操作频率来选择恰适的DBI编码算法716和端接控制信号726。
图8解说了可包括在使用取决于频率的数据总线反相(DBI)编码的电子设备802内的某些组件。电子设备802可以是接入终端、移动站、无线通信设备、用户装备(UE)、基站、B节点、手持式电子设备等。电子设备802包括处理器803。处理器803可以是通用单芯片或多芯片微处理器(例如，ARM)、专用微处理器(例如，数字信号处理器(DSP))、微控制器、可编程门阵列等。处理器803可被称为中央处理单元(CPU)。尽管在图8的电子设备802中仅示出了单个处理器803，但在替换配置中，可以使用处理器803的组合(例如，ARM和DSP)。
电子设备802还包括存储器805。存储器805可以是能够存储电子信息的任何电子组件。存储器805可被实施为随机存取存储器(RAM)、只读存储器(ROM)、磁盘存储介质、光学存储介质、RAM中的闪存设备、随处理器包括的板载存储器、EPROM存储器、EEPROM存储器、寄存器等等，包括其组合。
数据809a和指令807a可被存储在存储器805中。指令807a可由处理器803执行以实现本文公开的方法。执行指令807a可涉及使用存储在存储器805中的数据809a。当处理器803执行指令807a时，指令807b的各个部分可被加载到处理器803上，并且数据809b的各个片段可被加载到处理器803上。
电子设备802还可包括发射机811和接收机813，以允许能向电子设备802传送信号以及从其接收信号。发射机811和接收机813可被合称为收发机815。天线817可电耦合至收发机815。电子设备802还可包括(未示出)多个发射机、多个接收机、多个收发机、和/或多个天线。
电子设备802可包括数字信号处理器(DSP)821。电子设备802还可包括通信接口823。通信接口823可允许用户能与电子设备802交互。
电子设备802的各种组件可由一条或多条总线耦合在一起，总线可包括电源总线、控制信号总线、状态信号总线、数据总线等。为清楚起见，各种总线在图8中被解说为总线系统819。
本文中所描述的技术可以用于各种通信系统，包括基于正交复用方案的通信系统。此类通信系统的示例包括正交频分多址(OFDMA)系统、单载波频分多址(SC-FDMA)系统、等等。OFDMA系统利用正交频分复用(OFDM)，这是一种将整个系统带宽分成多个正交副载波的调制技术。这些副载波也可以被称为频调、频槽等。在OFDM中，每个副载波可以用数据来独立地调制。SC-FDMA系统可以利用交织式FDMA(IFDMA)在跨系统带宽分布的副载波上传送，利用局部化FDMA(LFDMA)在毗邻副载波的块上传送，或者利用增强型FDMA(EFDMA)在毗邻副载波的多个块上传送。一般而言，调制码元在OFDM下是在频域中被发送的，而在SC-FDMA下是在时域中被发送的。
术语“确定”广泛涵盖各种各样的动作，并且因此“确定”可包括演算、计算、处理、推导、调研、查找(例如，在表、数据库或其他数据结构中查找)、探明、和类似动作。另外，“确定”还可包括接收(例如，接收信息)、访问(例如，访问存储器中的数据)、和类似动作。另外，“确定”可包括解析、选择、选取、建立、和类似动作等等。
除非明确另行指出，否则短语“基于”并非意味着“仅基于”。换言之，短语“基于”描述“仅基于”和“至少基于”两者。
术语“处理器”应被宽泛地解读为涵盖通用处理器、中央处理单元(CPU)、微处理器、数字信号处理器(DSP)、控制器、微控制器、状态机，等等。在某些情景下，“处理器”可以是指专用集成电路(ASIC)、可编程逻辑器件(PLD)、现场可编程门阵列(FPGA)，等等。术语“处理器”可以是指处理设备的组合，例如DSP与微处理器的组合、多个微处理器、与DSP核心协作的一个或多个微处理器、或任何其他这类配置。
术语“存储器”应被宽泛地解读为涵盖能够存储电子信息的任何电子组件。术语存储器可以是指各种类型的处理器可读介质，诸如随机存取存储器(RAM)、只读存储器(ROM)、非易失性随机存取存储器(NVRAM)、可编程只读存储器(PROM)、可擦式可编程只读存储器(EPROM)、电可擦式PROM(EEPROM)、闪存、磁或光学数据存储、寄存器等等。如果处理器能从存储器读信息和/或向存储器写信息，则认为该存储器与该处理器正处于电子通信中。整合到处理器的存储器与该处理器处于电子通信中。
术语“指令”和“代码”应被宽泛地解读为包括任何类型的计算机可读语句。例如，术语“指令”和“代码”可以是指一个或多个程序、例程、子例程、函数、规程等。“指令”和“代码”可包括单条计算机可读语句或许多条计算机可读语句。
本文中所描述的功能可以在正由硬件执行的软件或固件中实现。各功能可以作为一条或多条指令存储在计算机可读介质上。术语“计算机可读介质”或“计算机程序产品”是指能被计算机或处理器访问的任何有形存储介质。作为示例而非限定，计算机可读介质可包括RAM、ROM、EEPROM、CD-ROM或其他光盘储存、磁盘储存或其他磁储存设备、或任何其他能够用于携带或存储指令或数据结构形式的期望程序代码且能由计算机访问的介质。如本文中所使用的盘(disk)和碟(disc)包括压缩碟(CD)、激光碟、光碟、数字多用碟(DVD)、软盘和碟，其中盘常常磁性地再现数据而碟用激光来光学地再现数据。应注意，计算机可读介质可以是有形且非瞬态的。术语“计算机程序产品”是指计算设备或处理器结合可由该计算设备或处理器执行、处理或计算的代码或指令(例如，“程序”)。如本文中所使用的，术语“代码”可以是指可由计算设备或处理器执行的软件、指令、代码或数据。
本文所公开的方法包括用于实现所描述的方法的一个或多个步骤或动作。这些方法步骤和/或动作可以彼此互换而不会脱离权利要求的范围。换言之，除非所描述的方法的正确操作要求步骤或动作的特定次序，否则便可改动具体步骤和/或动作的次序和/或使用而不会脱离权利要求的范围。
进一步地，还应领会，用于执行本文中所描述的方法和技术(诸如图3所解说的那些)的模块和/或其他恰适装置可以由设备下载和/或以其他方式获得。例如，可以将设备耦合至服务器以便于转送用于执行本文中所描述的方法的装置。替换地，本文描述的各种方法可经由存储装置(例如，随机存取存储器(RAM)、只读存储器(ROM)、诸如压缩碟(CD)或软盘等物理存储介质等等)来提供，以使得一旦将该存储装置耦合至或提供给设备，该设备就可获得各种方法。
将理解，权利要求并不被限定于以上所解说的精确配置和组件。可在本文中所描述的系统、方法、和装置的布局、操作及细节上作出各种改动、变化和变型而不会脱离权利要求的范围。

Claims (30)

1.一种用于数据传输的方法，包括：
确定电子设备的信令操作速度；
基于所述信令操作速度来选择数据总线反相算法；
使用所选数据总线反相算法来编码数据；以及
通过传输线将经编码数据和数据总线反相标志发送给接收机。
2.如权利要求1所述的方法，其特征在于，所选数据总线反相算法是DBI-AC算法和DBI-DC算法之一。
3.如权利要求2所述的方法，其特征在于，当所述信令操作速度是低速模式时，所选数据总线反相算法是DBI-AC。
4.如权利要求2所述的方法，其特征在于，当所述信令操作速度是高速模式时，所选数据总线反相算法是DBI-DC。
5.如权利要求1所述的方法，其特征在于，所述信令操作速度通过专用信号被传达给编码器。
6.如权利要求5所述的方法，其特征在于，所述专用信号通过命令地址总线来提供。
7.如权利要求5所述的方法，其特征在于，所述专用信号使用现有数据线来提供。
8.如权利要求1所述的方法，其特征在于，所述信令操作速度是由编码器自主确定的。
9.如权利要求1所述的方法，其特征在于，所选数据总线反相算法被用于使用不包括反馈的拓扑来编码数据。
10.如权利要求1所述的方法，其特征在于，所述数据总线反相算法被用于使用包括反馈的拓扑来编码数据。
11.如权利要求1所述的方法，其特征在于，数据总线反相算法编码基于动态禁用信号被自主禁用。
12.如权利要求1所述的方法，其特征在于，进一步包括：
基于所选数据总线反相算法来生成端接控制信号；以及
将所述端接控制信号发送给所述接收机。
13.如权利要求1所述的方法，其特征在于，所述方法由数据总线反相编码器来执行，所述数据总线反相编码器包括：
算法选择复用器；
接收即将到来的突发的并行未编码数据和先前突发的并行数据的XOR门；
反相器；
过半检测电路；以及
真实/互补复用器。
14.如权利要求13所述的方法，其特征在于，所述数据总线反相编码器进一步包括频率检测电路，并且其中所选数据总线反相算法基于物理层时钟频率与参考频率之间的关系。
15.一种用于数据传输的装置，包括：
处理器；
与所述处理器处于电子通信中的存储器；以及
存储在所述存储器中的指令，所述指令能由所述处理器执行以：
确定电子设备的信令操作速度；
基于所述信令操作速度来选择数据总线反相算法；
使用所选数据总线反相算法来编码数据；以及
通过传输线将经编码数据和数据总线反相标志发送给接收机。
16.如权利要求15所述的装置，其特征在于，所选数据总线反相算法是DBI-AC算法和DBI-DC算法之一。
17.如权利要求16所述的装置，其特征在于，当所述信令操作速度是低速模式时，所选数据总线反相算法是DBI-AC。
18.如权利要求16所述的装置，其特征在于，当所述信令操作速度是高速模式时，所选数据总线反相算法是DBI-DC。
19.如权利要求15所述的装置，其特征在于，所述信令操作速度通过专用信号被传达给编码器。
20.如权利要求19所述的装置，其特征在于，所述专用信号通过命令地址总线来提供。
21.如权利要求19所述的装置，其特征在于，所述专用信号使用现有数据线来提供。
22.如权利要求15所述的装置，其特征在于，所述信令操作速度是由编码器自主确定的。
23.如权利要求15所述的装置，其特征在于，所选数据总线反相算法被用于使用不包括反馈的拓扑来编码数据。
24.如权利要求15所述的装置，其特征在于，所述数据总线反相算法被用于使用包括反馈的拓扑来编码数据。
25.如权利要求15所述的装置，其特征在于，数据总线反相算法编码基于动态禁用信号被自主禁用。
26.如权利要求15所述的装置，其特征在于，所述指令能进一步由所述处理器执行以：
基于所选数据总线反相算法来生成端接控制信号；以及
将所述端接控制信号发送给所述接收机。
27.如权利要求15所述的装置，其特征在于，进一步包括数据总线反相编码器，所述数据总线反相编码器包括：
算法选择复用器；
接收即将到来的突发的并行未编码数据和先前突发的并行数据的XOR门；
反相器；
过半检测电路；以及
真实/互补复用器。
28.如权利要求27所述的装置，其特征在于，所述数据总线反相编码器进一步包括频率检测电路，并且其中所选数据总线反相算法基于物理层时钟频率与参考频率之间的关系。
29.一种电子设备，包括：
用于确定所述电子设备的信令操作速度的装置；
用于基于所述信令操作速度来选择数据总线反相算法的装置；
用于使用所选数据总线反相算法来编码数据的装置；以及
用于通过传输线将经编码数据和数据总线反相标志发送给接收机的装置。
30.一种用于数据传输的计算机程序产品，所述计算机程序产品包括其上具有指令的非瞬态计算机可读介质，所述指令包括：
用于使电子设备确定所述电子设备的信令操作速度的代码；
用于使所述电子设备基于所述信令操作速度来选择数据总线反相算法的代码；
用于使所述电子设备使用所选数据总线反相算法来编码数据的代码；以及
用于使所述电子设备将经编码数据和数据总线反相标志通过传输线发送给接收机的代码。
CN201480012359.9A 2013-03-15 2014-03-11 基于操作速度的数据总线反相(dbi)编码 Active CN105190585B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201361791865P 2013-03-15 2013-03-15
US61/791,865 2013-03-15
US14/202,783 2014-03-10
US14/202,783 US9529749B2 (en) 2013-03-15 2014-03-10 Data bus inversion (DBI) encoding based on the speed of operation
PCT/US2014/023508 WO2014150529A1 (en) 2013-03-15 2014-03-11 Data bus inversion (dbi) encoding based on the speed of operation

Publications (2)

Publication Number Publication Date
CN105190585A true CN105190585A (zh) 2015-12-23
CN105190585B CN105190585B (zh) 2018-04-13

Family

ID=51533777

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480012359.9A Active CN105190585B (zh) 2013-03-15 2014-03-11 基于操作速度的数据总线反相(dbi)编码

Country Status (6)

Country Link
US (2) US9529749B2 (zh)
EP (1) EP2972927B1 (zh)
JP (1) JP6130043B2 (zh)
KR (1) KR101759816B1 (zh)
CN (1) CN105190585B (zh)
WO (1) WO2014150529A1 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107131921A (zh) * 2016-02-26 2017-09-05 高准公司 用于计量电子器件的低功率模式
CN110462736A (zh) * 2017-03-24 2019-11-15 美光科技公司 具有数据总线的半导体分层装置
US10664432B2 (en) 2018-05-23 2020-05-26 Micron Technology, Inc. Semiconductor layered device with data bus inversion
US10854310B2 (en) 2016-07-22 2020-12-01 Micron Technology, Inc. Shared error detection and correction memory
US10964702B2 (en) 2018-10-17 2021-03-30 Micron Technology, Inc. Semiconductor device with first-in-first-out circuit

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9529749B2 (en) * 2013-03-15 2016-12-27 Qualcomm Incorporated Data bus inversion (DBI) encoding based on the speed of operation
US9252802B2 (en) * 2014-02-07 2016-02-02 Qualcomm Incorporated Encoding for partitioned data bus
US9614703B2 (en) * 2015-03-30 2017-04-04 Qualcomm Incorporated Circuits and methods providing high-speed data link with equalizer
US10345836B1 (en) 2015-08-21 2019-07-09 Rambus Inc. Bidirectional signaling with asymmetric termination
US10243916B2 (en) 2016-04-07 2019-03-26 Cisco Technology, Inc. Control plane based technique for handling multi-destination traffic in overlay networks
US9922686B2 (en) 2016-05-19 2018-03-20 Micron Technology, Inc. Apparatuses and methods for performing intra-module databus inversion operations
US10373657B2 (en) * 2016-08-10 2019-08-06 Micron Technology, Inc. Semiconductor layered device with data bus
US10126979B2 (en) 2016-10-04 2018-11-13 Qualcomm Incorporated Bus encoding using metadata
WO2018080360A1 (en) * 2016-10-28 2018-05-03 Telefonaktiebolaget Lm Ericsson (Publ) Dbi protection for data link
KR20180057028A (ko) 2016-11-21 2018-05-30 에스케이하이닉스 주식회사 데이터 반전 회로
WO2018127764A1 (en) * 2017-01-06 2018-07-12 Telefonaktiebolaget Lm Ericsson (Publ) Explicit configuration of paging and control channel in system information
KR20190029227A (ko) * 2017-09-12 2019-03-20 에스케이하이닉스 주식회사 데이터 전송 회로, 이를 이용하는 반도체 장치 및 반도체 시스템
US11966348B2 (en) 2019-01-28 2024-04-23 Nvidia Corp. Reducing coupling and power noise on PAM-4 I/O interface
US11159153B2 (en) 2018-03-29 2021-10-26 Nvidia Corp. Data bus inversion (DBI) on pulse amplitude modulation (PAM) and reducing coupling and power noise on PAM-4 I/O
US10599606B2 (en) 2018-03-29 2020-03-24 Nvidia Corp. 424 encoding schemes to reduce coupling and power noise on PAM-4 data buses
US10657094B2 (en) 2018-03-29 2020-05-19 Nvidia Corp. Relaxed 433 encoding to reduce coupling and power noise on PAM-4 data buses
US10585817B2 (en) 2018-05-29 2020-03-10 Seagate Technology Llc Method of signal integrity and power integrity analysis for address bus
US10623200B2 (en) 2018-07-20 2020-04-14 Nvidia Corp. Bus-invert coding with restricted hamming distance for multi-byte interfaces
US10861508B1 (en) 2019-11-11 2020-12-08 Sandisk Technologies Llc Transmitting DBI over strobe in nonvolatile memory
KR20210076606A (ko) 2019-12-16 2021-06-24 삼성전자주식회사 SoC, 메모리 장치, 전자 장치 및 전자 장치의 데이터 저장 방법
KR20210149543A (ko) * 2020-06-02 2021-12-09 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US11756592B2 (en) 2020-09-29 2023-09-12 Samsung Electronics Co., Ltd. Memory device supporting DBI interface and operating method of memory device
US11237729B1 (en) 2020-10-13 2022-02-01 Sandisk Technologies Llc Fast bus inversion for non-volatile memory
US11720516B2 (en) 2021-08-15 2023-08-08 Apple Inc. Methods for data bus inversion
US11749374B1 (en) * 2022-02-22 2023-09-05 Winbond Electronics Corp. Memory device
US11836107B2 (en) 2022-03-01 2023-12-05 Apple Inc. Power consumption control based on random bus inversion

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1993948A (zh) * 2004-06-04 2007-07-04 高通股份有限公司 高数据速率接口设备和方法
CN101897119A (zh) * 2007-12-14 2010-11-24 莫塞德技术公司 具有多个装置的系统中的时钟再生和时序方法以及具有可变数据对准的存储器控制器
US20110084737A1 (en) * 2008-06-20 2011-04-14 Rambus Inc. Frequency responsive bus coding
CN102142270A (zh) * 2009-12-22 2011-08-03 三星电子株式会社 半导体器件、关联的控制器、包括其的系统以及操作方法
US20110222623A1 (en) * 2010-03-10 2011-09-15 Micron Technology, Inc. Communication Interface With Configurable Encoding Based on Channel Termination

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6407680B1 (en) 2000-12-22 2002-06-18 Generic Media, Inc. Distributed on-demand media transcoding system and method
KR20050069789A (ko) 2003-12-31 2005-07-05 엘지전자 주식회사 유/무선 네트워크 장치의 인코딩 비율 조정 장치와 방법
KR100643498B1 (ko) 2005-11-21 2006-11-10 삼성전자주식회사 반도체 메모리에서의 데이터 버스 반전 회로 및 데이터버스 반전 방법
US7456760B2 (en) 2006-09-11 2008-11-25 Apple Inc. Complexity-aware encoding
US7522073B1 (en) 2007-11-30 2009-04-21 Qimonda North America Corp. Self-adapted bus inversion
US7616133B2 (en) 2008-01-16 2009-11-10 Micron Technology, Inc. Data bus inversion apparatus, systems, and methods
US8606982B2 (en) * 2008-03-10 2013-12-10 Qimonda Ag Derivative logical output
US8181101B2 (en) 2009-01-30 2012-05-15 International Business Machines Corporation Data bus system, its encoder/decoder and encoding/decoding method
EP4224328A3 (en) 2009-07-13 2023-10-18 Rambus Inc. Encoding data using combined data mask and data bus inversion
US8706958B2 (en) * 2011-09-01 2014-04-22 Thomas Hein Data mask encoding in data bit inversion scheme
US8726139B2 (en) 2011-12-14 2014-05-13 Advanced Micro Devices, Inc. Unified data masking, data poisoning, and data bus inversion signaling
US9529749B2 (en) 2013-03-15 2016-12-27 Qualcomm Incorporated Data bus inversion (DBI) encoding based on the speed of operation

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1993948A (zh) * 2004-06-04 2007-07-04 高通股份有限公司 高数据速率接口设备和方法
CN101897119A (zh) * 2007-12-14 2010-11-24 莫塞德技术公司 具有多个装置的系统中的时钟再生和时序方法以及具有可变数据对准的存储器控制器
US20110084737A1 (en) * 2008-06-20 2011-04-14 Rambus Inc. Frequency responsive bus coding
CN102142270A (zh) * 2009-12-22 2011-08-03 三星电子株式会社 半导体器件、关联的控制器、包括其的系统以及操作方法
US20110222623A1 (en) * 2010-03-10 2011-09-15 Micron Technology, Inc. Communication Interface With Configurable Encoding Based on Channel Termination

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107131921A (zh) * 2016-02-26 2017-09-05 高准公司 用于计量电子器件的低功率模式
CN107131921B (zh) * 2016-02-26 2020-12-11 高准公司 用于计量电子器件的低功率模式
US10854310B2 (en) 2016-07-22 2020-12-01 Micron Technology, Inc. Shared error detection and correction memory
CN110462736A (zh) * 2017-03-24 2019-11-15 美光科技公司 具有数据总线的半导体分层装置
CN110462736B (zh) * 2017-03-24 2023-04-18 美光科技公司 具有数据总线的半导体分层装置
US10664432B2 (en) 2018-05-23 2020-05-26 Micron Technology, Inc. Semiconductor layered device with data bus inversion
TWI704462B (zh) * 2018-05-23 2020-09-11 美商美光科技公司 具有資料匯流排反轉之半導體分層裝置
US10922262B2 (en) 2018-05-23 2021-02-16 Micron Technology, Inc. Semiconductor layered device with data bus inversion
US10964702B2 (en) 2018-10-17 2021-03-30 Micron Technology, Inc. Semiconductor device with first-in-first-out circuit
US11805638B2 (en) 2018-10-17 2023-10-31 Micron Technology, Inc. Semiconductor device with first-in-first-out circuit

Also Published As

Publication number Publication date
EP2972927A1 (en) 2016-01-20
US9529749B2 (en) 2016-12-27
WO2014150529A1 (en) 2014-09-25
KR20150132296A (ko) 2015-11-25
US20170075854A1 (en) 2017-03-16
EP2972927B1 (en) 2017-08-02
US20140281075A1 (en) 2014-09-18
KR101759816B1 (ko) 2017-07-31
CN105190585B (zh) 2018-04-13
JP6130043B2 (ja) 2017-05-17
JP2016514441A (ja) 2016-05-19
US9798693B2 (en) 2017-10-24

Similar Documents

Publication Publication Date Title
CN105190585A (zh) 基于操作速度的数据总线反相(dbi)编码
JP4818928B2 (ja) ＰＣＩＥｘｐｒｅｓｓバス上の受信機検出のための方法および装置
US8924611B2 (en) Providing a serial protocol for a bidirectional serial interconnect
CN104317762A (zh) 一种fpga自适应控制rs485芯片收发方向的方法
US20230261781A1 (en) Communication method and related device
KR100763533B1 (ko) 버스 인버팅 코드 생성 장치 및 이를 이용한 버스 인버팅코드 생성 방법
WO2014051739A2 (en) Pulse width modulation receiver circuitry
CN109558354B (zh) 数据传输电路以及包括其的半导体设备和半导体系统
CN115004587B (zh) 用于数据传输的位反转
TW201639298A (zh) 用於高速通訊之介面電路、及包含該介面電路之半導體設備和系統
EP2658196B1 (en) Data communication between capacitive isolated voltage domains
EP3319249A1 (en) Transmission checking method, node, system and computer storage medium
CN109344113B (zh) 一种芯片间通讯的数据派发方法及系统
US10789193B2 (en) Device connected to other device by single wire and method of operating system including the devices
KR20160093431A (ko) 고속 통신을 위한 인터페이스 회로, 이를 포함하는 반도체 장치 및 시스템
WO2019190533A1 (en) Techniques for serial communication
CN103684697B (zh) 基于前导码的控制信令传输方法
US10157161B2 (en) Conditional embedding of dynamically shielded information on a bus
CN116232818A (zh) 用于对总线信号进行编码的电路系统和相关联方法
CN117200923A (zh) 一种异步通信方法及装置
CN203659004U (zh) 一种实现高速微处理器间准确通信的装置
US20150146824A1 (en) Indexed i/o symbol communications

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant