KR20150132296A - 동작 속도에 기초한 데이터 버스 인버전 (dbi) 인코딩 - Google Patents

Abstract

데이터 송신을 위한 방법이 설명된다. 전자 디바이스의 동작의 시그널링 속도가 결정된다. 동작의 시그널링 속도에 기초하여 데이터 버스 인버전 알고리즘이 선택된다. 선택된 데이터 버스 인버전 알고리즘이 사용되어 데이터를 인코딩한다. 인코딩된 데이터 및 데이터 버스 인버전 플래그는 송신 매체를 통해 수신기로 전송된다.

Description

동작 속도에 기초한 데이터 버스 인버전 (DBI) 인코딩{DATA BUS INVERSION (DBI) ENCODING BASED ON THE SPEED OF OPERATION}

관련 출원

본 출원은 2013 년 3 월 15 일에 출원되고 "FREQUENCY-DEPENDENT BUS INVERSION ENCODING" 에 대한 미국 가특허출원 제 61/791,865 호에 관한 것으로, 그 우선권을 주장한다.

기술 분야

본 개시물은 일반적으로 전자 통신들에 관한 것이다. 보다 구체적으로, 본 개시물은 동작 속도에 기초한 데이터 버스 인버전 (data bus inversion; DBI) 인코딩을 위한 시스템들 및 방법들에 관한 것이다.

신호 및 전력 무결성 (power integrity) 을 증가시키고 전력 소비를 감소시키기 위해, 데이터 버스 인버전 (DBI) 인코딩이 이용될 수도 있다. DBI 인코딩은 특히, 대량의 데이터를 빠르게 전송하는데 유용할 수도 있다. 예를 들어, DBI 인코딩은 패키지-온-패키지 (POP), 멀티-칩 패키지 (MCP) 또는 다양한 다른 메모리 인터페이스 구성들에서 중앙 처리 장치 (CPU) 와 동적 랜덤 액세스 메모리 (DRAM) 디바이스 간의 고속 데이터 전송들을 용이하게 하는데 활용될 수도 있다. DBI 인코딩은 특히, 저 전력 더블 데이터 레이트 4 (Low Power Double Data Rate 4; LPDDR4) 와 같은 모바일 메모리 애플리케이션들에서 유용할 수도 있다.

그러나, 데이터의 환경들에 기초하여, 상이한 DBI 인코딩 알고리즘들 간에 스위칭함으로써 추가의 이점들이 실현될 수도 있다. 상이한 DBI 인코딩 알고리즘들은 적절히 사용되는 경우 전력 감축, 및 적절히 사용되는 경우 전력 손실 (power penalty) 을 제공할 수도 있다. 시그널링 속도에 기초하여 DBI 인코딩 알고리즘을 선택함으로써 이점들이 실현될 수도 있다.

데이터 송신을 위한 방법이 설명된다. 전자 디바이스의 동작의 시그널링 속도가 결정된다. 데이터 버스 인버전 알고리즘은 동작의 시그널링 속도에 기초하여 선택된다. 선택된 데이터 버스 인버전 알고리즘은 데이터를 인코딩하는데 사용된다. 인코딩된 데이터 및 데이터 버스 인버전 플래그는 송신 라인을 통해 수신기로 전송된다.

선택된 데이터 버스 인버전 알고리즘은 DBI-AC 알고리즘 및 DBI-DC 알고리즘 중 하나일 수도 있다. 선택된 데이터 버스 인버전 알고리즘은, 동작의 시그널링 속도가 저-속 모드인 경우 DBI-AC 일 수도 있다. 선택된 데이터 버스 인버전 알고리즘은, 동작의 시그널링 속도가 고-속 모드인 경우 DBI-DC 일 수도 있다. 동작의 시그널링 속도는 전용 신호에 의해 인코더로 통신될 수도 있다. 전용 신호는 기존의 데이터 라인을 사용하여 또는 커맨드 어드레스 버스를 통해 제공될 수도 있다.

동작의 시그널링 속도는 인코더에 의해 자율적으로 결정될 수도 있다. 선택된 데이터 버스 인버전 알고리즘은 피드백을 포함하지 않는 토폴로지를 사용하거나 피드백을 포함하는 토폴로지를 사용하여 데이터를 인코딩하는데 사용될 수도 있다. 데이터 버스 인버전 알고리즘 인코딩은 동적 디스에이블 신호에 기초하여 자율적으로 디스에이블될 수도 있다.

선택된 데이터 버스 인버전 알고리즘에 기초하여 터미네이션 (termination) 제어 신호가 생성될 수도 있다. 터미네이션 제어 신호는 수신기로 전송될 수도 있다. 방법은 알고리즘 선택 멀티플렉서를 포함하는 데이터 버스 인버전 인코더, 업커밍 버스트 (upcoming burst) 의 병렬의 인코딩되지 않은 데이터 및 이전 버스트의 병렬 데이터를 수신하는 XOR 게이트, 인버터, 다수결 검출 회로 (majority detection circuit) 및 참/보수 (true/complement) 멀티플렉서에 의해 수행될 수도 있다. 데이터 버스 인버전 인코더는 또한, 주파수 검출 회로를 포함할 수도 있다. 선택된 데이터 버스 인버전 알고리즘은 물리 계층 클록 주파수와 레퍼런스 주파수 간의 관계에 기초할 수도 있다.

데이터 송신을 위한 장치가 또한, 설명된다. 이 장치는 프로세서, 프로세서와 전자 통신하는 메모리 및 메모리에 저장된 명령들을 포함한다. 명령들은 전자 디바이스의 동작의 시그널링 속도를 결정하도록 프로세서에 의해 실행 가능하다. 명령들은 또한, 동작의 시그널링 속도에 기초하여 데이터 버스 인버전 알고리즘을 선택하도록 프로세서에 의해 실행 가능하다. 명령들은 또한, 선택된 데이터 버스 인버전 알고리즘을 사용하여 데이터를 인코딩하도록 프로세서에 의해 실행 가능하다. 명령들은 또한, 인코딩된 데이터 및 데이터 버스 인버전 플래그를 송신 라인을 통해 수신기로 전송하도록 실행 가능하다.

전자 디바이스가 설명된다. 전자 디바이스는 전자 디바이스의 동작의 시그널링 속도를 결정하기 위한 수단을 포함한다. 전자 디바이스는 또한, 동작의 시그널링 속도에 기초하여 데이터 버스 인버전 알고리즘을 선택하기 위한 수단을 포함한다. 전자 디바이스는 선택된 데이터 버스 인버전 알고리즘을 사용하여 데이터를 인코딩하기 위한 수단을 더 포함한다. 전자 디바이스는 또한, 인코딩된 데이터 및 데이터 버스 인버전 플래그를 송신 라인을 통해 수신기로 전송하기 위한 수단을 포함한다.

데이터 송신을 위한 컴퓨터 프로그램 제품이 또한, 설명된다. 컴퓨터-프로그램 제품은 명령들을 갖는 비일시적 컴퓨터 판독가능 매체를 포함한다. 명령들은 전자 디바이스로 하여금, 전자 디바이스의 동작의 시그널링 속도를 결정하게 하는 코드를 포함한다. 명령들은 또한, 전자 디바이스로 하여금 동작의 시그널링 속도에 기초하여 데이터 버스 인버전 알고리즘을 선택하게 하는 코드를 포함한다. 명령들은 전자 디바이스로 하여금, 선택된 데이터 버스 인버전 알고리즘을 사용하여 데이터를 인코딩하게 하는 코드를 더 포함한다. 명령들은 또한, 전자 디바이스로 하여금, 인코딩된 데이터 및 데이터 버스 인버전 플래그를 송신 라인을 통해 수신기로 전송하게 하는 코드를 포함한다.

도 1 은 데이터 버스 인버전 (DBI) 인코딩/디코딩 회로부를 예시하는 블록도이다.
도 2 는 데이터 버스 인버전 (DBI) 인코딩/디코딩을 예시하는 블록도이다.
도 3 은 동작의 시그널링 속도에 의존하는 DBI 알고리즘을 사용하여 데이터를 인코딩하는 방법의 흐름도이다.
도 4 는 고 레벨 DBI 알고리즘 제어를 예시하는 블록도이다.
도 5 는 DBI 인코더에서 DBI 선택 회로부의 일 예를 예시하는 블록도이다.
도 6 은 DBI 인코더에서 DBI 선택 회로부의 다른 예를 예시하는 블록도이다.
도 7 은 주파수 검출 회로를 포함하는 채널 구성 모듈을 예시하는 블록도이다.
도 8 은 속도-의존 데이터 버스 인버전 (DBI) 인코딩을 사용하는 전자 디바이스의 하드웨어 구현의 일부를 나타낸다.

도 1 은 본 시스템들 및 방법들에서 사용하기 위한 전자 디바이스 (102) 의 블록도이다. 전자 디바이스 (102) 는 기지국, 무선 통신 디바이스, 또는 전기를 사용하는 다른 디바이스일 수도 있다. 전자 디바이스 (102) 는 송신기 (104) 와 수신기 (112) 간에 데이터를 송신하는데 사용된 송신 라인 (110)(또한, 송신 매체로서 지칭됨) 을 포함할 수도 있다. 송신기 (104) 및 수신기 (112) 는 또한, 상이한 전자 디바이스들 (미도시) 상에 위치될 수도 있다. 송신 라인 (110) 을 통해 송신된 데이터는 단일-종단형 인터페이스에서 시그널링 전력을 감소시키도록 인코딩될 수도 있다. 예를 들어, 송신 라인 (110) 을 통해 송신된 데이터는 데이터 버스 인버전 (DBI) 또는 버스-인버트 코딩을 사용하여 인코딩될 수도 있다. DBI 인코딩은, 데이터 비트들이 송신 전에 인버팅되어 소정의 시그널링 특징들을 최대화 또는 최소화하는 기법이다. DBI 인코딩은 커맨드들, 어드레스 정보 등을 포함하는, 임의의 병렬 인터페이스에 대한 비트 인버전 인코딩을 포함할 수도 있다. 동작의 속도 (예를 들어, 사용된 데이터 레이트들) 에 기초하여 데이터를 인코딩하는데 사용된 DBI 알고리즘을 조정함으로써, 전력 절감 또는 충분한 신호 무결성과 같은 이점들이 달성될 수도 있다.

송신기 (104) 는 DBI 인코더 (106) 를 포함할 수도 있다. DBI 인코더 (106) 는 DBI 알고리즘을 사용하여 데이터를 인코딩할 수도 있다. 인코딩된 데이터는 그 후, 송신 라인 (110) 을 통해 수신기 (112) 로 송신될 수도 있다. 수신기 (112) 는 DBI 디코더 (114) 를 사용하여 인코딩된 데이터를 디코딩할 수도 있다. 일 구성에서, 송신기 (104) 및 수신기 (112) 는 단일 칩 상에 위치될 수도 있다. 다른 구성에서, 송신기 (104) 및 수신기 (112) 는 각각 전자 디바이스 (102) 내의 상이한 칩들 상에 위치될 수도 있다.

전자 디바이스 (102) 는 모드 제어기 (118) 를 포함할 수도 있다. 모드 제어기 (118) 는 송신기 (104) 및/또는 수신기 (112) 와 같은 동일한 칩 상에 또는 상이한 칩 상에 위치될 수도 있다. 모드 제어기 (118) 는 송신 라인 (110) 상의 데이터를 인코딩하기 위해 어느 DBI 알고리즘 (116) 을 사용할지를 송신기 (104) 에 명령할 수도 있다. 모드 제어기 (118) 는 송신기 (104) 상의 채널 구성 모듈 (108) 과 통신할 수도 있다. 일 구성에서, 채널 구성 모듈 (108) 은 모드 제어기 (118) 로부터 명령들을 수신하여, 적절한 인코딩 알고리즘을 인에이블할 수도 있다. 다른 구성에서, 채널 구성 모듈 (108) 은 모드 제어기 (118) 로부터의 외부 명령 없이 적절한 인코딩 알고리즘을 설정하고 동작 모드를 검출할 수도 있다. 채널 구성 모듈 (108) 은 도 4 와 관련하여 이하의 추가의 상세에서 논의된다.

도 2 는 데이터 버스 인버전 (DBI) 인코딩/디코딩을 예시하는 블록도이다. 전술된 바와 같이, DBI 인코딩은, 데이터 비트들이 송신 전에 인버팅되어 소정의 시그널링 특징들을 최대화 또는 최소화하는 기법이다. DBI 인코딩은 커맨드들, 어드레스 정보 등을 포함하는, 임의의 병렬 인터페이스에 대한 비트 인버전 인코딩을 포함할 수도 있다. 예를 들어, DBI 인코딩은 송신기 (204) 와 수신기 (212) 간에 전송된 데이터 비트들을 인버팅하는데 사용될 수도 있다. DBI 인코딩은 종종, 전력 소비를 감소시키고, 신호 및 전력 무결성을 개선시키는데 사용된다. 일부 구성들에서, 송신기 (204) 및 수신기 (212) 양자 모두는 동일한 전자 디바이스 (102) 상에 위치될 수도 있다. 송신기 (204) 는 작은 채널 길이 (예를 들어, 수 밀리미터 미만) 를 통해 또는 더 긴 길이들 (예를 들어, 수 인치) 을 통해 대량의 데이터를 수신기 (212) 로 전송할 수도 있다. 채널 (210) 은 패키지/인쇄 회로 기판 (PCB) 송신 라인 (110) 일 수도 있다. 일 구성에서, 채널은 무선 채널 (210) 일 수도 있다. 일 예로서, 채널 (210) 은 동축 케이블, 실리콘 인터포저 트레이스 (silicon interposer trace) 또는 임의의 다른 유선 인터커넥트 기술일 수도 있다.

송신기 (204) 는 DBI 인코더 (206) 를 포함할 수도 있다. DBI 인코더 (206) 는 송신기 (204) 로부터 수신기 (212) 로 송신된 신호들에 DBI 인코딩을 적용할 수도 있다. DBI 인코딩 알고리즘들의 예들은 DBI-AC 및 DBI-DC 를 포함한다. DBI-AC 는 인터페이스의 폭 전체에 걸쳐 동시에 트랜지셔닝하는 데이터 비트들을 수를 제한하도록 설계된 알고리즘이다. DBI-DC 는 2 개의 바이너리 레벨들 중 하나에서 동시적 데이터 비트들의 수를 제한하도록 설계된 알고리즘이다.

DBI 알고리즘 (216) 의 선택은 시그널링 환경에 의존할 수도 있다. DBI-AC 알고리즘 또는 DBI-DC 알고리즘 중 어느 하나를 인에이블하기 위한 능력을 갖는 것이 유리할 수도 있다. 부적절한 DBI 알고리즘 (216) 이 선택되면, 성능 손실이 발생할 수도 있다. DBI 알고리즘 (216) 은 모드 제어기 (218)(또한, 코어로서 지칭됨) 에 의해 선택될 수도 있다. 모드 제어기 (218) 는 선택된 DBI 알고리즘 (216) 으로서 DBI-AC 또는 DBI-DC 를 사용할지 여부에 대해 DBI 인코더 (206) 에 명령할 수도 있다.

모드 제어기 (218) 는 또한, (터미네이션 제어 신호 (226) 를 통해) 비대칭 로드 터미네이션 (228) 을 사용할지 여부에 대해 수신기 (212) 에 명령할 수도 있다. 비대칭 로드 터미네이션 (228) 은 수신기 (212) 에 의해 사용되어, 송신 라인 (110) 상의 반사 (reflection) 들을 제한할 수도 있다. 비대칭-터미네이트된 채널에 DBI-DC 를 적용하는 것은 (바이트 당 1-DBI 플래그를 가정하면) 18% 전력 감축을 초래할 수도 있다. 그러나, 터미테이트되지 않은 채널이 DBI-DC 과 사용되면, 4% 전력 손실이 발생할 수도 있다. 반대로, 터미네이트되지 않은 채널에 DBI-AC 를 적용하는 것은 16% 전력 감축을 초래할 수도 있다. 그러나, 비대칭-터미테이트된 채널이 DBI-DC 과 사용되면, 4% 전력 손실이 발생할 수도 있다. 따라서, 대부분의 경우들에서 터미네이션 제어 신호 (226) 는 사용된 DBI 알고리즘 (216) 과 코디네이트될 수도 있다. 채널 (210) 이 고 전압 레일 및 저 전압 레일 양자 모두에 대칭 접속을 통해 터미네이트되는 구성들이 존재한다. 이러한 경우들에서, DBI-AC 알고리즘은 전력 및 잡음 감축의 관점에서 최고 성능을 제공할 수도 있다.

하나의 구성에서, 모드 제어기 (218) 는 송신기 (204) 내에서 채널 구성 모듈 (108) 을 오버라이드하기 위한 권한을 가질 수도 있다. 예를 들어, 모드 제어기 (218) 는 링크가 빠르게 스위칭 할 것이고 로드 터미네이션 (228) 이 인에이블/디스에이블하기를 대기하지 않는 것이 바람직하다는 지식과 같은 추가적인 정보를 가질 수도 있다. 모드 제어기 (218) 는 또한, 전송될 데이터 패턴이 신호 무결성 관점으로부터 스트레스가 많지 않다는 것을 알 수도 있어서, 데이터가 더 높은 레이트로 전송되더라도, 로드 터미네이션 (228) 이 필요하지 않을 수도 있다 (그리고 따라서, 모드 제어기 (218) 는 채널 구성 모듈 (108) 에 의해 이루어진 터미네이션 결정들을 오버라이드할 수도 있다).

그러나, DBI 알고리즘 (216), 로드 터미네이션 (228) 과 시그널링 전력 간의 명확한 관계가 존재하지만, DBI-AC 가 터미네이트된 채널과 함께 사용되는 구성들 및 DBI-DC 가 터미네이트되지 않은 채널과 함께 사용되는 구성들이 여전히 존재할 수도 있다는 것에 유의하는 것이 중요하다. 예를 들어, 특정 채널 환경의 신호 무결성이 크로스토크에 의해 지배를 당하면, 트랜지션들의 수를 제한하는 인코딩 알고리즘은, 대응하는 전력 손실에도 불구하고 더 좋은 선택일 수도 있다.

송신기 (204) 는 드라이버 (220) 를 사용하여 DBI 알고리즘 인코딩된 데이터 (222) 및 DBI 플래그 (224) 를 채널 (210) 을 통해 수신기 (212) 로 송신할 수도 있다. DBI 플래그 (224) 는 다양한 방식들로 채널 (210) 을 통해 송신될 수도 있다. 예를 들어, DBI 플래그 (224) 는 다른 데이터 비트들과 동일한 입력/출력 회로부를 사용하여 송신기 (204) 와 수신기 (212) 사이에서 구동될 수도 있다. 다른 예로서, 다양한 순차적 사이클들에 대응하는 DBI 플래그들 (224) 은 대응하는 데이터 버스트 전에 또는 후에 병렬로 누산 및 전송될 수도 있고, 이에 의해 임의의 추가적인 회로부 또는 서브스트레이트 (substrate) 라우팅 (단지 추가의 송신 사이클들) 을 요구하지 않는다. 터미네이션 제어 신호 (226) 는 또한, 채널 (210) 을 통해 수신기 (212) 로 송신될 수도 있다. 수신기 (212) 는 DBI 플래그 (224) 를 사용하여 DBI 알고리즘 인코딩된 데이터 (222) 를 디코딩하는 DBI 디코더 (214) 를 포함할 수도 있다. DBI 플래그 (224) 는 (사용된 DBI 알고리즘 (216) 이 버스트에서 버스트로 변할 수도 있기 때문에) 인코딩을 위해 사용된 DBI 알고리즘 (216) 을 나타낼 수도 있으나, 이것은 항상 필요하지는 않다. DBI 플래그 (224) 가, DBI 알고리즘 (216) 이 사용되고 있다는 것을 나타내기 위해, 송신기 (204) 는 추가의 1 또는 2 개의 비트들의 정보를 (데이터 버스트와 병렬로, 또는 추가의 송신 사이클 동안 버스트 전에/후에) 수신기 (212) 로 전송할 필요가 있다.

인커밍 인코딩된 데이터는 보수 값들 (즉, 인버팅된 병렬 인코딩된 데이터) 과 함께 참/보수 멀티플렉서에 제공될 수도 있다. 참/보수 멀티플렉서는 DBI 플래그 (224) 에 의해 제어될 수도 있고, 이에 의해 임의의 인버팅된 데이터를 디-인버팅한다. 디코딩 프로세스는, DBI 플래그 (224) 가 사용된 DBI 알고리즘들 (216) 간에 일관되는 한, 인코딩 DBI 알고리즘 (216) 에 독립적일 수도 있다. DBI 플래그 (224) 의 극성 (polarity) 이 DBI 알고리즘들 (216) 사이에서 상이한 것이 유리할 수도 있다. DBI 디코더 (214) 는 병렬의 인코딩되지 않은 데이터 (230) 를 출력할 수도 있다.

DBI-AC 알고리즘 또는 DBI-DC 중 어느 하나를 인에이블하기 위한 능력을 갖는 것이 유리한 일 예는 저 전력 더블 데이터 레이트 (LPDDR4) 메모리이다. LPDDR4 메모리에서, 시그널링 동작의 2 개의 주요 모드들: 고속 및 저속이 존재할 것으로 예상된다. 고속 동작은 초당 3.2 기가비트 (Gb/s) 위의 데이터 레이트들에서 구동될 것으로 예상된다. 결과적으로, 칩-대-칩 송신 라인 (110) 은 충분한 신호 무결성을 보장하기 위해 채널 특징 임피던스에 매칭된 로드로 터미네이트될 필요가 있을 수도 있다. 다시 말해, 고속 모드에서, (터미네이트된 채널을 갖는) DBI-DC 의 사용은 실질적인 이점들을 제공할 수도 있다.

저속 동작은 0.2 Gb/s 부근의 데이터 레이트들에서 구동될 것으로 예상된다. 더 낮은 속도는 매칭된 채널 터미네이션 (즉, 비-터미네이트된 채널) 의 디스에이블링을 허용하고, 이것은 상당한 전력을 절감한다. 결과적으로, 저속 모드에서 DBI-AC 알고리즘의 적용은 실질적인 이점들을 제공할 수도 있다.

모드 제어기 (218) 는 수신기 (212) 동작 (예를 들어, 속도, 터미네이션) 에 대한 송신기 (204) 에서의 변화를 개시할 수도 있다. 따라서, 모드 제어기 (218) 는 또한, DBI 인코더 (206) 와 직접 통신하여 DBI 알고리즘 (216) 을 동적으로 선택할 수도 있다. 모드 제어기 (218) 는 또한, 수신기 (212) 상의 메모리와 통신하여, 커맨드 버스 또는 일부 다른 신호 (예를 들어, 터미네이션 제어 신호 (226)) 에 의해 로드 터미네이션 (228) 을 인에이블/디스에이블할 수도 있다. 일부 수신기들 (212) 은 로드 터미네이션 (228) 을 메모리에 저장할 수도 있는 한편, 다른 수신기들 (212) 은 로드 터미네이션 (228) 을 저장하기 위한 메모리를 포함하지 않을 것이다.

도 3 은 동작의 시그널링 속도에 의존하는 DBI 알고리즘 (116) 을 사용하여 데이터를 인코딩하는 방법 (300) 의 흐름도이다. 방법 (300) 은 전자 디바이스 (102) 에 의해 수행될 수도 있다. 하나의 구성에서, 방법 (300) 은 (예를 들어, 전자 디바이스 (102) 상의 송신기 (104) 내에서) 전자 디바이스 (102) 상의 DBI 인코더 (106) 에 의해 수행될 수도 있다. 전자 디바이스 (102) 는 동작의 시그널링 속도를 결정할 수도 있다 (302). 예를 들어, 전자 디바이스 (102) 는, 전자 디바이스 (102) 가 고속 동작 또는 저속 동작을 사용하고 있는지 여부를 결정할 수도 있다.

하나의 구성에서, 동작의 시그널링 속도는 전용 신호에 의해 DBI 인코더 (106) 로 통신될 수도 있다. 전용 신호는 기존의 데이터 라인 또는 커맨드 어드레스 버스를 통해 제공될 수도 있다. DBI 인코더 (106) 는 또한, 동작의 시그널링 속도를 자율적으로 결정할 수도 있다 (302).

전자 디바이스 (102) 는 동작의 시그널링 속도에 기초하여 DBI 알고리즘 (116) 을 선택할 수도 있다 (304). 일 예로서, 동작의 시그널링 속도가 고속이면, 전자 디바이스 (102) 는 DBI 알고리즘 (116) 으로서 DBI-DC 를 선택할 수도 있다 (304). 동작의 시그널링 속도가 저속이면, 전자 디바이스 (102) 는 DBI 알고리즘 (116) 으로서 DBI-AC 를 선택할 수도 있다 (304). 전자 디바이스 (102) 는 선택된 DBI 알고리즘 (116) 을 사용하여 데이터를 인코딩할 수도 있다 (306). 전자 디바이스 (102) 는 또한, 선택된 DBI 알고리즘 (116) 에 기초하여 터미네이션 제어 신호 (226) 를 결정할 수도 있다 (308). 예를 들어, 터미네이션 제어 신호 (226) 는, DBI-DC 알고리즘이 선택되면 터미네이트된 채널이 사용될 것이고, DBI-AC 알고리즘이 선택되면 터미네이트되지 않은 채널이 사용될 것이라는 것을 나타낼 수도 있다. 전자 디바이스 (102) 는 DBI 알고리즘 인코딩된 데이터 (222), 터미네이션 제어 신호 (226) 및 DBI 플래그 (224) 를 수신기 (212) 로 전송할 수도 있다 (310). 전술된 바와 같이, 수신기 (212) 는 동일한 전자 디바이스 (102) 또는 상이한 전자 디바이스 (미도시) 상에 위치될 수도 있다.

도 4 는 고 레벨 DBI 알고리즘 제어를 예시하는 블록도이다. (전자 디바이스 (102) 상의) 송신기 (104) 는 채널 구성 모듈 (408) 및 DBI 인코더 (406) 를 포함할 수도 있다. 채널 구성 모듈 (408) 은 코어 (예를 들어, 모드 제어기 (118)) 로부터 명령들을 수신할 수도 있다. 코어로부터의 명령들은, 어느 DBI 알고리즘 (416) 을 사용할지 및 채널 터미네이션을 인에이블/디스에이블할지 여부에 대해 채널 구성 모듈 (408) 에 명령할 수도 있다. 채널 구성 모듈 (408) 은 선택된 DBI 알고리즘 (416) 을 DBI 인코더 (406) 에 제공할 수도 있다. DBI 인코더 (406) 는 데이터 입력 (data in)(432)(인코딩되지 않음) 을 수신할 수도 있다. DBI 인코더 (406) 는 데이터 출력 (data out)(422) (인코딩됨) 및 (선택된 DBI 알고리즘 (416) 에 따라) DBI 플래그 (424) 를 출력할 수도 있다. 채널 구성 모듈 (408) 은 터미네이션 제어 신호 (426) 를 출력할 수도 있다.

채널 구성 모듈 (408) 은 물리 계층 (PHY) 클록의 상대적 주파수 (이것은 입/출력 (I/O) 액티비티 (통상적으로 I/O 데이터 레이트의 서브-고조파) 를 동기화하는데 사용될 수도 있음) 및 레퍼런스 클록 주파수에 기초하여 동작 모드를 검출할 수도 있다. 레퍼런스 클록 (434) 의 주파수는 데이터 레이트 또는 PHY 클록에 독립적이여야 한다. 채널 구성 모듈 (408) 은 PHY 클록 스누프 라인 (436) 을 통해 PHY 클록을 수신하는 주파수 검출 회로 (438) 를 포함할 수도 있다. 주파수 검출 회로 (438) 는 도 7 과 관련하여 이하의 추가의 상세에서 논의된다. 채널 구성 모듈 (408) 은 또한, PHY 클록의 주파수들을 검출하는데 사용하기 위해 레퍼런스 클록 (434) 신호를 수신할 수도 있다.

일 구성에서, 채널 구성 모듈 (408) 은 알려진 발진 주파수를 갖는 발진기 (440) 를 포함할 수도 있다. 채널 구성 모듈 (408) 은 발진기 (440) 를 사용하여, 전자 디바이스 (102) 의 동작 모드를 검출할 수도 있다. 발진기 (440) 의 주파수는 PHY 클록의 데이터 레이트에 독립적일 수도 있다. 고속과 저속 간의 큰 차이 (예를 들어, 한 자릿수) 를 갖는 시스템들에 있어서, 발진기 (440) 및/또는 주파수 검출 스킴의 정확도는 정확해야할 필요가 없을 수도 있다. 다수의 동작 속도들이 허용 가능하고/하거나 상이한 동작 모드들 간에 속도에서의 스텝이 더욱 완만한 다른 시스템들에서, 전체 주파수 검출 스킴은 증가된 정확도로부터 이익을 얻을 수도 있다.

채널 구성 모듈 (408) 은 적절한 DBI 인코딩 알고리즘 (416) 을 설정하여, 그렇게 하기 위한 외부 명령들 없이 채널 터미네이션을 사용 및 인에이블/디스에이블 (즉, 터미네이션 제어 신호 (426) 를 사용) 할 수도 있다.

도 5 는 DBI 인코더 (506) 에서 DBI 선택 회로부의 일 예를 예시하는 블록도이다. 도시된 메모리 인터페이스는 단방향성이다. 그러나, DBI 인코더 (506) 의 많은 애플리케이션들은 양방향성일 수도 있다. 도 5 의 DBI 인코더 (506) 는 도 1 의 DBI 인코더 (106) 의 하나의 구성일 수도 있다. DBI 인코더 (506) 는 병렬 데이터 입력 (532)(인코딩되지 않음) 을 수신할 수도 있다. 병렬 데이터 입력 (인코딩되지 않음)(532) 은 알고리즘 멀티플렉서 (540) 의 제 1 입력에 제공될 수도 있다. 알고리즘 멀티플렉서 (540) 는, (예를 들어, 시그널링 속도 모드에 기초하여) 어느 DBI 알고리즘 (116) 을 적용할지를 DBI 인코더 (506) 에 나타내는 알고리즘 선택 (539) 신호에 의해 제어될 수도 있다. 병렬 데이터 출력 (인코딩됨)(522) 은 병렬 데이터 입력 (인코딩되지 않음)(532) 과 함께 XOR 게이트 (546) 에 제공될 수도 있다. XOR 게이트 (546) 의 출력은 알고리즘 멀티플렉서 (540) 의 제 2 입력에 제공될 수도 있다. XOR 게이트 (546) 는 아웃고잉 (최종) 사이클로부터의 피드백과 병렬 데이터의 인커밍 (다음) 사이클을 비교한다.

알고리즘 멀티플렉서 (540) 의 출력은 다수결 검출 회로부 (550) 에 제공될 수도 있다. 다수결 검출 회로부 (550) 는 다중 입력들에서 논리적 1 들 또는 0 들의 수 간의 불균형을 나타내도록 설계된다. DBI-DC 동작 동안, 입력 값들은 다음 사이클 동안 송신될 1 또는 0 들의 수를 나타낸다. DBI-AC 동작 동안, (XOR 게이트 (546) 동작으로부터 오는) 입력 값들은 다음 사이클 동안 예상된 트랜지션들의 수를 나타낸다. DBI-AC 의 경우에 있어서, 병렬 데이터 비트들의 절반 보다 많은 비트들이 다음 사이클 동안 트랜지션되면, 다수결 검출 회로부 (550) 는 (인버터 (544) 를 통해) 병렬 데이터 입력 (인코딩되지 않음)(532) 의 인버팅된 버전을 패스하도록 (참/보수 신호 (548) 를 통해) 참/보수 멀티플렉서 (542) 에 나타낼 수도 있다. 병렬 데이터 비트들의 절반 미만이 다음 사이클 동안 트랜지션되면, 다수결 검출 회로부 (550) 는 (병렬 데이터 출력 (인코딩됨)(522) 과 같이) 인버팅 없이 병렬 데이터 입력 (인코딩되지 않음)(532) 을 패스하도록 (참/보수 신호 (548) 를 통해) 참/보수 멀티플렉서 (542) 에 나타낼 수도 있다.

다수결 검출 회로부 (550) 는 또한, DBI 플래그 (524) 를 생성할 수도 있다. 일 구성에서, DBI 플래그 (524) 는 참/보수 신호 (548) 와 동일한 신호일 수도 있다. DBI 플래그 (524) 는 추가의 오프-칩 구동기로 전송될 수도 있다.

메모리 인터페이스들에서, 데이터는 일반적으로 버스트들에서 송신되고, 여기서 소정 버스트에서의 데이터의 전부는 일반적으로, 하나의 메모리 뱅크 (영역) 로부터 온다. 그러나, 연속적인 버스트들의 물리적 및 시간적 근접도에 대한 제약은 없다. 버스트들은, 시간에서 예측 가능하지 않은 분리를 갖고, 메모리의 상이한 영역들에서 올 수도 있다. 따라서, 피드백 인코더가 없는 DBI-AC 를 구현하기 위해 메모리 디바이스가 하나의 버스트의 종료와 다음 버스트의 시작과의 사이에 발생하는 트랜지션들의 수를 분석하는 것은 어렵거나 불가능할 수도 있다.

DBI-AC 의 경우에 있어서, 현재 사이클을 선행하는 데이터의 상태가 알려지지 않은 경우, DBI 인코더 (506) 를 일시적으로 디스에이블하는 것이 유리할 수도 있다. 이것은, 각각의 버스트의 종료에서 DBI 인코딩을 디스에이블하고, 그 후 새로운 버스트의 제 1 에지가 DBI 인코더 (506) 에 도달한 후 (또는 도달 할 때) DBI 인코딩을 재-인에이블함으로써 달성될 수도 있다. 이 거동은 일관적이고, 유한 상태 머신을 사용하여 제어될 수 있다. 더 복잡한 접근이 2 개의 연속적인 버스트들의 소스를 추가적으로 고려할 것이다. 2 개의 버스트들이 동일한 뱅크로부터 오면, 중간 타이밍 버블 없이, DBI 인코더 (506) 는 여전히 유효한 트랜지션 데이터를 계산할 수도 있다. 따라서, DBI 인코더 (506) 는 버스트 경계를 넘어 여전히 인에이블될 수 있다. 2 개의 버스트들이 동일한 뱅크로부터 오지 않거나, 중간 타이밍 버블이 존재하면, DBI 인코더 (506) 는, 각각의 버스트 후에 디스에이블되고 후속의 버스트의 제 2 사이클 동안의 시간에서 재-인에이블될 수도 있다.

제 3 의 경우에서, 버스트들 사이에서, 데이터는 알려진 값 (예를 들어, 모두 0) 으로 항상 가져갈 수도 있다. DBI 인코더 (506) 는 그 후, 각각의 버스트의 시작에서 버스의 선행 상태로서 XOR 게이트 (546) 에 그 알려진 값을 공급할 수도 있다. LPDDR4 의 경우에 있어서, 신호들이 명백하게 그라운드에 관련되고 따라서 능동적으로 구동되지 않는 경우 자연스럽게 그라운드를 향하는 경우, "선행 상태 (preceding state)" 가정은 명확할 수도 있고 따라서, 데이터 상태를 알려진 값에 강요하도록 추가의 회로를 요구하지 않을 수도 있다.

도 6 은 DBI 인코더 (606) 에서 DBI 선택 회로부의 다른 예를 예시하는 블록도이다. 도시된 메모리 인터페이스는 단방향성이다. 그러나, DBI 인코더 (606) 의 많은 애플리케이션들은 양방향성일 수도 있다. 도 6 의 DBI 인코더 (606) 는 도 1 의 DBI 인코더 (106) 의 하나의 구성일 수도 있다. DBI 인코더 (606) 는 병렬 데이터 입력 (632)(인코딩되지 않음) 을 수신할 수도 있다. 병렬 데이터 입력 (인코딩되지 않음)(632) 은 알고리즘 멀티플렉서 (640) 의 제 1 입력에 제공될 수도 있다. 알고리즘 멀티플렉서 (640) 는, (예를 들어, 시그널링 속도 모드에 기초하여) 어느 DBI 알고리즘 (116) 을 적용할지를 DBI 인코더 (606) 에 나타내는 알고리즘 선택 (639) 에 의해 제어될 수도 있다. 병렬 데이터 출력 (인코딩됨)(622) 은 병렬 데이터 입력 (인코딩되지 않음)(632) 과 함께 XOR 게이트 (646) 에 제공될 수도 있다. XOR 게이트 (646) 의 출력은 알고리즘 멀티플렉서 (640) 의 제 2 입력에 제공될 수도 있다. XOR 게이트 (646) 는 아웃고잉 (최종) 사이클로부터의 피드백과 병렬 데이터의 인커밍 (다음) 사이클을 비교한다.

DBI-AC 의 적용을 용이하게 하기 위해, 알고리즘 멀티플렉서 (640) 의 출력은 다수결 검출 회로부 (650) 에 제공될 수도 있다. 다수결 검출 회로부 (650) 는, 병렬 데이터 비트들의 절반 보다 많은 비트들이 다음 사이클 동안 트랜지션할 것인지 여부를 결정할 수도 있다. 병렬 데이터 비트들의 절반 보다 많은 비트들이 다음 사이클 동안 트랜지션할 것이면, 다수결 검출 회로부 (650) 는 디지털 로직 1 인 참/보수 신호 (648) 를 출력할 수도 있다. 병렬 데이터 비트들의 절반 미만이 다음 사이클 동안 트랜지션할 것이면, 다수결 검출 회로부 (650) 는 디지털 로직 0 인 참/보수 신호 (648) 를 출력할 수도 있다. 참/보수 신호 (648) 및 동적 디스에이블 신호 (642) 는 입력들로서 AND 게이트에 제공될 수도 있다. AND 게이트의 출력은 참/보수 멀티플렉서 (642) 를 제어할 수도 있다. 참/보수 멀티플렉서 (642) 의 하나의 입력은 병렬 데이터 입력 (인코딩되지 않음)(632) 일 수도 있다. 참/보수 멀티플렉서 (642) 의 제 2 입력은 인버터 (644) 를 통과한 병렬 데이터 입력 (인코딩되지 않음)(632) 일 수도 있다. 따라서, 동적 디스에이블 신호 (652) 가 0 의 디지털 로직이든 아니든, DBI 인코더 (606) 는, DBI 계산에 관계 없이 인코딩되지 않은 데이터를 출력할 것이다. 동적 디스에이블 신호 (652) 는 또한, 피드백을 사용하지 않는 토폴로지로 인코더에 적용될 수도 있다.

다수결 검출 회로부 (650) 는 또한, DBI 플래그 (624) 를 생성할 수도 있다. 일 구성에서, DBI 플래그 (624) 는 참/보수 신호 (648) 와 동일한 신호일 수도 있다. DBI 플래그 (624) 는 추가의 오프-칩 구동기로 전송될 수도 있다. 다른 구성에서, DBI 플래그 (624) 는, 데이터 버스트에 선행하는 또는 이에 이어지는 송신 사이클 동안 DBI 플래그 (624) 를 전송함으로써, 추가의 오프-칩 구동기 없이 전송될 수도 있다.

도 7 은 주파수 검출 회로 (738) 를 포함하는 채널 구성 모듈 (708) 을 예시하는 블록도이다. 도 7 의 주파수 검출 회로 (738) 는 도 4 의 주파수 검출 회로 (438) 의 하나의 구성일 수도 있다. 주파수 검출 회로 (738) 는 에지 카운터 (758), 및 에지 카운트 및 평가 트리거 (760) 를 포함할 수도 있다. 에지 카운터 (758) 는 PHY 클록 스누프 라인 (736) 로부터 PHY 클록을 수신할 수도 있다. 에지 카운터 (758) 는 PHY 클록의 에지들을 카운트할 수도 있다. 주기적으로, 에지 카운트 및 평가 트리거 (760) 는 에지 카운트를 평가하고, (리셋 신호 (754) 를 사용하여) 에지 카운터 (758) 를 리셋할 수도 있다. 에지 카운트 및 평가 트리거 (760) 는 레퍼런스 클록 (734) 을 수신할 수도 있다. 에지 카운터 (758) 를 리셋하도록 트리거링된 경우, 현재 에지 카운트 (764) 는 결과 구성 모듈 (762) 에 제공된다. 결과 구성 모듈 (762) 은 (예를 들어, 검색 테이블 또는 레지스터를 사용하여) 미리결정된 임계와 에지 카운트 (764) 를 비교하여, 주파수 임계를 넘는지를 볼 수도 있다. 더 많은 에지들이 카운트된 것은 더 높은 동작 속도를 나타낼 수도 있다. 결과 구성 모듈 (762) 은 그 후, 동작의 결정된 주파수에 기초하여 적합한 DBI 인코딩 알고리즘 (716) 및 터미네이션 제어 신호 (726) 를 선택할 수도 있다.

도 8 은 주파수-의존 데이터 버스 인버전 (DBI) 인코딩을 사용하는 전자 디바이스 (802) 내에 포함될 수도 있는 소정의 컴포넌트들을 예시한다. 전자 디바이스 (802) 는 액세스 단말기, 이동국, 무선 통신 디바이스, 사용자 장비 (UE), 기지국, 노드 B, 핸드헬드 전자 디바이스 등일 수도 있다. 전자 디바이스 (802) 는 프로세서 (803) 를 포함한다. 프로세서 (803) 은 범용 단일칩 또는 다중칩 마이크로프로세서 (예를 들어, ARM), 특수 목적용 마이크로프로세서 (예를 들어, 디지털 신호 처리기 (digital signal processor; DSP)), 마이크로제어기, 프로그램가능 게이트 어레이 등일 수도 있다. 프로세서 (803) 는 중앙 처리 장치 (CPU) 로 지칭될 수도 있다. 도 8 의 전자 디바이스 (802) 에 단지 단일 프로세서 (803) 만이 도시되었지만, 대안의 구성에서 프로세서들 (803) (예를 들어, ARM 및 DSP) 의 조합이 사용될 수 있다.

전자 디바이스 (802) 는 또한, 메모리 (805) 를 포함한다. 메모리 (805) 는 전자 정보를 저장할 수 있는 임의의 전자 컴포넌트일 수도 있다. 메모리 (805) 는 RAM (random access memory), ROM (read-only memory), 자기 디스크 저장 매체, 광학 저장 매체, RAM의 플래시 메모리 디바이스, 프로세서와 함께 포함된 온-보드 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들 등, 및 이들의 조합으로서 구현될 수도 있다.

데이터 (809a) 및 명령들 (807a) 이 메모리 (805) 에 저장될 수도 있다. 명령들 (807a) 은 본원에서 개시된 방법들을 구현하기 위해 프로세서 (803) 에 의해 실행가능할 수도 있다. 명령들 (807a) 을 실행하는 것은 메모리 (805) 에 저장되는 데이터 (809a) 의 사용을 수반할 수도 있다. 프로세서 (803) 가 명령들 (807a) 을 실행하는 경우, 명령들 (807b) 의 다양한 부분들이 프로세서 (803) 상에 로딩되고, 데이터 (809b) 의 다양한 피스들이 프로세서 (803) 상에 로딩될 수도 있다.

전자 디바이스 (802) 는, 전자 디바이스 (802) 로 신호들의 송신 및 이로부터의 신호들의 수신을 가능하게 하는 송신기 (811) 및 수신기 (813) 를 포함할 수도 있다. 송신기 (811) 및 수신기 (813) 는 집합적으로 트랜시버 (815) 로서 지칭될 수도 있다. 안테나 (817) 가 트랜시버 (815) 에 전기적으로 커플링될 수도 있다. 전자 디바이스 (802) 는 (도시되지 않은) 다수의 송신기들, 다수의 수신기들, 다수의 트랜시버들 및/또는 다수의 안테나들을 또한 포함할 수도 있다.

전자 디바이스 (802) 는 디지털 신호 프로세서 (DSP)(821) 를 포함할 수도 있다. 전자 디바이스 (802) 는 또한, 통신 인터페이스 (823) 를 포함할 수도 있다. 통신 인터페이스 (823) 는 사용자가 전자 디바이스 (802) 와 상호작용하는 것을 허용할 수도 있다.

전자 디바이스 (802) 의 다양한 컴포넌트들은 하나 이상의 버스들에 의해 함께 커플링될 수도 있는데, 이 버스들은 전력 버스, 제어 신호 버스, 상태 신호 버스, 데이터 버스 등을 포함할 수도 있다. 명확화를 위해, 다양한 버스들은 도 8 에서 버스 시스템 (819) 으로서 예시된다.

본원에 설명된 기법들은 직교 다중화 스킴에 기초한 통신 시스템들을 포함하는 다양한 통신 시스템들에 대해 사용될 수도 있다. 이러한 통신 시스템들의 예들은 직교 주파수 분할 다중 액세스 (OFDMA) 시스템들, 단일-캐리어 주파수 분할 다중 액세스 (SC-FDMA) 시스템들 등을 포함한다. OFDMA 시스템은 OFDM (orthogonal frequency division multiplexing) 을 활용하는데, 이것은 전체 시스템 대역폭을 복수의 직교 서브-캐리어들로 파티셔닝하는 변조 기법이다. 이들 서브-캐리어들은 톤들, 빈들 등으로 또한 칭해질 수도 있다. OFDM 으로, 각각의 서브-캐리어는 데이터와 독립적으로 변조된다. SC-FDMA 시스템은 시스템 대역폭에 걸쳐 분배된 서브-캐리어들 상에서 송신되는 인터리브된 FDMA (interleaved FDMA; IFDMA), 인접한 서브-캐리어들의 블록 상에서 송신되는 국소화된 FDMA (localized FDMA; LFDMA), 또는 인접한 서브-캐리어들의 복수의 블록들 상에서 송신되는 강화된 FDMA (enhanced FDMA; EFDMA) 을 활용할 수도 있다. 일반적으로, 변조 심볼들은 OFDM에 의해 주파수 도메인에서 SC-FDMA에 의해 시간 도메인에서 전송된다.

용어 "결정하기" 는 매우 다양한 액션들을 포괄하므로, "결정하기" 는 계산하기, 연산하기, 처리하기, 도출하기, 조사하기, 검색하기 (예를 들어, 테이블, 데이터베이스, 또는 다른 데이터 구조 내 검색하기), 확인하기 등을 포함할 수 있다. 또한, "결정하기" 는 수신하기 (예를 들어, 정보 수신하기), 액세스하기 (예를 들어, 메모리 내의 데이터에 액세스하기) 등을 포함할 수도 있다. 또한, "결정하기" 는 해결하기, 선택하기, 고르기, 확립하기 등을 포함할 수 있다.

구절 "~에 기초하는" 은 달리 명백히 명시되지 않는 한 "오직 ~에만 기초하는" 을 의미하지 않는다. 다시 말해, 구절 "~에 기초하는" 은 "오직 ~에만 기초하는" 및 "적어도 ~에 기초하는" 양자 모두를 설명한다.

용어 "프로세서"는 범용 프로세서, 중앙 처리 장치 (CPU), 마이크로프로세서, 디지털 신호 프로세서 (DSP), 제어기, 마이크로제어기, 상태 머신 등을 포괄하도록 광범위하게 해석되어야 한다. 어떤 상황 하에서, "프로세서"는 주문형 반도체 (ASIC), 프로그래머블 로직 디바이스 (PLD), 필드 프로그래머블 게이트 어레이 (FPGA) 등을 지칭할 수도 있다. 용어 "프로세서" 는 컴퓨팅 디바이스들의 조합, 예를 들어, DSP와 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 연계한 하나 이상의 마이크로프로세서들, 또는 임의의 다른 그러한 구성으로 구현될 수도 있다.

용어 "메모리"는 전자적 정보를 저장할 수 있는 임의의 전자적 컴포넌트를 포괄하도록 광범위하게 해석되어야만 한다. 용어 메모리는 다양한 형태들의 프로세서 판독가능 매체, 예컨대 RAM (random access memory), ROM (read-only memory), 비휘발성 RAM (NVRAM; non-volatile random access memory), PROM (programmable read-only memory), EPROM (erasable programmable read-only memory), EEPROM (electrically erasable PROM), 플래시 메모리, 자기 또는 광학 데이터 스토리지, 레지스터 등을 지칭할 수도 있다. 메모리는, 프로세서가 이 메모리로부터 정보를 판독하고 이 메모리로 정보를 기입할 수 있다면, 프로세서와 전자적으로 통신하고 있다고 말해진다. 프로세서에 통합되는 메모리는 프로세서와 전자적으로 통신한다.

용어들, "명령들" 및 "코드"는 임의의 형태의 컴퓨터 판독가능 명령문(들)을 포함하도록 광범위하게 해석되어야 한다. 예를 들어, 용어들, "명령들" 및 "코드" 는 하나 이상의 프로그램들, 루틴들, 서브루틴들, 함수들, 프로시져들 등을 지칭할 수도 있다. "명령들" 및 "코드"들은 단일의 컴퓨터 판독가능 명령문 또는 많은 컴퓨터 판독가능 명령문을 포함할 수도 있다.

본원에서 설명된 기능들은 하드웨어에 의해 실행되는 소프트웨어 또는 펌웨어에서 구현될 수도 있다. 이 기능들은 컴퓨터 판독가능 매체 상에 하나 이상의 명령들로서 저장될 수도 있다. 용어 "컴퓨터 판독가능 매체" 또는 "컴퓨터 프로그램 제품"은 컴퓨터 또는 프로세서에 의해 액세스될 수 있는 임의의 유형의 저장 매체를 지칭한다. 비제한적인 예로서, 컴퓨터 판독가능 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장 디바이스, 자기 디스크 저장 디바이스 또는 다른 자기 저장 디바이스, 또는 원하는 프로그램 코드를 명령들 또는 데이터 구조들의 형태로 저장하는데 사용될 수 있으며 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 본원에서 사용된 디스크 (disk) 와 디스크 (disc) 는, 컴팩트 디스크 (CD), 레이저 디스크, 광학 디스크, 디지털 다기능 디스크 (DVD), 플로피 디스크, 및 블루레이® 디스크를 포함하며, 여기서 디스크 (disk) 들은 통상 자기적으로 데이터를 재생하는 반면, 디스크 (disc) 들은 레이저들을 이용하여 광학적으로 데이터를 재생한다. 컴퓨터 판독가능 매체는 유형이고 비-일시적일 수도 있음에 유의해야 한다. 용어 "컴퓨터 판독가능 제품" 은 컴퓨팅 디바이스 또는 프로세서에 의해 실행, 처리, 또는 연산될 수도 있는 코드 또는 명령들 (예를 들어, "프로그램") 과 조합하는 컴퓨팅 디바이스 또는 프로세서를 말한다. 본원에서 사용된 바와 같은 용어 "코드" 는 소프트웨어, 명령들, 코드들, 또는 컴퓨팅 디바이스나 프로세서에 의해 실행 가능한 데이터를 지칭할 것일 수도 있다.

본원에 개시된 방법들은 설명된 방법을 달성하기 위한 하나 이상의 단계들 또는 액션들을 포함한다. 방법 단계들 및/또는 액션들은 청구항들의 범위를 벗어나지 않으면서 서로 상호 교환될 수도 있다. 다시 말해, 설명된 방법들의 적절한 동작을 위해 단계들 또는 액션들의 특정한 순서가 요구되지 않는 한, 특정한 단계들 및/또는 액션들의 순서 및/또는 사용은 청구항들의 범위를 벗어나지 않으면서 수정될 수도 있다.

또한, 도 3 에서 도시된 것들과 같이, 본원에서 설명된 방법들 및 기법들을 수행하기 위한 모듈들 및/또는 다른 적합한 수단들은 다운로드될 수 있고 및/또는 디바이스에 의해 다르게 획득될 수도 있음을 주지해야 한다. 예를 들어, 본원에서 설명된 방법들을 수행하기 위한 수단의 전송을 용이하게 하기 위해 서버에 디바이스가 커플링될 수도 있다. 다르게는, 본원에서 설명된 다양한 방법들은 저장 수단 (예를 들어, 랜덤 액세스 메모리 (RAM), 판독 전용 메모리 (ROM), CD (compact disc) 또는 플로피디스크 등과 같은 물리적 저장 매체) 을 통해 제공될 수 있어서, 저장 수단이 디바이스에 커플링되거나 제공되면, 디바이스는 다양한 방법들을 획득될 수도 있다.

청구항들은 상기에서 예시된 정확한 구성 및 컴포넌트들로 제한되지 않는 것으로 이해되어야 한다. 청구항들의 범위를 벗어나지 않으면서, 본원에서 설명된 시스템들, 방법들 및 장치들의 배치, 동작 및 세부사항들에서 다양한 수정들, 변경들 및 변형들이 행해질 수도 있다.

Claims (30)

1. 데이터 송신을 위한 방법으로서,
   전자 디바이스의 동작의 시그널링 속도를 결정하는 단계;
   상기 동작의 시그널링 속도에 기초하여 데이터 버스 인버전 알고리즘을 선택하는 단계;
   선택된 상기 데이터 버스 인버전 알고리즘을 사용하여 데이터를 인코딩하는 단계; 및
   인코딩된 상기 데이터 및 데이터 버스 인버전 플래그를 송신 라인을 통해 수신기로 전송하는 단계를 포함하는, 데이터 송신을 위한 방법.
2. 제 1 항에 있어서,
   상기 선택된 데이터 버스 인버전 알고리즘은 DBI-AC 알고리즘 및 DBI-DC 알고리즘 중 하나인, 데이터 송신을 위한 방법.
3. 제 2 항에 있어서,
   상기 선택된 데이터 버스 인버전 알고리즘은, 상기 동작의 시그널링 속도가 저속 모드인 경우 DBI-AC 인, 데이터 송신을 위한 방법.
4. 제 2 항에 있어서,
   상기 선택된 데이터 버스 인버전 알고리즘은, 상기 동작의 시그널링 속도가 고속 모드인 경우 DBI-DC 인, 데이터 송신을 위한 방법.
5. 제 1 항에 있어서,
   상기 동작의 시그널링 속도는 전용 신호에 의해 인코더로 통신되는, 데이터 송신을 위한 방법.
6. 제 5 항에 있어서,
   상기 전용 신호는 커맨드 어드레스 버스를 통해 제공되는, 데이터 송신을 위한 방법.
7. 제 5 항에 있어서,
   상기 전용 신호는 기존의 데이터 라인을 사용하여 제공되는, 데이터 송신을 위한 방법.
8. 제 1 항에 있어서,
   상기 동작의 시그널링 속도는 인코더에 의해 자율적으로 결정되는, 데이터 송신을 위한 방법.
9. 제 1 항에 있어서,
   상기 선택된 데이터 버스 인버전 알고리즘은 피드백을 포함하지 않는 토폴로지를 사용하여 데이터를 인코딩하는데 사용되는, 데이터 송신을 위한 방법.
10. 제 1 항에 있어서,
    상기 데이터 버스 인버전 알고리즘은 피드백을 포함하는 토폴로지를 사용하여 데이터를 인코딩하는데 사용되는, 데이터 송신을 위한 방법.
11. 제 1 항에 있어서,
    데이터 버스 인버전 알고리즘 인코딩은 동적 디스에이블 신호에 기초하여 자율적으로 디스에이블되는, 데이터 송신을 위한 방법.
12. 제 1 항에 있어서,
    상기 선택된 데이터 버스 인버전 알고리즘에 기초하여 터미네이션 제어 신호를 생성하는 단계; 및
    상기 터미네이션 제어 신호를 상기 수신기로 전송하는 단계를 더 포함하는, 데이터 송신을 위한 방법.
13. 제 1 항에 있어서,
    상기 방법은 데이터 버스 인버전 인코더에 의해 수행되고,
    상기 데이터 버스 인버전 인코더는,
    알고리즘 선택 멀티플렉서;
    업커밍 버스트의 병렬의 인코딩되지 않은 데이터 및 이전 버스트의 병렬 데이터를 수신하는 XOR 게이트;
    인버터;
    다수결 (majority) 검출 회로; 및
    참/보수 (true/complement) 멀티플렉서를 포함하는, 데이터 송신을 위한 방법.
14. 제 13 항에 있어서,
    상기 데이터 버스 인버전 인코더는 주파수 검출 회로를 더 포함하고,
    상기 선택된 데이터 버스 인버전 알고리즘은 물리 계층 클록 주파수와 레퍼런스 주파수 간의 관계에 기초하는, 데이터 송신을 위한 방법.
15. 데이터 송신을 위한 장치로서,
    프로세서;
    상기 프로세서와 전자 통신하는 메모리; 및
    상기 메모리에 저장된 명령들을 포함하고,
    상기 명령들은,
    전자 디바이스의 동작의 시그널링 속도를 결정하고;
    상기 동작의 시그널링 속도에 기초하여 데이터 버스 인버전 알고리즘을 선택하고;
    선택된 상기 데이터 버스 인버전 알고리즘을 사용하여 데이터를 인코딩하며;
    인코딩된 상기 데이터 및 데이터 버스 인버전 플래그를 송신 라인을 통해 수신기로 전송하도록
    상기 프로세서에 의해 실행 가능한, 데이터 송신을 위한 장치.
16. 제 15 항에 있어서,
    상기 선택된 데이터 버스 인버전 알고리즘은 DBI-AC 알고리즘 및 DBI-DC 알고리즘 중 하나인, 데이터 송신을 위한 장치.
17. 제 16 항에 있어서,
    상기 선택된 데이터 버스 인버전 알고리즘은, 상기 동작의 시그널링 속도가 저속 모드인 경우 DBI-AC 인, 데이터 송신을 위한 장치.
18. 제 16 항에 있어서,
    상기 선택된 데이터 버스 인버전 알고리즘은, 상기 동작의 시그널링 속도가 고속 모드인 경우 DBI-DC 인, 데이터 송신을 위한 장치.
19. 제 15 항에 있어서,
    상기 동작의 시그널링 속도는 전용 신호에 의해 인코더로 통신되는, 데이터 송신을 위한 장치.
20. 제 19 항에 있어서,
    상기 전용 신호는 커맨드 어드레스 버스를 통해 제공되는, 데이터 송신을 위한 장치.
21. 제 19 항에 있어서,
    상기 전용 신호는 기존의 데이터 라인을 사용하여 제공되는, 데이터 송신을 위한 장치.
22. 제 15 항에 있어서,
    상기 동작의 시그널링 속도는 인코더에 의해 자율적으로 결정되는, 데이터 송신을 위한 장치.
23. 제 15 항에 있어서,
    상기 선택된 데이터 버스 인버전 알고리즘은 피드백을 포함하지 않는 토폴로지를 사용하여 데이터를 인코딩하는데 사용되는, 데이터 송신을 위한 장치.
24. 제 15 항에 있어서,
    상기 데이터 버스 인버전 알고리즘은 피드백을 포함하는 토폴로지를 사용하여 데이터를 인코딩하는데 사용되는, 데이터 송신을 위한 장치.
25. 제 15 항에 있어서,
    데이터 버스 인버전 알고리즘 인코딩은 동적 디스에이블 신호에 기초하여 자율적으로 디스에이블되는, 데이터 송신을 위한 장치.
26. 제 15 항에 있어서,
    상기 명령들은 또한,
    상기 선택된 데이터 버스 인버전 알고리즘에 기초하여 터미네이션 제어 신호를 생성하며;
    상기 터미네이션 제어 신호를 상기 수신기로 전송하도록 상기 프로세서에 의해 실행 가능한, 데이터 송신을 위한 장치.
27. 제 15 항에 있어서,
    데이터 버스 인버전 인코더를 더 포함하고,
    상기 데이터 버스 인버전 인코더는,
    알고리즘 선택 멀티플렉서;
    업커밍 버스트의 병렬의 인코딩되지 않은 데이터 및 이전 버스트의 병렬 데이터를 수신하는 XOR 게이트;
    인버터;
    다수결 검출 회로; 및
    참/보수 멀티플렉서를 포함하는, 데이터 송신을 위한 장치.
28. 제 27 항에 있어서,
    상기 데이터 버스 인버전 인코더는 주파수 검출 회로를 더 포함하고,
    상기 선택된 데이터 버스 인버전 알고리즘은 물리 계층 클록 주파수와 레퍼런스 주파수 간의 관계에 기초하는, 데이터 송신을 위한 장치.
29. 전자 디바이스로서,
    전자 디바이스의 동작의 시그널링 속도를 결정하기 위한 수단;
    상기 동작의 시그널링 속도에 기초하여 데이터 버스 인버전 알고리즘을 선택하기 위한 수단;
    선택된 상기 데이터 버스 인버전 알고리즘을 사용하여 데이터를 인코딩하기 위한 수단; 및
    인코딩된 상기 데이터 및 데이터 버스 인버전 플래그를 송신 라인을 통해 수신기로 전송하기 위한 수단을 포함하는, 전자 디바이스.
30. 데이터 송신을 위한 컴퓨터 프로그램 제품으로서,
    상기 컴퓨터 프로그램 제품은 명령들을 갖는 비일시적 컴퓨터 판독가능 매체를 포함하고,
    상기 명령들은,
    전자 디바이스로 하여금, 상기 전자 디바이스의 동작의 시그널링 속도를 결정하게 하는 코드;
    상기 전자 디바이스로 하여금, 상기 동작의 시그널링 속도에 기초하여 데이터 버스 인버전 알고리즘을 선택하게 하는 코드;
    상기 전자 디바이스로 하여금, 선택된 상기 데이터 버스 인버전 알고리즘을 사용하여 데이터를 인코딩하게 하는 코드; 및
    상기 전자 디바이스로 하여금, 인코딩된 상기 데이터 및 데이터 버스 인버전 플래그를 송신 라인을 통해 수신기로 전송하게 하는 코드를 포함하는, 비일시적 컴퓨터 판독가능 매체를 포함하는 데이터 송신을 위한 컴퓨터 프로그램 제품.

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