CN115171748A - 堆叠结构、存储设备和芯片的选通方法 - Google Patents

堆叠结构、存储设备和芯片的选通方法 Download PDF

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CN115171748A CN202210764234.8A CN202210764234A CN115171748A CN 115171748 A CN115171748 A CN 115171748A CN 202210764234 A CN202210764234 A CN 202210764234A CN 115171748 A CN115171748 A CN 115171748A
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Abstract

本公开实施例提供一种堆叠结构、存储设备和芯片的选通方法，其中，堆叠结构包括：堆叠设置的N组芯片组，每一所述芯片组中包括堆叠的M层芯片，每一所述芯片组包括特定的组标识信号和选通电路；每一所述选通电路用于：对对应的所述芯片组的所述组标识信号与输入的组选通信号进行匹配，并向对应的所述芯片组输出选通信号，所述选通信号用于控制对应的所述芯片组的所述芯片的选通状态；其中，N、M均为正整数。

Description

堆叠结构、存储设备和芯片的选通方法
技术领域
本公开涉及半导体技术领域，本公开涉及但不限于一种堆叠结构、存储设备和芯片的选通方法。
背景技术
高带宽存储器(High Bandwidth Memory，HBM)包括多层堆叠的芯片。相关技术中，在对HBM中的芯片按组进行片选的场景下，通常需要给每一层芯片预先烧录不同的熔断(fuse)信息，并将该fuse信息作为每一芯片的组标识信号(Storey Identifiers，SID)。在接收到的组选通信号与芯片的组标识信号匹配的情况下，选中对应的芯片，可以实现芯片的按组片选。
但是，由于堆叠芯片技术比较复杂，再加上良率在每片芯片上都不一样，无法在单晶圆(single wafer)阶段就提前预知哪些组标识信号SID的芯片需要多少片，因此，相关技术中对多层堆叠的芯片按组进行选通的方案中，在堆叠前的原料管理会相当复杂。
发明内容
有鉴于此，本公开实施例提供一种堆叠结构、存储设备和芯片的选通方法。
第一方面，本公开实施例提供一种堆叠结构，包括：堆叠设置的N组芯片组，每一所述芯片组中包括堆叠的M层芯片，每一所述芯片组包括特定的组标识信号和选通电路；每一所述选通电路用于：对对应的所述芯片组的所述组标识信号与输入的组选通信号进行匹配，并向对应的所述芯片组输出选通信号，所述选通信号用于控制对应的所述芯片组的所述芯片的选通状态；其中，N、M均为正整数。
在一些实施例中，在所述芯片组的组标识信号与输入的组选通信号匹配的情况下，所述选通电路输出第一子选通信号，所述第一子选通信号用于控制所述芯片组的芯片处于选通状态；在所述芯片组的组标识信号与输入的组选通信号不匹配的情况下，所述选通电路输出第二子选通信号，所述第二子选通信号用于控制所述芯片组的芯片处于未选通状态。
在一些实施例中，所述选通电路包括逻辑运算电路，所述逻辑运算电路用于对所述组标识信号和所述组选通信号进行同或运算并根据所述同或运算的结果向对应的所述芯片组输出选通信号。
在一些实施例中，所述选通电路包括选择电路，所述选择电路用于基于所述组标识信号对一组待选择的信号进行选择，并根据所述选择的结果向对应的所述芯片组输出选通信号；其中，所述一组待选择的信号是通过对所述组选通信号进行译码得到的。
在一些实施例中，每一所述选通电路包括M个选通子电路，每一层所述芯片包括一个选通子电路，所述选通子电路用于对所述组标识信号以及所述组选通信号进行匹配并向对应的所述芯片输出选通信号。
在一些实施例中，所述选通子电路包括：逻辑运算电路，所述逻辑运算电路用于对所述组标识信号和所述组选通信号进行同或运算并根据所述同或运算的结果向对应的所述芯片输出选通信号。
在一些实施例中，所述逻辑运算电路包括：至少两个同或门和与每一所述同或门连接的与门；其中，所述同或门用于对所述组标识信号和所述组选通信号中的同一个信号位上的信号进行同或运算；所述与门用于对每一所述同或运算的结果进行与运算并输出选通信号。
在一些实施例中，所述选通子电路包括：选择电路，所述选择电路用于基于所述组标识信号对一组待选择的信号进行选择，并根据所述选择的结果向对应的所述芯片输出选通信号；其中，所述一组待选择的信号是通过对所述组选通信号进行译码得到的。
在一些实施例中，每一所述芯片组还包括：加法器，用于：将所属芯片组的组标识信号加上预设整数值后，得到并将下一组芯片组的组标识信号，分别传输至下一组芯片组中的加法器以及选通电路，其中，第一组芯片组的组标识信号为输入的初始组标识信号。
在一些实施例中，所述堆叠结构还包括第一传输结构和第二传输结构；其中，所述第一传输结构，用于：将所述初始组标识信号传输至第一组芯片组中的加法器；将第n组芯片组中的加法器输出的第n+1组芯片组的组标识信号分别传输至第n+1组芯片组中的所述选通电路和加法器；所述第二传输结构，用于电连接所述N组芯片组，并将所述组选通信号传输至每一所述选通电路；所述n为大于0且小于N的整数。
在一些实施例中，每一加法器包括M个子加法器，每一层所述芯片包括一个子加法器，所述子加法器用于将所属芯片组的组标识信号加上预设整数值后，得到并将下一组芯片组的组标识信号，分别传输至下一组芯片组中对应层的芯片的子加法器和下一组芯片组的选通电路。
在一些实施例中，所述堆叠结构还包括第三传输结构和第四传输结构；其中，所述第三传输结构，用于：将所述初始组标识信号传输至第一组芯片组中每一层芯片子加法器和所述第一组芯片组的选通电路；将第n组芯片组中每一层芯片的子加法器输出的第n+1组芯片组的组标识信号分别传输至第n+1组芯片组中每一层芯片的子加法器和第n+1组芯片组的选通电路；所述第四传输结构，用于电连接所述N组芯片组，并将所述组选通信号传输至每一所述选通电路；所述n为大于0且小于N的整数。
在一些实施例中，所述第三传输结构包括M个第三传输子结构；其中，第m个第三传输子结构，用于：电连接每一组芯片组中的第m层芯片；将所述初始组标识信号传输至第一组芯片组中第m层芯片的子加法器和第一组芯片组的选通电路；将第n组芯片组中第m层芯片的子加法器输出的第n+1组芯片组的组标识信号传输至第n+1组芯片组中第m层芯片的子加法器和第n+1组芯片组的选通电路；所述m为大于0且小于M+1的整数。
在一些实施例中，所述第三传输子结构包括第一硅通孔，所述第四传输结构包括第二硅通孔。
在一些实施例中，所述第一硅通孔包括至少两个第一子硅通孔，且每一个所述第一子硅通孔用于传输所述组标识信号的一个信号位；所述第二硅通孔包括至少两个第二子硅通孔，且每一个所述第二子硅通孔用于传输所述组选通信号的一个信号位。
在一些实施例中，所述N为2，所述M为4，所述第一硅通孔包括2个所述第一子硅通孔，所述第二硅通孔包括2个所述第二子硅通孔；所述初始组标识信号为00。
在一些实施例中，所述堆叠结构还包括：第一驱动电路，所述第一驱动电路与每一所述选通电路连接，用于接收并将所述组选通信号传输至每一所述选通电路；和/或，第二驱动电路，所述第二驱动电路与每一所述选通电路连接，用于接收并将每一所述芯片组的组标识信号传输至对应的所述芯片组的选通电路。
在一些实施例中，所述第一驱动电路和所述第二驱动电路均包括放大器或者反相器链。
第二方面，本公开实施例提供一种存储设备，包括：封装衬底、位于所述封装衬底上的中介层、处理器以及上述任一实施例中所述的堆叠结构；其中，所述堆叠结构与所述处理器通过所述中介层电连接，所述处理器用于：获取待访问的芯片的组选通信号和设定的初始组标识信号；将所述初始组标识信号传输至所述堆叠结构，以使所述堆叠结构中每一芯片组的选通电路接收到对应的芯片组的组标识信号；将所述组选通信号传输至所述堆叠结构，以对所述堆叠结构中组标识信号与所述组选通信号匹配的芯片进行选通。
第三方面，本公开实施例提供一种芯片的选通方法，包括：获取待访问的芯片的组选通信号和设定的初始组标识信号；将所述初始组标识信号传输至上述任一实施例中所述的堆叠结构，以使所述堆叠结构中每一芯片组的选通电路接收到对应的芯片组的组标识信号；将所述组选通信号传输至所述堆叠结构，以对所述堆叠结构中组标识信号与所述组选通信号匹配的芯片进行选通。
本公开实施例中，堆叠设置的N组芯片组中每一芯片组均包括堆叠的M层芯片，每一芯片组包括特定的组标识信号和选通电路，选通电路可以对对应的芯片组的组标识信号与输入的组选通信号进行匹配，并向对应的芯片组输出选通信号，以控制对应芯片组的芯片的选通状态，这样可以简单、快速地选中需要的芯片组以及芯片组中的芯片。
附图说明
在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1为本公开实施例提供的一种堆叠结构的组成结构示意图；
图2为本公开实施例提供的一种逻辑运算电路的组成结构示意图；
图3为本公开实施例提供的一种选择电路的组成结构示意图；
图4为本公开实施例提供的一种堆叠结构的组成结构示意图；
图5为本公开实施例提供的一种堆叠结构的组成结构示意图；
图6为本公开实施例提供的一种堆叠结构的组成结构示意图；
图7为本公开实施例提供的一种堆叠结构的组成结构示意图；
图8为本公开实施例提供的一种堆叠结构的组成结构示意图；
图9为本公开实施例提供的一种堆叠结构的组成结构示意图；
图10为本公开实施例提供的一种存储设备的组成结构示意图；
图11为本公开实施例提供的一种芯片选通方法的实现流程示意图。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
本公开实施例提供一种堆叠结构，参考图1，堆叠结构100包括：
堆叠设置的N组芯片组10、…、n0…、N0；每一芯片组中包括堆叠的M层芯片，例如，芯片组10包括芯片101、芯片102、…、芯片10m、…、芯片10M；芯片组n0包括芯片n01、芯片n02、…、芯片n0m、…、芯片n0M；芯片组N0包括芯片N01、芯片N02、…、芯片N0m、…、芯片N0M。
每一芯片组包括特定的组标识信号和选通电路；每一选通电路用于：对对应的芯片组的组标识信号与输入的组选通信号进行匹配，并向对应的芯片组输出选通信号，选通信号用于控制对应的芯片组的芯片的选通状态。
其中，N、M均为正整数。
继续参考图1，芯片组10包括特定的组标识信号SID11和选通电路11；选通电路11用于对组标识信号SID11和输入的组选通信号SID2进行匹配，并向芯片组10输出选通信号。芯片组n0包括特定的组标识信号SID1n和选通电路n1；选通电路n1用于对组标识信号SID1n和输入的组选通信号SID2进行匹配，并向芯片组n0输出选通信号。芯片组N0中包括特定的组标识信号SID1N和选通电路N1。选通电路N1用于对组标识信号SID1N与输入的组选通信号SID2进行匹配，并向芯片组N0输出选通信号。
需要说明的是，堆叠的芯片组的数量N可以是2、3、4等，芯片组中的芯片的数量M可以根据半导体器件的设计而变化，本公开实施例对此并不限定。在N等于2、M等于4的情况下，该堆叠结构可以是8层的HBM；在N等于4、M等于4的情况下，该堆叠结构可以是16层的HBM。在堆叠结构中，相邻芯片组以及每一组芯片组中的相邻芯片均可以通过通孔和凸块连接。
芯片组中的芯片可以是动态随机存取存储器(Dynamic Random Access Memory，DRAM)芯片，也可以是静态随机存储器(Static Random Access Memory，SRAM)芯片，可以是或非(NOR)型闪存芯片，也可以与非(NAND)型闪存芯片等，本公开实施例对芯片的种类并不限定，同一芯片组中的芯片的种类可以相同，也可以不同，在实施时，需要使该堆叠结构中的芯片可以实现设计任务即可。芯片可以包括用于存储数据的单元阵列以及用于将数据写入单元阵列和从单元阵列读取数据的电路。
组标识信号是每一组芯片组的标识信号，用于标记不同的芯片组，该芯片组中的每一层芯片都具有相同的标识信号。在实施时，组标识信号包括的信号位可以是1个、2个或3个等，可以分别记为SID[0]、SID[1:0]、SID[2:0]等。在组标识信号包括两个信号位的情况下，组标识信号可以有4种取值，分别为00、01、10和11。也就是说L(L为正整数)个信号位可以对应有2L种组标识信号，可以标记2L个芯片组。在实施时，可以根据芯片组的组数选择组标识的信号位的个数，例如，当芯片组的组数为4组时，可以选择2个信号位的组标识信号，当然也可以选择大于2个信号位的组标识信号。
组选通信号可以是处理器基于处理事件输入的，也可以是人为设定的，组选通信号可以与某一组标识信号相同或不同。
选通电路可以是任意可以将组标识信号和组选通信号进行匹配、能够向芯片组输出选通信号的电路，例如可以是选择电路或者逻辑运算电路，此部分将会在后文中详细介绍。
每一芯片组的选通电路可以位于芯片组中任一芯片中，例如，可以位于每一芯片组的第一层芯片中。选通电路向芯片组输出的选通信号可以经过传输结构传输至芯片组中的每一芯片中，从而选通或者不选通芯片组中的每一芯片。
本公开实施例中，堆叠设置的N组芯片组中每一芯片组均包括堆叠的M层芯片，每一芯片组包括特定的组标识信号和选通电路，选通电路可以对对应的芯片组的组标识信号与输入的组选通信号进行匹配，并向对应的芯片组输出选通信号，以控制对应芯片组的芯片的选通状态，这样可以简单、快速地选中需要的芯片组以及芯片组中的芯片。
每一层芯片中的选通电路输出的对应的芯片的选通信号可以用于控制对应的芯片处于已选通状态或未选通状态。因此，在一些实施例中，在芯片组的组标识信号与输入的组选通信号匹配的情况下，选通电路输出第一子选通信号，第一子选通信号用于控制芯片组的芯片处于选通状态；在芯片组的组标识信号与输入的组选通信号不匹配的情况下，选通电路输出第二子选通信号，第二子选通信号用于控制芯片组的芯片处于未选通状态。
本公开实施例中，在选通电路输出第一子选通信号的情况下，对应的芯片处于被选通状态，这样，处理器可以与该芯片进行交互，从而对芯片执行数据读取和/或存储等操作，例如，从该芯片中读取数据，或向该芯片中存储数据。
在一些实施例中，选通电路包括逻辑运算电路，逻辑运算电路用于对组标识信号和组选通信号进行同或运算并根据同或运算的结果向对应的芯片组输出选通信号。
以芯片组10中的选通电路11为例，同时参考图1和图2，图2为逻辑运算电路111的组成结构示意图，选通电路11包括逻辑运算电路111，逻辑运算电路111用于对组标识信号SID11和组选通信号SID2进行同或运算并根据同或运算的结果向对应的芯片组10输出选通信号。其它芯片组中的选通电路可以参考芯片组10中的选通电路11去理解。
在实施时，逻辑运算电路包括：至少两个同或门和与每一同或门连接的与门；其中，同或门用于对组标识信号和组选通信号中的同一个信号位上的信号进行同或运算；与门用于对每一同或运算的结果进行与运算并输出选通信号。这样采用同或门和与门这样简单的结构即可实现对对应芯片的选通，从而可以简化堆叠结构的组成。
需要说明的是，同或门的数量可以与组标识信号和组选通信号的信号位个数相同。
当组标识信号SID11和组选通信号SID2包括两个信号位(例如为组标识信号SID11为00，组选通信号SID2为01)的情况下，参考图2，逻辑运算电路111中可以包括两个同或门1111和一个与门1112。其中一个同或门1111用于对组标识信号SID11中的第一信号位上的信号0以及组选通信号SID2中的第一信号位上的信号0进行同或运算，运算结果为1；另一个同或门1111用于对组标识信号SID11中的第二个信号上的信号0以及组选通信号SID2中的第二个信号上信号1进行同或运算，运算结果为0。与门1112的两个输入端分别用于输入两个同或门1111的运算结果0和1，与门1112输出的运算结果即选通信号是0，也就是组标识信号SID11与组选通信号SID2不匹配，因此，芯片组10不被选通。
在一些实施例中，选通电路包括：选择电路，选择电路用于基于组标识信号对一组待选择的信号进行选择，并根据选择的结果向对应的芯片组输出选通信号；其中，一组待选择的信号是通过对组选通信号进行译码得到的。
这里，组标识信号用作选择电路控制端的输入信号，例如当选择电路包括N选一数据选择器时，组标识信号作为N选一数据选择器的地址输入端的信号从而控制N选一数据选择器输出对应的待选择信号，不同的组标识信号可以控制输出不同的信号。
本公开实施例中，通过采用选择电路基于组标识信号对一组待选择的信号进行选择，并根据选择的结果向对应的芯片组输出选通信号，选通对应的芯片组，这样提供了另一种选通电路的实现方式，从而可以灵活选择。
以芯片组10中的选通电路11为例，同时参考图1和图3，图3为选择电路112的组成结构示意图，选通电路11包括：选择电路112，选择电路112用于基于组标识信号SID11对一组待选择的信号Y(包括信号Y1、Y2、Y3和Y4)进行选择，并根据选择的结果向对应的芯片组10输出选通信号；其中，一组待选择的信号Y是通过对组选通信号SID2进行译码得到的。其它芯片组中的选择电路112可以参考芯片组11中的选择电路112去理解。
这里，对一组待选择的信号Y获取方式进行解释说明。实施时，可以将选通信号SID2传输至译码电路中得到一组待选择的信号Y。在一些实施方式中，译码电路可以是多个逻辑门组成的电路，例如多个与门和非门组成的电路。
在实施时，可以采用译码器对组选通信号进行译码，从而得到一组待选择的信号。其中，译码器的类型可以根据组选通信号的信号位的个数来选择，例如，组选通信号的信号位的个数为2，那么译码器的类型可以为2线-4线译码器，2线表示译码器有两个输入端，4线表示译码器有四个输出端。
例如，在选通信号SID2为SID2[1:0]的情况下，可以通过2线-4线译码器对选通信号SID2进行译码，2线-4线译码器可以有四个输出端。在SID2为00的情况下，只有第一个输出端输出高电平1(假设高电平有效)，其余输出端输出低电平0，这样Y1、Y2、Y3和Y4分别为1、0、0和0；在SID2为01的情况下，只有第二个输出端输出1，其余输出端输出0，这样Y1、Y2、Y3和Y4分别为0、1、0和0；在SID2为10的情况下，只有第三个输出端输出1，其余输出端输出0，这样Y1、Y2、Y3和Y4分别为0、0、1和0；在SID2为11的情况下，只有第四个输出端输出1，其余输出端输出0，这样Y1、Y2、Y3和Y4分别为0、0、0和1。
在一些实施例中，若低电平有效，对于每一种组选通信号SID2，译码器的输出端只有一个输出为0，其余为1。
在实施时，选择电路可以包括数据选择器1121，数据选择器的类型可以根据译码器的输出端(即一组待选择信号中的信号的个数)的个数来选择，例如，一组待选择信号中包括四个信号，例如可以分别是1、0、0和0，译码器为2线-4线译码器，即有四个输出端，选择器的类型可以是四选一数据选择器。数据选择器1121的四个输入端用于连接译码器的四个输出端，参考图3，Y1、Y2、Y3和Y4分别传输至数据选择器1121的四个输入端RX1、RX2、RX3和RX4。对选通信号进行编码得到的一组待选择的信号Y会作为四选一数据选择器的输入信号，基于组标识信号来选择数据通道，从而将一组待选择信号中选择一个信号输出。
以芯片组10中的选择电路112为例进行解释说明。在芯片组10的组标识信号SID11为00、组选通信号SID2为00的情况下，译码器输出的一组待选择的信号为1、0、0和0，从而四选一数据选择器的第一个数据通道被选择并和对应的第一个输入端接通，从而输出第一个输入端的信号即信号1，由于高电平有效所以芯片组10就会被选通。
在一些实施例中，每一选通电路包括M个选通子电路，每一层芯片包括一个选通子电路，选通子电路用于对组标识信号以及组选通信号进行匹配并向对应的芯片输出选通信号。
图4中的堆叠结构包括2组芯片组，每一芯片组包括堆叠的4层芯片，也就是说，图4是以N等于2，M等于4为例的堆叠结构的组成结构示意图。下面参考图4对堆叠结构中选通子电路进行解释说明。
堆叠结构100包括：堆叠设置的2组芯片组10、20。芯片组10中包括堆叠的4层芯片101、102、103、104；其中，芯片组10中的芯片101位于第一层，芯片102位于第二层，芯片103位于第三层，芯片104位于第四层。芯片组20中包括堆叠的4层芯片201、202、203、204；其中，芯片组20中的芯片201位于第一层，芯片202位于第二层，芯片203位于第三层，芯片204位于第四层。
芯片组10包括选通电路11，选通电路11包括4个选通子电路11a，芯片101、102、103、104均包括一个选通子电路11a，选通电路11可以包括四个选通子电路11a。
芯片组20包括选通电路21，选通电路21包括4个选通子电路21a，芯片201、202、203、204均包括一个选通子电路21a，选通电路21可以包括四个选通子电路21a。
在一些实施例中，选通子电路包括：逻辑运算电路，逻辑运算电路用于对组标识信号和组选通信号进行同或运算并根据同或运算的结果向对应的芯片输出选通信号。
这里，选通子电路中的逻辑运算电路可以参考选通电路中的逻辑运算电路去理解，与选通电路中的逻辑运算电路的区别是：选通子电路中的逻辑运算电路是向对应的芯片输出选通信号，选通电路中的逻辑运算电路是向对应的芯片组输出选通信号。
在一些实施例中，选通子电路包括：选择电路，选择电路用于基于组标识信号对一组待选择的信号进行选择，并根据选择的结果向对应的芯片输出选通信号；其中，一组待选择的信号是通过对组选通信号进行译码得到的。
这里，选通子电路中的选择电路可以参考选通电路中的选择电路去理解，与选通电路中的选择电路的区别是：选通子电路中的选择电路是向对应的芯片输出选通信号，选通电路中的选择电路是向对应的芯片组中的所有芯片输出选通信号。
在一些实施例中，每一芯片组还包括：加法器，用于：将所属芯片组的组标识信号加上预设整数值后，得到并将下一组芯片组的组标识信号，分别传输至下一组芯片组中的加法器以及选通电路，其中，第一组芯片组的组标识信号为输入的初始组标识信号。
需要说明的是，这里的选通电路可以是芯片组中的选通电路(可以是逻辑运算电路或者选择电路)，也可以是芯片组中的选通电路包括的选通子电路。
本公开实施例中，加法器可以是任意能够将第n组芯片组的组标识信号加上预设整数值后，得到下一组组芯片组的组标识信号的结构。其中，预设整数值可以是正整数，也可以是负整数。示例地，初始组标识信号可以为11，第二组芯片组的组标识信号可以为加法器加负1得到的结果，即为10。示例地，初始组标识信号可以为00，第二组芯片组的组标识信号可以为加法器加正1得到的结果，即为01。
本公开实施例中，每一芯片组包括加法器，在输入一初始组标识信号后，初始组标识信号会自动成为第一组芯片组的组标识信号，第一组芯片组中的每一层芯片都有标识信号，即为所在芯片组的组标识信号，第一组芯片组中的加法器会将初始组标识信号加上预设值后，得到第二组芯片组的组标识信号，以此类推，每一组芯片组都会得到组标识信号，这样，无需预先为每一组芯片组烧录熔断信息就可以快速得到每一芯片组或芯片组中的每一层芯片的标识信号，从而可以节省时间，并能简化在堆叠前的原料管理操作。
继续参考图1，芯片组10还包括加法器12，加法器12用于对初始组标识信号SID1(即为第一组芯片组10的组标识信号SID11)加上预设整数值后，得到第二组芯片组的组标识信号。芯片组n0还包括加法器n2，芯片组N0还包括加法器N2。
在一些实施例中，堆叠结构还包括第一传输结构和第二传输结构。
其中，第一传输结构，用于：将初始组标识信号传输至第一组芯片组中的加法器；将第n组芯片组中的加法器输出的下一组芯片组的组标识信号分别传输至下一组组芯片组中的选通电路和加法器；
第二传输结构，用于电连接N组芯片组，并将组选通信号传输至每一选通电路；
n为大于0且小于N的整数。
参考图5，堆叠结构100还包括：第一传输结构120和第二传输结构130；其中：
第一传输结构120，用于：将初始组标识信号SID1(即为第一组芯片组10的组标识信号SID11)传输至芯片组10中的加法器12；将第n组芯片组n0中加法器n2输出的下一组芯片组的组标识信号分别传输至下一组芯片组中的选通电路和加法器。
第二传输结构130，用于电连接N组芯片组(包括10、…、n0、…、N0)，并将组选通信号SID2传输至每一选通电路(包括11、…、n1、…、N1)。
在一些实施例中，每一加法器包括M个子加法器，每一层芯片包括一个子加法器，子加法器用于将所属芯片组的组标识信号加上预设整数值后，得到并将下一组芯片组的组标识信号，分别传输至下一组芯片组中对应层的芯片的子加法器和下一组芯片组中的选通电路。
需要说明的是，这里的选通电路可以是芯片组中的选通电路，也可以是芯片组中的选通电路包括的选通子电路。
参考图6，加法器12包括M个子加法器12a，加法器n2包括M个子加法器n2a，加法器N2包括M个子加法器N2a，每一层芯片对应包括一个子加法器。以芯片组10中芯片101中的子加法器12a为例为其作用进行说明，芯片101中的子加法器12a用于将芯片组10的组标识信号SID11(即为初始组标识信号SID1)加上预设数值后，得到第二组芯片组的组标识信号，并把第二组芯片组的组标识信号传输到第二组芯片中第一层芯片的子加法器和第二组芯片组中的选通电路。
在一些实施例中，堆叠结构还包括第三传输结构和第四传输结构。
其中，第三传输结构，用于：将初始组标识信号传输至第一组芯片组中每一层芯片的子加法器和第一组芯片组的选通电路；将第n组芯片组中每一层芯片的子加法器输出的第n+1组芯片组的组标识信号分别传输至第n+1组芯片组中每一层芯片的子加法器和第n+1组芯片组的选通电路。
第四传输结构，用于电连接N组芯片组，并将组选通信号传输至每一选通电路；n为大于0且小于N的整数。
继续参考图6，堆叠结构100包括：第三传输结构140和第四传输结构150。
其中：第三传输结构140，用于：将初始组标识信号SID1(即为第一组芯片组10的组标识信号SID11)传输至芯片组10中每一层芯片的子加法器12a和第一组芯片组10的选通电路11；将第n组芯片组n0中每一层芯片的子加法器n2a输出的第n+1组芯片组的组标识信号分别传输至第n+1组芯片组中每一层芯片的子加法器和第n+1组芯片组的选通电路。
第四传输结构150，用于电连接N组芯片组(包括10、…、n0、…、N0)，并将组选通信号SID2传输至每一选通电路(包括11、…、n1、…、N1)。
在一些实施例中，第三传输结构包括M个第三传输子结构。其中，第m个第三传输子结构，用于：电连接每一组芯片组中的第m层芯片；将初始组标识信号传输至第一组芯片组中第m层芯片的子加法器和第一组芯片组的选通电路；将第n组芯片组中第m层芯片的子加法器输出的第n+1组芯片组的组标识信号传输至第n+1组芯片组中第m层芯片的子加法器和第n+1组芯片组的选通电路。
这里，m为大于0且小于M+1的整数。在实施时，可以根据每一组芯片组中的芯片组的数量确定第三传输子结构的数量。
参考图7，第三传输结构140包括4个第三传输子结构1401、1402、1403和1404。以m等于1为例对第三传输子结构进行说明，第三传输子结构1401，用于：电连接芯片组10、…、n0、…、N0中的第1层芯片101、…、n01、…、N01；将初始组标识信号SID1传输至第一组芯片组10中第1层芯片101的子加法器12a和第一组芯片组10的选通电路11。将第n组芯片组n0中第m层芯片n0m的子加法器n2a输出的第n+1组芯片组的组标识信号传输至第n+1组芯片组中第1层芯片的子加法器和第n+1组芯片组的选通电路。第三传输子结构1402、1403和1404与第三传输子结构1401类似。
需要说明的是，为了更加直观地理解每一第三传输子结构，图7中示出的第三传输子结构呈螺旋状，在实施时，第一传输子结构也可以是垂直的。
在一些实施例中，第三传输结构子可以包括第一硅通孔，第四传输结构可以包括第二硅通孔。由于硅通孔是垂直互连芯片的，因此，采用硅通孔(Through Silicon Via，TSV)作为第三传输子结构和第四传输结构可以减小互连长度，从而可以减小信号延迟，还可以降低电容，进而实现芯片间的低功耗、高速通讯，增加宽带和实现器件集成的小型化。
在一些实施例中，第三传输子结构可以包括螺旋的TSV，通过采用螺旋的TSV可以减小对通道选择以及复杂布线的需要。
在实施时，第一硅通孔可以包括至少两个第一子硅通孔，且每一个第一子硅通孔用于传输组标识信号的一个信号位；第二硅通孔包括至少两个第二子硅通孔，且每一个第二子硅通孔用于传输组选通信号的一个信号位。在实施时，可以根据组标识信号的信号位确定第一子硅通孔的数量，例如，组标识信号的信号位是三个，则需要三个第一子硅通孔。通过一个第一子硅通孔传输组标识信号的一个信号位，一个第二子硅通孔传输组选通信号的一个信号位，这样可以减少不同信号位之间的串扰，从而可以减小传输信号时出错的情况。
在一些实施例中，N为2，M为4，第一硅通孔包括2个第一子硅通孔，第二硅通孔包括2个第二子硅通孔；初始组标识信号为00。
在实施时，初始组标识信号为00，则第一组芯片组的组标识信号以及第一组芯片组中每一层芯片的标识都为00。第一组芯片组中的第一层芯片中的子加法器将初始组标识信号00加1，得到第二组芯片组的第一层芯片的标识信号01，第一组芯片组中的第二层芯片中的子加法器将初始组标识信号00加1，得到第二组芯片组的第二层芯片的标识信号01，第一组芯片组中的第三层芯片中的子加法器将初始组标识信号00加1，得到第二组芯片组的第三层芯片的标识信号01，第一组芯片组中的第四层芯片中的子加法器将初始组标识信号00加1，得到第二组芯片组的第四层芯片的标识信号01。这样，堆叠结构中的芯片可以根据自身所在的芯片组数以及层数，自动生成组标识信号，无需提前为每一芯片烧录fuse信息，解决了芯片管理的问题。在芯片上电后，每一芯片组的组标识信号将保持不变，在组标识信号与输入的组选通信号匹配的情况下，则选中对应芯片组中的芯片。
在一些实施例中，堆叠结构还包括：
第一驱动电路，第一驱动电路与每一选通电路连接，用于接收并将组选通信号传输至每一选通电路；
和/或，第二驱动电路，第二驱动电路与每一选通电路连接，用于接收并将每一芯片组的组标识信号传输至对应的芯片组的选通电路。
在一些实施例中，第二驱动电路，还用于将初始组标识信号传输至第一组芯片组中的每一芯片中的子加法器中。
本公开实施例中，通过第一驱动电路和第二驱动电路分别对组选通信号和组标识信号进行传输，可以改善组标识信号和组选通信号的性能，以提高后续传输至芯片组中的每一选通电路的组标识信号和组选通信号的准确性。
在一些实施例中，第一驱动电路和第二驱动电路均包括放大器或者反相器链。这样，由于放大器将组标识信号进行放大处理，可以减少由于相邻组标识信号对该组标识信号的干扰以及组标识信号较弱引起的输出错误的选通信号的情况。反相器链一方面可以对组标识信号进行整形，并变为标准电压输出，从而可以改善组标识信号的性能；另一方面可以增强逻辑门的带负载能力。
在一些实施例中，参考图4，堆叠结构100还包括：基板110，N组芯片组堆叠设置在基板110上，基板110包括控制电路，控制电路用于：将第一驱动电路输出的组选通信号传输至每一选通电路，和/或将第二驱动电路输出的第一组芯片组的组标识信号传输至第一组芯片组的选通电路。
本公开实施例提供一种堆叠结构，参考图8，堆叠结构100包括：堆叠设置的芯片组10和芯片组20。
芯片组10，包括依次堆叠的4层芯片101、102、103和104。芯片组10中的每一层芯片中都包括一选通子电路11a和一子加法器12a，四个选通子电路11a可以组成选通电路11，四个子加法器12a可以组成加法器12。每一个选通子电路11a可以包括如图2所示的逻辑运算电路111。选通子电路11a，用于对组标识信号SID11以及组选通信号SID2进行匹配并向对应的芯片输出选通信号。每一个子加法器12a用于将所属芯片组的组标识信号加上预设整数值后，得到并将下一组芯片组的组标识信号，分别传输至下一组芯片组中对应层的芯片的子加法器和下一组芯片组的选通电路。
芯片组20，包括依次堆叠的4层芯片201、202、203和204。芯片组20中的每一层芯片中都包括一选通子电路21a和一子加法器22a，四个选通子电路21a可以组成选通电路21，四个子加法器22a可以组成加法器22。每一个选通子电路21a可以包括逻辑运算电路。选通子电路21a，用于对组标识信号SID12以及组选通信号SID2进行匹配并向对应的芯片输出选通信号。
第三传输结构140，用于：将初始组标识信号SID1(即为第一组芯片组10的组标识信号SID11)传输至芯片组10中每一层芯片的子加法器12a和第一组芯片组10的选通电路11；将第n组芯片组n0中每一层芯片的子加法器n2a输出的第n+1组芯片组的组标识信号分别传输至第n+1组芯片组中每一层芯片的子加法器和第n+1组芯片组的选通电路。
第四传输结构150，用于电连接芯片组10和20以及基板110，并将组选通信号SID2传输至每一选通电路。
第一驱动电路160，与每一选通电路连接，用于接收并将组选通信号传输至每一选通电路；
第二驱动电路170，第二驱动电路170与每一选通电路连接，用于接收并将每一芯片组的组标识信号传输至对应的芯片组的选通电路。
本公开实施例提供一种堆叠结构，参考图9，选通电路11中的子选通电路11a为图3中所示的选择电路112。第四传输结构150还用于传输一组待选择的信号Y，由于一组待选择的信号Y包括四个信号Y1、Y2、Y3和Y4，所以，第四传输结构包括四个第四传输子结构，分别为1501、1502、1503和1504，其中，第四传输子结构1501用于将信号Y1传输至每一选择电路112中的第一输入端，第四传输子结构1502用于将信号Y2传输至每一选择电路112中的第二输入端，第四传输子结构1503用于将信号Y3传输至每一选择电路112中的第三输入端，第四传输子结构1504用于将信号Y4传输至每一选择电路112中的第四输入端。
在实施时，一组待选择的信号Y是将组选通信号SID2经过译码电路180译码得到的。除上述描述以外，图9中所示的堆叠结构100与图8中的堆叠结构100其余地方类似，可以参考对图8中的堆叠结构100的说明去理解。
示例地，当组选通信号SID2为01，译码电路180输出的一组待选择的信号Y1、Y2、Y3和Y4分别为0、1、0和0，Y1、Y2、Y3和Y4分别经过第四传输子结构1501、1502、1503和1504传输至每一组芯片组中的选通子电路中。初始组标识信号00通过第三传输结构140中的第三传输子结构1401、1402、1403和1404传输至芯片组10中的子加法器12a和选通子电路11a中，子加法器12a会将初始组标识信号00加1后得到芯片组20的组标识信号01，并通过第三传输子结构1401、1402、1403和1404将芯片组20的组标识信号01传输至芯片201、202、203和204中的子加法器22a和选通子电路21a。由于芯片组10的组标识信号是00，数据选择器中的第一个数据通道被选择，输入端RX1的数据即Y1会被输出，芯片组10不会被选通；芯片组20的组标识信号是01，数据选择器中的第二个数据通道被选择，输入端RX2的数据即Y2被输出，芯片组20被选通。
本公开实施例还提供一种存储设备，参考图10，包括封装衬底190、位于封装衬底190上的中介层220、处理器210以及上述任一实施例中的堆叠结构100。
同时参考图1至图10，堆叠结构100与处理器210通过中介层220电连接，处理器210用于：获取待访问的芯片的组选通信号SID2和设定的初始组标识信号SID1；将初始组标识信号SID1传输至堆叠结构100，以使堆叠结构100中每一芯片组的选通电路接收到对应的芯片组的组标识信号；将组选通信号传输至堆叠结构100，以对堆叠结构100中组标识信号与组选通信号SID2匹配的芯片进行选通。
在实施时，堆叠结构100中设置有物理(PHY)接口100a，PHY接口100a可以包括组选通信号和初始组标识信号的输入接口，实施时，可以组选通信号和初始组标识信号的输入接口分别与第二传输结构130(或第四输入结构150)和第一传输结构120(或第三输入结构140)耦接，从而将组选通信号和初始组标识信号输入至堆叠结构100。处理器210中具有PHY接口210a，PHY接口210a可以包括组选通信号的输出接口，用于输出组选通信号。PHY接口100a和PHY接口210a可以通过中介层220耦接。PHY接口100a可以作为堆叠结构100与处理器210之间通信的接口，PHY接口100a还可以作为堆叠结构100中的基板与处理器210之间的通信接口。在另一些实施例中，堆叠结构中还设置有直接访问(DA)接口，可以作为测试堆叠结构100的接口。
本公开实施例中的存储设备可以将堆叠结构中组标识信号与组选通信号匹配的芯片进行选通，以对选通的芯片执行数据读取和/或数据存储操作。
本公开实施例还提供一种芯片的选通方法，该方法的执行主体可以是存储设备中的处理器，参考图11，包括步骤S11至步骤S13，其中：
步骤S11，获取待访问的芯片的组选通信号和设定的初始组标识信号；
这里，处理器可以根据处理事件获取待访问的芯片组的组选通信号和初始组标识信号。
步骤S12，将初始组标识信号传输至上述任一实施例中的堆叠结构，以使堆叠结构中每一芯片组的选通电路接收到对应的芯片组的组标识信号；
步骤S13，将组选通信号传输至堆叠结构，以对堆叠结构中组标识信号与组选通信号匹配的芯片进行选通。
在实施时，可以通过第一传输结构将初始组标识信号传输至堆叠结构中第一组芯片组中的加法器和选通电路中，也可以通过第三传输结构将初始组标识信号传输至堆叠结构中第一组芯片组中的子加法器和第一芯片组的选通电路中，以使堆叠结构中的每一芯片组的选通电路接收到对应的芯片组的组标识信号。
在实施时，可以通过第二传输结构或第四传输结构将组选通信号传输至堆叠结构中每一组芯片组的选通电路。
本公开实施例中，通过获取待访问的芯片的组选通信号和设定的初始组标识信号，并将初始组标识信号和组选通信号传输至堆叠结构，可以让芯片组的选通电路接收到对应的芯片组的组标识信号，以将组标识信号与组选通信号进行匹配，在匹配成功的情况下，将选通对应的芯片组中的芯片，从而可以对芯片执行数据读取和/或数据存储操作。
在一些实施例中，芯片的选通方法还可以包括：
步骤S14，向选通的芯片中存储数据，或从选通的芯片中读取数据。
在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。
上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元，即可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。
本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本公开实施例的一些实施方式，但本公开实施例的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开实施例揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开实施例的保护范围之内。因此，本公开实施例的保护范围应以权利要求的保护范围为准。

Claims (20)

1.一种堆叠结构，其特征在于，包括：
堆叠设置的N组芯片组，每一所述芯片组中包括堆叠的M层芯片，每一所述芯片组包括特定的组标识信号和选通电路；
每一所述选通电路用于：对对应的所述芯片组的所述组标识信号与输入的组选通信号进行匹配，并向对应的所述芯片组输出选通信号，所述选通信号用于控制对应的所述芯片组的所述芯片的选通状态；
其中，N、M均为正整数。
2.根据权利要求1所述的结构，其特征在于，在所述芯片组的组标识信号与输入的组选通信号匹配的情况下，所述选通电路输出第一子选通信号，所述第一子选通信号用于控制所述芯片组的芯片处于选通状态；在所述芯片组的组标识信号与输入的组选通信号不匹配的情况下，所述选通电路输出第二子选通信号，所述第二子选通信号用于控制所述芯片组的芯片处于未选通状态。
3.根据权利要求1所述的结构，其特征在于，所述选通电路包括逻辑运算电路，所述逻辑运算电路用于对所述组标识信号和所述组选通信号进行同或运算并根据所述同或运算的结果向对应的所述芯片组输出选通信号。
4.根据权利要求1所述的结构，其特征在于，所述选通电路包括选择电路，所述选择电路用于基于所述组标识信号对一组待选择的信号进行选择，并根据所述选择的结果向对应的所述芯片组输出选通信号；其中，所述一组待选择的信号是通过对所述组选通信号进行译码得到的。
5.根据权利要求1所述的结构，其特征在于，每一所述选通电路包括M个选通子电路，每一层所述芯片包括一个选通子电路，所述选通子电路用于对所述组标识信号以及所述组选通信号进行匹配并向对应的所述芯片输出选通信号。
6.根据权利要求5所述的结构，其特征在于，所述选通子电路包括：逻辑运算电路，所述逻辑运算电路用于对所述组标识信号和所述组选通信号进行同或运算并根据所述同或运算的结果向对应的所述芯片输出选通信号。
7.根据权利要求3或6所述的结构，其特征在于，所述逻辑运算电路包括：至少两个同或门和与每一所述同或门连接的与门；其中，所述同或门用于对所述组标识信号和所述组选通信号中的同一个信号位上的信号进行同或运算；所述与门用于对每一所述同或运算的结果进行与运算并输出选通信号。
8.根据权利要求5所述的结构，其特征在于，所述选通子电路包括：选择电路，所述选择电路用于基于所述组标识信号对一组待选择的信号进行选择，并根据所述选择的结果向对应的所述芯片输出选通信号；其中，所述一组待选择的信号是通过对所述组选通信号进行译码得到的。
9.根据权利要求1至6任一项所述的结构，其特征在于，每一所述芯片组还包括：加法器，用于：将所属芯片组的组标识信号加上预设整数值后，得到并将下一组芯片组的组标识信号，分别传输至下一组芯片组中的加法器以及选通电路，其中，第一组芯片组的组标识信号为输入的初始组标识信号。
10.根据权利要求9所述的结构，其特征在于，所述堆叠结构还包括第一传输结构和第二传输结构；
其中，所述第一传输结构，用于：将所述初始组标识信号传输至第一组芯片组中的加法器；将第n组芯片组中的加法器输出的第n+1组芯片组的组标识信号分别传输至第n+1组芯片组中的所述选通电路和所述加法器；
所述第二传输结构，用于电连接所述N组芯片组，并将所述组选通信号传输至每一所述选通电路；
所述n为大于0且小于N的整数。
11.根据权利要求9所述的结构，其特征在于，每一加法器包括M个子加法器，每一层所述芯片包括一个子加法器，所述子加法器用于将所属芯片组的组标识信号加上预设整数值后，得到并将下一组芯片组的组标识信号，分别传输至下一组芯片组中对应层的芯片的子加法器和下一组芯片组的选通电路。
12.根据权利要求11所述的结构，其特征在于，所述堆叠结构还包括第三传输结构和第四传输结构；
其中，所述第三传输结构，用于：将所述初始组标识信号传输至第一组芯片组中每一层芯片的子加法器和所述第一组芯片组的选通电路；将第n组芯片组中每一层芯片的子加法器输出的第n+1组芯片组的组标识信号分别传输至第n+1组芯片组中每一层芯片的子加法器和第n+1组芯片组的选通电路；
所述第四传输结构，用于电连接所述N组芯片组，并将所述组选通信号传输至每一所述选通电路；
所述n为大于0且小于N的整数。
13.根据权利要求12所述的结构，其特征在于，所述第三传输结构包括M个第三传输子结构；
其中，第m个第三传输子结构，用于：电连接每一组芯片组中的第m层芯片；将所述初始组标识信号传输至第一组芯片组中第m层芯片的子加法器和第一组芯片组的选通电路；将第n组芯片组中第m层芯片的子加法器输出的第n+1组芯片组的组标识信号传输至第n+1组芯片组中第m层芯片的子加法器和第n+1组芯片组的选通电路；
所述m为大于0且小于M+1的整数。
14.根据权利要求13所述的结构，其特征在于，所述第三传输子结构包括第一硅通孔，所述第四传输结构包括第二硅通孔。
15.根据权利要求14所述的结构，其特征在于，所述第一硅通孔包括至少两个第一子硅通孔，且每一个所述第一子硅通孔用于传输所述组标识信号的一个信号位；
所述第二硅通孔包括至少两个第二子硅通孔，且每一个所述第二子硅通孔用于传输所述组选通信号的一个信号位。
16.根据权利要求15所述的结构，其特征在于，所述N为2，所述M为4，所述第一硅通孔包括2个所述第一子硅通孔，所述第二硅通孔包括2个所述第二子硅通孔；所述初始组标识信号为00。
17.根据权利要求1至6任一项所述的结构，其特征在于，所述堆叠结构还包括：
第一驱动电路，所述第一驱动电路与每一所述选通电路连接，用于接收并将所述组选通信号传输至每一所述选通电路；
和/或，第二驱动电路，所述第二驱动电路与每一所述选通电路连接，用于接收并将每一所述芯片组的组标识信号传输至对应的所述芯片组的选通电路。
18.根据权利要求17所述的结构，其特征在于，所述第一驱动电路和所述第二驱动电路均包括放大器或者反相器链。
19.一种存储设备，其特征在于，包括：封装衬底、位于所述封装衬底上的中介层、处理器以及如权利要求1至18中任一项所述的堆叠结构；
其中，所述堆叠结构与所述处理器通过所述中介层电连接，所述处理器用于：获取待访问的芯片的组选通信号和设定的初始组标识信号；将所述初始组标识信号传输至所述堆叠结构，以使所述堆叠结构中每一芯片组的选通电路接收到对应的芯片组的组标识信号；将所述组选通信号传输至所述堆叠结构，以对所述堆叠结构中组标识信号与所述组选通信号匹配的芯片进行选通。
20.一种芯片的选通方法，其特征在于，包括：
获取待访问的芯片的组选通信号和设定的初始组标识信号；
将所述初始组标识信号传输至如权利要求1至18任一项所述的堆叠结构，以使所述堆叠结构中每一芯片组的选通电路接收到对应的芯片组的组标识信号；
将所述组选通信号传输至所述堆叠结构，以对所述堆叠结构中组标识信号与所述组选通信号匹配的芯片进行选通。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115842013A (zh) * 2023-02-13 2023-03-24 浙江力积存储科技有限公司 一种三维堆叠存储器及其数据处理方法
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