WO2020107447A1 - 芯片制造方法及芯片结构 - Google Patents

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WO2020107447A1
WO2020107447A1 PCT/CN2018/118696 CN2018118696W WO2020107447A1 WO 2020107447 A1 WO2020107447 A1 WO 2020107447A1 CN 2018118696 W CN2018118696 W CN 2018118696W WO 2020107447 A1 WO2020107447 A1 WO 2020107447A1
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wafer
connection point
mask
bus
mask unit
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PCT/CN2018/118696
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English (en)
French (fr)
Inventor
王逵
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北京比特大陆科技有限公司
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices

Definitions

  • the present disclosure relates to the technical field of integrated circuits, and in particular to a chip manufacturing method and chip structure.
  • low-performance processor system chips only require 4-core or 8-core processors, and SerDes (SERializer/ DESerializer (short for serializer/deserializer) bandwidth, 1 DDR (Double Data Rate) storage channel, and does not require on-chip system storage (System) Cache
  • high-performance chips may require up to hundreds One processor core, a total SerDes bandwidth of 1TB/s, eight DDR storage channels, and an on-chip System Cache of up to hundreds of MB.
  • SoC system on chip
  • Mask Design a processor that meets a single product specification or performance, on-chip System Cache, DDR memory channels, and SerDes.
  • the physical design of different modules can be reused, for example: several processor cores and System Cache can be packaged into a hard core, and the physical layer structure of a DDR storage channel and its controller are packaged into a hard core Several channels of SerDes and their controllers are packaged into a hard core.
  • an embodiment of the present disclosure provides a chip manufacturing method, including:
  • the first mask unit including one of a processor cluster, a first memory, a storage channel, a serial channel, a controller and a bus interface module or Multiple
  • the second mask units including one or more of a second memory, an expansion module, and a bus interconnection module;
  • the first wafer and the second wafer are bonded together through the first connection point and the second connection point to cut the wafer, and the chip size obtained by the cutting is the same as the size of the second mask unit.
  • the first connection point is fabricated on the top metal layer of the first wafer, or fabricated on the back surface of the first wafer and through silicon through holes and the first crystal Round metal layer connection; the second connection point is made on the top metal layer of the second wafer, or made on the back surface of the second wafer and through the silicon through hole with the second wafer Metal layer connection.
  • a first fabrication process is used to fabricate the first mask unit and the first connection point on the first wafer
  • a second fabrication process is used to fabricate the second mask unit and the first connection point on the second wafer Two connection points, wherein the first manufacturing process is different from the second manufacturing process.
  • the processor cluster includes one or more processor cores.
  • the expansion module includes one or more of the following modules: a peripheral interface module and a computing acceleration module.
  • the area of the second mask unit is N times the area of the first mask unit, where N is a natural number greater than 1.
  • the position projection of the second mask unit on the second wafer overlaps with the position projections of the N first mask units on the first wafer.
  • the plurality of first mask units have the same structure, and the plurality of second mask units are the same or different.
  • it further includes:
  • a bus is provided on the second wafer, and the bus cluster is used to connect the processor clusters.
  • a bus is used to connect bus interconnection modules in adjacent second mask units.
  • a bus is used to connect the bus interconnection modules in the second mask unit two by two.
  • an embodiment of the present disclosure provides a chip structure, including:
  • a first connection point and a plurality of first mask units manufactured on the first wafer the first mask unit includes a processor cluster, a first memory, a storage channel, a serial channel, a controller, and a bus interface One or more of the modules;
  • a second connection point and a second mask unit manufactured on the second wafer including one or more of a second memory, an expansion module, and a bus interconnection module;
  • the first wafer and the second wafer are bonded together through a first connection point and a second connection point.
  • the first wafer is manufactured by a first manufacturing process
  • the second wafer is manufactured by a second manufacturing process, wherein the first manufacturing process is different from the second manufacturing process .
  • the processor cluster includes one or more processor cores.
  • the expansion module includes one or more of the following modules: a peripheral interface module and a computing acceleration module.
  • the area of the second mask unit is N times the area of the first mask unit, where N is a natural number greater than 1.
  • the position projection of the second mask unit on the second wafer overlaps with the position projections of the N first mask units on the first wafer.
  • the plurality of first mask units have the same structure, and the plurality of second mask units are the same or different.
  • the processor clusters are connected by a bus.
  • the bus interconnection modules in adjacent second mask units are connected through a bus.
  • the bus interconnection modules in the second mask unit are connected to each other via a bus.
  • the above technical solution uses WoW (Wafer-on-Wafer, stacked wafer) technology to design an advanced stacking structure of wafers that can be shared and reused by chip products of different specifications or performance, which can greatly save the chip production.
  • the one-time cost not only saves time and labor costs, but also reduces the production risk and production cost of each single specification or performance product.
  • FIG. 1 is a flowchart of a chip manufacturing method according to an exemplary embodiment of the present disclosure
  • FIG. 2(a) is a schematic structural view of a first wafer in a chip structure according to an exemplary embodiment of the present disclosure
  • FIG. 2(b) is a schematic structural view of forming a second wafer in a chip structure according to an exemplary embodiment of the present disclosure
  • FIG. 3 is a schematic structural diagram of a first mask unit 210 according to an exemplary embodiment of the present disclosure
  • FIG. 4 is a schematic structural diagram of a second mask unit 220 according to an exemplary embodiment of the present disclosure
  • FIG. 5 is a schematic diagram of connection of a bus interconnection module according to an exemplary embodiment of the present disclosure
  • FIG. 6 is a schematic diagram of a bus interconnection module connection according to another exemplary embodiment of the present disclosure.
  • FIG. 7 is a schematic diagram of a basic structure of a wafer according to an exemplary embodiment of the present disclosure.
  • FIG. 8 is a schematic view of a wafer structure provided with a through-hole structure according to an exemplary embodiment of the present disclosure
  • FIG. 9 is a schematic view of a wafer structure provided with a through hole structure and micro bumps according to an exemplary embodiment of the present disclosure.
  • FIG. 10 is a schematic diagram of a wafer structure provided with a via structure, micro bumps, and bumps according to an exemplary embodiment of the present disclosure.
  • the advanced packaging structure of WoW is fully utilized to realize an advanced wafer that can be shared and reused by different specifications or performance of chip products Stacking structure and manufacturing method, this structure can greatly save the one-time cost in chip production, especially the one-time cost in advanced nodes, not only can save time and labor costs, but also can reduce the production of each single specification or performance product Risks and production costs.
  • WoW packaging is currently the most commonly used wafer-level packaging technology, especially in the field of CIS (Contact Image), which has recently been gradually applied in the field of logic circuit design.
  • the present disclosure utilizes this technology so that different series of chips can share advanced process wafers.
  • a chip manufacturing method is proposed. As shown in FIG. 1, the method includes the following steps:
  • step S101 a plurality of first mask units are fabricated on the first wafer, the first mask unit includes a processor cluster, a first memory, a storage channel, a serial channel, a controller, and a bus interface module One or more of
  • step S102 a first connection point is made on the first wafer
  • step S103 a plurality of second mask units are fabricated on the second wafer, and the second mask unit includes one or more of a second memory, an expansion module, and a bus interconnection module;
  • step S104 a second connection point is made on the second wafer
  • step S105 the first wafer and the second wafer are bonded together through the first connection point and the second connection point, the wafer is cut, and the chip size obtained by cutting is the second mask
  • the units are the same size.
  • the processor cluster of the first mask unit when the processor cluster of the first mask unit is fabricated on the first wafer, one or more processor cores may be fabricated on the first wafer to form a processor cluster, That is, the processor cluster may include one or more processor cores.
  • the processor cluster includes four processor cores, and the processor cluster composed of the four processor cores shares the first memory. The size of the storage space of the first memory can be set according to the needs of actual applications, which is not specifically limited in the present disclosure.
  • the storage channel refers to a channel for performing a storage operation, for example, it may be a DDR storage channel.
  • the serial channel refers to a channel used for serial communication, such as a SerDes channel that can be used for serial communication by a SERializer (deserializer)/DESerializer (deserializer).
  • SERializer deerializer
  • DESerializer deerializer
  • the production number of the storage channel and the serial channel may be zero or other values.
  • the specific number of the storage channel and the serial channel may be set according to the needs of actual applications, which is not specifically limited in the present disclosure .
  • a peripheral interface module and a calculation acceleration module can be produced according to the needs of the actual application, where the peripheral interface module refers to Interface modules that implement certain peripheral functions, such as USB (Universal Serial Bus), SATA (Serial Advanced Technology Attachment), FlexE (Flex Ethernet, flexible Ethernet) and other interface modules,
  • the calculation acceleration module refers to a module that can be used to accelerate a certain calculation, such as an encryption and decryption acceleration calculation module.
  • the expansion module is not limited to the above-mentioned peripheral interface module and computing acceleration module, but may also include other modules that can realize the wafer expansion function. Those skilled in the art can set it according to the needs of actual applications, and this disclosure does not make specific limited.
  • the number of the second memory and the size of the storage space can be set according to the needs of actual applications, and the disclosure does not specifically limit it.
  • the The position of the first mask unit on the first wafer corresponds to the position of the second mask unit on the second wafer.
  • the manufacturing length of the first mask unit is W and the height is H
  • the manufacturing length of the second mask unit is W*n and the height is H*m
  • a first manufacturing process is used to manufacture the first wafer, and in steps S103 and S104, a second manufacturing process is used to manufacture the second crystal circle. Further, the first manufacturing process is different from the second manufacturing process.
  • the manufacturing requirements of the first manufacturing process are higher than the manufacturing requirements of the second manufacturing process.
  • the first manufacturing process may be an advanced manufacturing process, such as a 7nm and 5nm manufacturing process
  • the first The second manufacturing process may be a relatively cheap manufacturing process with low requirements, such as a 55nm, 40nm, 22nm logic process, or a 38nm, 25nm DRAM (Dynamic Random Access Memory) process, the second manufacturing process It can even be based on DRAM technology.
  • the use of DRAM technology can use DRAM instead of SRAM (Static Random-Access Memory, static random access memory) as the second memory, thereby achieving a large-capacity System Cache.
  • the method may include the step of forming a hierarchical structure of a silicon base layer and a multi-layer metal layer on the first wafer and the second wafer , May also include providing one or more metal vias in the first wafer and the second wafer to connect multiple metal layers, and one or more through silicon vias to connect through the entire silicon base layer so that the metal Steps to realize the back conduction between the layer and the silicon base layer. Further, it may further include providing one or more micro bumps on the top metal layers of the first wafer and the second wafer to electrically connect the micro bumps together to realize the first The step of micro-bump communication between the wafer and the second wafer.
  • the electrical connection may be welding or other forms of electrical connection, and those skilled in the art may set or select according to the needs of actual applications, which is not specifically limited in the present disclosure.
  • step S102 and step S104 when the first connection point and the second connection point are made on the first wafer and the second wafer, both the first wafer and the second wafer
  • the connection point is directly made on the top metal layer of the top layer to facilitate the bonding of the first wafer and the second wafer; the connection point can also be made on the back of the wafer and silicon is made in the wafer Through holes, so that the connection point communicates with the metal layer on the front surface of the wafer through the silicon through holes. That is, in an embodiment of the present disclosure, the first connection point is formed on the top metal layer of the first wafer, and the second connection point is formed on the top metal layer of the second wafer.
  • a first through-silicon via is formed in the first wafer, the first connection point is made on the back of the first wafer, and passes through the first through-silicon via
  • the metal layer connection of the first wafer a second silicon through hole is also formed in the second wafer, the second connection point is made on the back surface of the second wafer, and passes through the second silicon through hole It is connected to the metal layer of the second wafer.
  • the manufacturing method of the first connection point and the second connection point may be the same or different, for example, the first connection point is made on the top metal layer of the first wafer, and the second The connection point is made on the back surface of the second wafer, or the first connection point is made on the back surface of the first wafer, and the second connection point is made on the second wafer On top metal layer, etc.
  • a person skilled in the art can select a suitable connection point manufacturing method according to actual application needs, and the disclosure is not specifically limited.
  • the method further includes steps:
  • the processor clusters are connected using a bus.
  • a bus may be used to connect the bus interconnection modules in the adjacent second mask unit to form a mesh structure, or the bus interconnection modules in the second mask unit may be connected more densely, In this way, even non-adjacent bus interconnection modules can realize direct communication, which can effectively reduce the number of cycles required for communication between bus interconnection modules.
  • FIGS. 2(a) and 2(b) are schematic structural views of the chip structure according to an exemplary embodiment of the present disclosure.
  • FIG. 2(a ) Is a schematic structural view of forming the first wafer in the chip structure proposed according to an exemplary embodiment of the present disclosure
  • FIG. 2(b) is a structure forming the second wafer in the chip structure proposed according to an exemplary embodiment of the present disclosure schematic diagram.
  • the chip structure includes:
  • a first connection point (not shown in the figure) and a plurality of first mask units 210 manufactured on the first wafer, wherein the first mask unit 210 includes a processor cluster 211 and a first memory 212 , One or more of a storage channel (not shown in the figure), a serial channel (not shown in the figure), a controller 213 and a bus interface module (not shown in the figure);
  • the second mask unit 220 includes a second memory 221, an expansion module 222, and a bus interconnect module 223
  • the first wafer and the second wafer are bonded together through a first connection point and a second connection point.
  • FIG. 3 is a schematic structural diagram of a first mask unit 210 according to an exemplary embodiment of the present disclosure.
  • the processor cluster 211 includes one or more processes
  • c represents one processor core
  • four processor cores form a processor cluster group, sharing the first memory 212.
  • the size of the storage space of the first memory 212 can be set according to the needs of actual applications, which is not specifically limited in this disclosure.
  • the storage channel refers to a channel for performing a storage operation, for example, it may be a DDR storage channel.
  • the serial channel refers to a channel used for serial communication, such as a SerDes channel that can be used for serial communication by a SERializer (deserializer)/DESerializer (deserializer).
  • SERializer deerializer
  • DESerializer deerializer
  • the number of the storage channels and serial channels may be zero or other values.
  • the specific number of the storage channels and serial channels may be set according to actual application needs. It is not specifically limited.
  • D represents the channel to access the memory, which can be set to a DDR controller + physical layer structure, or a SerDes-based interface, such as OpenCAPI (Open Coherence Application Programming Interface, open consistency acceleration processing interface); P stands for PCIe (Peripheral Component Interconnect Express, high-speed serial computer expansion bus standard) controller, and PCIe SerDes for multiple lines.
  • OpenCAPI Open Coherence Application Programming Interface, open consistency acceleration processing interface
  • P stands for PCIe (Peripheral Component Interconnect Express, high-speed serial computer expansion bus standard) controller, and PCIe SerDes for multiple lines.
  • the structures of the plurality of first mask units 210 of the first wafer are the same, and the plurality of first mask units 210 are independent and not connected, but the processor cluster
  • the interconnection between the clusters 211 needs to support a through bus.
  • the interconnection mechanism between the processor clusters 211 can be realized by the bus interconnection mechanism in the second wafer.
  • FIG. 4 is a schematic structural diagram of a second mask unit 220 according to an exemplary embodiment of the present disclosure.
  • the second mask unit 220 includes a second memory 221 , One or more of the expansion module 222 and the bus interconnection module 223.
  • SRAM represents the second memory 221 to compensate for the lack of memory capacity in the first wafer
  • IP represents the expansion module 222, which may include One or more of the following modules: a peripheral interface module and a computing acceleration module, where the peripheral interface module refers to an interface module that can realize a certain peripheral function, such as an interface module such as USB, SATA, FlexE, etc.
  • the acceleration module refers to a module that can be used to accelerate a certain calculation, such as an encryption and decryption acceleration calculation module, etc.;
  • X represents a bus interconnection module 223, which is used to handle operations based on the bus protocol, such as read, write, pass through, and so on.
  • the expansion module is not limited to the above-mentioned peripheral interface module and computing acceleration module, but may also include other modules that can realize the wafer expansion function. Those skilled in the art can set it according to the needs of actual applications, and this disclosure does not make specific limited.
  • the number of the second memory 221 and the size of the storage space can be set according to the needs of actual applications, and the disclosure does not specifically limit it.
  • the structures of the plurality of second mask units 220 of the second wafer are the same or different, or may not be completely the same.
  • there is a connection between the second mask units 220 more specifically, there is a connection between the bus interconnection modules 223 in the second mask unit 220
  • the bus interconnection modules in the adjacent second mask unit 220 are connected by a bus to form a mesh structure, as shown in FIG. 5, or the connection between the bus interconnection modules can be set more densely, so
  • the bus interconnection modules in the second mask unit are connected two by two through the bus, as shown in FIG. 6, so that even non-adjacent bus interconnection modules can also realize direct communication, which can effectively reduce the communication between bus interconnection modules The number of cycles required.
  • the plurality of first mask units 210 and the plurality of second mask units 220 are all arranged in a neat two-dimensional array, as shown in FIG. 2
  • the first mask unit 210 The position on the first wafer corresponds to the position of the second mask unit 220 on the second wafer.
  • the length of the first mask unit is W and the height is H
  • the length of the second mask unit is W*n and the height is H*m, that is, the second
  • the area of the mask unit is N times the area of the first mask unit, where N is a natural number greater than 1. Then, in this embodiment, the position projection of the second mask unit on the second wafer overlaps with the position projection of the N first mask units on the first wafer.
  • the first wafer is manufactured by a first manufacturing process
  • the second wafer is manufactured by a second manufacturing process. Further, the first manufacturing process is different from the second manufacturing process.
  • the manufacturing requirements of the first manufacturing process are higher than the manufacturing requirements of the second manufacturing process.
  • the first manufacturing process may be an advanced manufacturing process, such as a 7nm and 5nm manufacturing process
  • the first The second production process may be a relatively cheap and low-required production process, such as a 55nm, 40nm, 22nm logic process, or a 38nm, 25nm DRAM process.
  • the second production process may use DRAM to Instead of SRAM as the second memory 221, a large-capacity System Cache is realized.
  • both the first wafer and the second wafer may include a hierarchical structure of a silicon base layer 710 and a multi-layer metal layer 720, as shown in FIG. 7
  • the first wafer and the second wafer may also be provided with one or more metal vias 810 to connect multiple metal layers, and one or more through silicon vias 820 to connect the entire silicon base layer , So that the metal layer and the silicon base layer realize back conduction, as shown in FIG. 8.
  • one or more micro bumps 910 may be provided on the top metal layer of the first wafer and the second wafer, and the micro bumps may be electrically connected together to realize the first The micro-bump communication between the wafer and the second wafer is shown in Figure 9.
  • one or more bumps 1010 that is, the first connection point and the second connection point mentioned above, may also be provided at the end of the through-silicon via 820 to achieve electrical connection with the packaging substrate.
  • the electrical connection may be welding or other forms of electrical connection, and those skilled in the art may set or select according to the needs of actual applications, which is not specifically limited in the present disclosure.
  • first wafer and the second wafer can be bonded together through the first connection point and the second connection point.
  • the first connection point may be provided on the top metal layer of the first wafer, or may be provided on the back surface of the first wafer and through the silicon through hole and the first wafer
  • the second connection point can be provided either on the top metal layer of the second wafer or on the backside of the second wafer and through the silicon via The metal layer of the second wafer is connected.
  • first connection point and the second connection point may be directly disposed on the top metal layer on the first wafer and the second wafer, so as to facilitate the realization of the first wafer and the second Bonding of the wafer; it may also be provided on the back of the wafer, and silicon through holes are made in the wafer, so that the connection point communicates with the metal layer on the front side of the wafer through the silicon through holes.
  • first connection point is provided on the top metal layer of the first wafer
  • the second connection point is provided on the top metal layer of the second wafer.
  • the first wafer is provided with a first through-silicon via
  • the first connection point is provided on the back of the first wafer, and passes through the first through-silicon via
  • the metal layers of the first wafer are connected
  • a second silicon through hole is also formed in the second wafer
  • the second connection point is provided on the back of the second wafer and passes through the second
  • the through silicon via is connected to the metal layer of the second wafer.
  • first connection point and the second connection point may be provided in the same way or differently, for example, the first connection point is provided on the top metal layer of the first wafer, and the second The connection point is provided on the back surface of the second wafer, or the first connection point is provided on the back surface of the first wafer, and the second connection point is provided on the second wafer On top metal layer, etc.
  • a person skilled in the art may select an appropriate connection point setting method according to actual application requirements, and the disclosure is not specifically limited.

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Abstract

本公开公开了一种芯片制造方法及芯片结构。所述方法包括：在第一晶圆上制作多个第一掩膜单元，第一掩膜单元包括处理器簇群、第一存储器、存储通道、串行通道、控制器和总线接口模块中的一种或多种；在第一晶圆上制作第一连接点；在第二晶圆上制作多个第二掩膜单元，第二掩膜单元包括第二存储器、扩展模块和总线互联模块中的一种或多种；在第二晶圆上制作第二连接点；将第一晶圆和第二晶圆通过第一连接点和第二连接点键合在一起，对晶圆进行切割，切割得到的芯片尺寸与第二掩膜单元的尺寸相同。本公开技术方案可以大大节省芯片生产时产生的一次性费用，不仅能够节省时间和人力成本，还能够降低每个单一规格或性能产品的生产风险和生产成本。

Description

芯片制造方法及芯片结构 技术领域
本公开涉及集成电路技术领域，尤其涉及一种芯片制造方法及芯片结构。
背景技术
性能不同、功能类似的系列芯片，其内部包含的组件配置存在很大的差异，比如，低性能的处理器系统芯片只需要4核或8核的处理器、总量20GB左右的SerDes(SERializer/DESerializer，串行器/解串器的简称)带宽、1个DDR(Double Data Rate，双倍速率)存储通道，并且不需要片上系统存储(System Cache)，而高性能的芯片最多可能需要上百个处理器核、总量1TB/s的SerDes带宽、8个DDR存储通道、片上System Cache也高达上百MB。为了制造出规格不同、性能不同的一系列产品，系统芯片(SoC)的传统做法是，对于每个规格不同或性能不同的产品，都设计不同的掩膜版(Mask)，然后再在Mask上设计满足单一产品规格或性能的处理器、片上System Cache、DDR存储通道以及SerDes。虽然在设计过程中，不同模块的物理设计可以复用，比如：可以将若干处理器核和System Cache打包设计成为一个硬核，一个DDR存储通道的物理层结构及其控制器打包成一个硬核，若干通道的SerDes及其控制器打包成一个硬核，这些硬核设计完成之后可以被例化很多次，以达到节省时间和人力成本的目的，但是制造时所使用的Mask却无法共享和复用。而先进工艺的Mask费用又非常高，因此流片风险很大，如果某个规格或性能的产品销量不佳，高昂的Mask费用必定会带来投入的亏损。
发明内容
第一方面，本公开实施例提供了一种芯片制造方法，包括：
在第一晶圆上制作多个第一掩膜单元，所述第一掩膜单元包括处理器簇群、第一存储器、存储通道、串行通道、控制器和总线接口模块中的一种或多种；
在所述第一晶圆上制作第一连接点；
在第二晶圆上制作多个第二掩膜单元，所述第二掩膜单元包括第二存储器、扩展模块和总线互联模块中的一种或多种；
在所述第二晶圆上制作第二连接点；
将所述第一晶圆和第二晶圆通过第一连接点和第二连接点键合在一起，对晶圆进行切割，切割得到的芯片尺寸与所述第二掩膜单元的尺寸相同。
在本公开一实施方式中，所述第一连接点制作在所述第一晶圆的顶层金属层上，或者制作在所述第一晶圆的背面上并通过硅穿孔与所述第一晶圆的金属层连接；所述第二连接点制作在所述第二晶圆的顶层金属层上，或者制作在所述第二晶圆的背面上并通过硅穿孔与所述第二晶圆的金属层连接。
在本公开一实施方式中，利用第一制作工艺在第一晶圆上制作第一掩膜单元和第一连接点，利用第二制作工艺在第二晶圆上制作第二掩膜单元和第二连接点，其中，所述第一制作工艺不同于第二制作工艺。
在本公开一实施方式中，所述处理器簇群包括一个或多个处理器核。
在本公开一实施方式中，所述扩展模块包括以下模块中的一种或多种：外设接口模块和计算加速模块。
在本公开一实施方式中，所述第二掩膜单元的面积为所述第一掩膜单元的面积的N倍，其中，N为大于1的自然数。
在本公开一实施方式中，所述第二掩膜单元在第二晶圆上的位置投影与N个所述第一掩膜单元在第一晶圆上的位置投影重叠。
在本公开一实施方式中，所述多个第一掩膜单元结构相同，所述多个第二掩膜单元相同或不同。
在本公开一实施方式中，还包括：
在所述第二晶圆上设置总线，并使用总线将所述处理器簇群连接起来。
在本公开一实施方式中，使用总线将相邻第二掩膜单元中的总线互联模块连接起来。
在本公开一实施方式中，使用总线将所述第二掩膜单元中的总线互联模 块两两连接起来。
第二方面，本公开实施例提供了一种芯片结构，包括：
在第一晶圆上制造的第一连接点和若干个第一掩膜单元，所述第一掩膜单元包括处理器簇群、第一存储器、存储通道、串行通道、控制器和总线接口模块中的一种或多种；
在第二晶圆上制造的第二连接点和第二掩膜单元，所述第二掩膜单元包括第二存储器、扩展模块和总线互联模块中的一种或多种；
所述第一晶圆与所述第二晶圆通过第一连接点和第二连接点键合在一起。
在本公开一实施方式中，所述第一晶圆由第一制作工艺制作得到，所述第二晶圆由第二制作工艺制作得到，其中，所述第一制作工艺不同于第二制作工艺。
在本公开一实施方式中，所述处理器簇群包括一个或多个处理器核。
在本公开一实施方式中，所述扩展模块包括以下模块中的一种或多种：外设接口模块和计算加速模块。
在本公开一实施方式中，所述第二掩膜单元的面积为所述第一掩膜单元的面积的N倍，其中，N为大于1的自然数。
在本公开一实施方式中，所述第二掩膜单元在第二晶圆上的位置投影与N个所述第一掩膜单元在第一晶圆上的位置投影重叠。
在本公开一实施方式中，所述多个第一掩膜单元结构相同，所述多个第二掩膜单元相同或不同。
在本公开一实施方式中，所述处理器簇群之间通过总线相连。
在本公开一实施方式中，相邻第二掩膜单元中的总线互联模块通过总线相连。
在本公开一实施方式中，所述第二掩膜单元中的总线互联模块通过总线两两相连。
本公开实施例提供的技术方案可以包括以下有益效果：
上述技术方案利用WoW(Wafer-on-Wafer，堆叠晶圆)技术，设计了一 种可供不同规格或性能的芯片产品共享和复用的晶圆的先进堆叠结构，可以大大节省芯片生产时产生的一次性费用，不仅能够节省时间和人力成本，还能够降低每个单一规格或性能产品的生产风险和生产成本。
附图说明
图1是根据本公开一示例性实施例的芯片制造方法的流程图；
图2(a)是形成根据本公开一示例性实施例的芯片结构中第一晶圆的结构示意图；
图2(b)是形成根据本公开一示例性实施例的芯片结构中第二晶圆的结构示意图；
图3是根据本公开一示例性实施例的第一掩膜单元210的结构示意图；
图4是根据本公开一示例性实施例的第二掩膜单元220的结构示意图；
图5是根据本公开一示例性实施例的总线互联模块连接示意图；
图6是根据本公开另一示例性实施例的总线互联模块连接示意图；
图7是根据本公开一示例性实施例的晶圆基本结构示意图；
图8是根据本公开一示例性实施例的设置有通孔结构的晶圆结构示意图；
图9是根据本公开一示例性实施例的设置有通孔结构和微凸点的晶圆结构示意图；
图10是根据本公开一示例性实施例的设置有通孔结构、微凸点和凸点的晶圆结构示意图。
具体实施方式
为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。
上文提及，在现有技术中，在一个产品系列中，对于每个规格不同或性能不同的产品，都设计不同的掩膜版(Mask)，然后再在Mask上设计满足单一产品规格或性能的处理器CPU、片上System Cache、DDR存储通道以及 SerDes。虽然在设计过程中，不同模块的物理设计可以复用，但是制造时所使用的Mask却无法共享和复用。而先进工艺的Mask费用又非常高，因此流片风险很大，如果某个规格或性能的产品销量不佳，高昂的Mask费用必定会带来投入的亏损。
考虑到上述缺陷以及WoW先进封装结构的优势，在本公开实施例中，充分利用WoW的先进封装结构特点，实现了一种可供不同规格或性能的芯片产品共享和复用的晶圆的先进堆叠结构及制造方法，该结构可以大大节省芯片生产时产生的一次性费用，尤其是先进节点下的一次性费用，不仅能够节省时间和人力成本，还能够降低每个单一规格或性能产品的生产风险和生产成本。其中，WoW封装是目前比较常用的晶圆级封装技术，尤其是在CIS(Contact Image Sensor，接触式图像传感器)领域，近期在逻辑电路设计领域也逐步得到了应用。本公开利用这一技术，使得配置不同的系列芯片可以共享先进制程的晶圆。
根据本公开的一方面，提出一种芯片制造方法，如图1所示，所述方法包括以下步骤：
在步骤S101中，在第一晶圆上制作多个第一掩膜单元，所述第一掩膜单元包括处理器簇群、第一存储器、存储通道、串行通道、控制器和总线接口模块中的一种或多种；
在步骤S102中，在所述第一晶圆上制作第一连接点；
在步骤S103中，在第二晶圆上制作多个第二掩膜单元，所述第二掩膜单元包括第二存储器、扩展模块和总线互联模块中的一种或多种；
在步骤S104中，在所述第二晶圆上制作第二连接点；
在步骤S105中，将所述第一晶圆和第二晶圆通过第一连接点和第二连接点键合在一起，对晶圆进行切割，切割得到的芯片尺寸与所述第二掩膜单元的尺寸相同。
在所述步骤S101中，在第一晶圆上制作第一掩膜单元的处理器簇群时，可在第一晶圆上制作一个或多个处理器核，使之形成处理器簇群，即该处理器簇群可以包括一个或多个处理器核。在本公开一实施方式中，所述处理器 簇群包括4个处理器核，这4个处理器核组成的处理器簇群共享第一存储器。其中，所述第一存储器的存储空间大小可根据实际应用的需要进行设置，本公开对其不作具体限定。
其中，所述存储通道指的是用于进行存储操作的通道，比如可以为DDR存储通道等等。
其中，所述串行通道指的是用于进行串行通信的通道，比如可供SERializer(串行器)/DESerializer(解串器)进行串行通信的SerDes通道等等。
在步骤S101中，所述存储通道和串行通道的制作数量可以是零也可以是其他数值，存储通道和串行通道的具体数量可根据实际应用的需要进行设置，本公开对其不作具体限定。
在步骤S103中，在第二晶圆上制作第二掩膜单元的扩展模块时，可根据实际应用的需要制作外设接口模块和计算加速模块，其中，所述外设接口模块指的是可以实现某种外设功能的接口模块，比如USB(Universal Serial Bus，通用串行总线)、SATA(Serial Advanced Technology Attachment，串行高级技术附件)、FlexE(Flex Ethernet，灵活以太网)等接口模块，所述计算加速模块指的是可以用于加速某种计算的模块，比如加密解密加速计算模块等等。当然，所述扩展模块不限于上述外设接口模块和计算加速模块，还可以包括其他能够实现晶圆扩展功能的模块，本领域技术人员可根据实际应用的需要进行设置，本公开对其不作具体限定。
需要说明的是，第二存储器的数量以及存储空间的大小均可根据实际应用的需要进行设置，本公开对其也不作具体限定。
为了便于第一晶圆和第二晶圆的封装、以及第一掩膜单元和第二掩膜单元之间信号的流通，在制作所述第一掩膜单元和第二掩膜单元时，应使得所述第一掩膜单元在第一晶圆上的位置与所述第二掩膜单元在第二晶圆上的位置相对应。
在本公开一实施方式中，所述第一掩膜单元的制作长度为W高度为H，所述第二掩膜单元的制作长度为W*n高度为H*m，也就是说，所述第二掩膜单元的制作面积为所述第一掩膜单元的制作面积的N倍，其中，N＝n*m，N 为大于1的自然数。那么在该实施方式中，所述第二掩膜单元在第二晶圆上的位置投影与N个所述第一掩膜单元在第一晶圆上的位置投影重叠。
在本公开一实施方式中，在步骤S101和步骤S102中，使用第一制作工艺来制作所述第一晶圆，在步骤S103和步骤S104中，使用第二制作工艺来制作所述第二晶圆。进一步地，所述第一制作工艺不同于第二制作工艺。
在本公开一实施方式中，第一制作工艺的制作要求高于第二制作工艺的制作要求，比如，所述第一制作工艺可以为先进制作工艺，比如7nm、5nm制作工艺，而所述第二制作工艺可以为相对廉价、要求低的制作工艺，比如55nm、40nm、22nm的逻辑工艺，或者38nm、25nm的DRAM(Dynamic Random Access Memory，动态随机存取存储器)工艺，所述第二制作工艺甚至是可以基于DRAM工艺的，在这种情况下，DRAM工艺的使用可以使用DRAM来替代SRAM(Static Random-Access Memory，静态随机存取存储器)作为第二存储器，从而实现大容量的System Cache。
当然，即使本公开没有详细说明，本领域技术人员也应当理解，所述方法可以包括在所述第一晶圆和所述第二晶圆上形成硅基层、多层金属层的层级结构的步骤，也可以包括在所述第一晶圆和所述第二晶圆中设置一个或多个金属通孔来连接多层金属层、设置一个或多个硅通孔来串通整个硅基层，使得金属层与硅基层实现背部导通的步骤。进一步地，还可以包括在所述第一晶圆和所述第二晶圆的顶层金属层上分别设置一个或多个微凸点，以将所述微凸点电连接在一起，实现第一晶圆和第二晶圆之间的微凸点通讯的步骤。更进一步地，还可以包括在硅通孔的末端设置一个或多个凸点，即上文提及的第一连接点和第二连接点，用来实现与封装基板之间的电连接的步骤。其中，所述电连接可以是焊接或者其他形式的电连接，本领域技术人员可根据实际应用的需要进行设置或选择，本公开对其不作具体限定。
因此，在步骤S102和步骤S104中，在所述第一晶圆和第二晶圆上制作第一连接点和第二连接点时，既可以在所述第一晶圆和第二晶圆上的顶层金属层上直接制作连接点，以方便实现所述第一晶圆和第二晶圆的键合；也可以将连接点制作在所述晶圆的背面上，并在晶圆中做硅穿孔，以使所述连接点通过所述硅穿孔与所述晶圆正面的金属层联通。即，在本公开一实施方式 中，所述第一连接点制作在所述第一晶圆的顶层金属层上，所述第二连接点制作在所述第二晶圆的顶层金属层上。在本公开另一实施方式中，所述第一晶圆中开设第一硅穿孔，所述第一连接点制作在所述第一晶圆的背面上，并通过所述第一硅穿孔与所述第一晶圆的金属层连接，所述第二晶圆中也开设第二硅穿孔，所述第二连接点制作在所述第二晶圆的背面上，并通过所述第二硅穿孔与所述第二晶圆的金属层连接。当然，所述第一连接点和第二连接点的制作方法可以相同也可以不相同，比如，所述第一连接点制作在所述第一晶圆的顶层金属层上，而所述第二连接点制作在所述第二晶圆的背面上，或者，所述第一连接点制作在所述第一晶圆的背面上，而所述第二连接点制作在所述第二晶圆的顶层金属层上，等等。本领域技术人员可根据实际应用的需要选择合适的连接点制作方式，本公开不作具体限定。
在本公开一实施方式中，所述方法还包括步骤：
将所述处理器簇群使用总线连接起来。
其中，可使用总线将相邻第二掩膜单元中的总线互联模块连接起来，形成网状结构，也可更为稠密地将所述第二掩膜单元中的总线互联模块两两连接起来，这样即使不相邻的总线互联模块也可以实现直接通讯，进而可以有效减少总线互联模块之间通讯所需要的周期数。
利用上述技术方案，就可以利用同一个先进工艺Mask所制造的晶圆，来制造出规格不同或者性能不同的芯片，即使得单一一次流片所得到的晶圆可以用在规格不同或者性能不同的产品的制造中，进而可以大大节省芯片生产时产生的一次性费用，在节省时间和人力成本的情况下，还能够降低每个单一规格或性能产品的生产风险和生产成本。
根据本公开的另一方面，还提出一种芯片结构，如图2(a)、2(b)所示，是根据本公开一示例性实施例提出的芯片结构的结构示意图，图2(a)是形成根据本公开一示例性实施例提出的芯片结构中第一晶圆的结构示意图，图2(b)是形成根据本公开一示例性实施例提出的芯片结构中第二晶圆的结构示意图。如图2(a)和(b)所示，所述芯片结构包括：
在第一晶圆上制造的第一连接点(图中未示出)和若干个第一掩膜单元210，其中，所述第一掩膜单元210包括处理器簇群211、第一存储器212、 存储通道(图中未示出)、串行通道(图中未示出)、控制器213和总线接口模块(图中未示出)中的一种或多种；
在第二晶圆上制造的第二连接点(图中未示出)第二掩膜单元220，其中，所述第二掩膜单元220包括第二存储器221、扩展模块222和总线互联模块223中的一种或多种；
所述第一晶圆与所述第二晶圆通过第一连接点和第二连接点键合在一起。
图3是根据本公开一示例性实施例提出的第一掩膜单元210的结构示意图，如图3所示，在本公开一实施方式中，所述处理器簇群211包括一个或多个处理器核，图3中，c表示一个处理器核，4个处理器核组成了一个处理器簇群，共享第一存储器212。其中，所述第一存储器212的存储空间大小可根据实际应用的需要进行设置，本公开对其不作具体限定。
其中，所述存储通道指的是用于进行存储操作的通道，比如可以为DDR存储通道等等。
其中，所述串行通道指的是用于进行串行通信的通道，比如可供SERializer(串行器)/DESerializer(解串器)进行串行通信的SerDes通道等等。
在本公开一实施方式中，所述存储通道和串行通道的数量可以是零也可以是其他数值，所述存储通道和串行通道的具体数量可根据实际应用的需要进行设置，本公开对其不作具体限定。
图3中，D表示访问存储器的通道，其可以设置为DDR控制器+物理层结构，也可以设置为一个基于SerDes的接口，例如OpenCAPI(Open Coherence Application Programming Interface，开放一致性加速处理接口)；P表示PCIe(Peripheral Component Interconnect express，高速串行计算机扩展总线标准)控制器，以及多条线路的PCIe SerDes。
在本公开一实施方式中，所述第一晶圆的多个第一掩膜单元210的结构相同，而且多个第一掩膜单元210之间是独立的、没有连接的，但处理器簇群211之间却是需要支持贯通的总线来互联，在实际应用中，处理器簇群211之间的互联机制可依靠第二晶圆中的总线互联机制来实现。
图4是根据本公开一示例性实施例提出的第二掩膜单元220的结构示意图，如图4所示，在本公开一实施方式中，所述第二掩膜单元220包括第二存储器221、扩展模块222和总线互联模块223中的一种或多种，图4中，SRAM表示第二存储器221，用于弥补第一晶圆中存储器容量的不足；IP表示扩展模块222，其可包括以下模块中的一种或多种：外设接口模块和计算加速模块，其中，外设接口模块指的是可以实现某种外设功能的接口模块，比如USB、SATA、FlexE等接口模块，计算加速模块指的是可以用于加速某种计算的模块，比如加密解密加速计算模块等等；X表示总线互联模块223，其用于处理基于总线协议的操作，比如读、写、贯通等等。当然，所述扩展模块不限于上述外设接口模块和计算加速模块，还可以包括其他能够实现晶圆扩展功能的模块，本领域技术人员可根据实际应用的需要进行设置，本公开对其不作具体限定。
需要说明的是，第二存储器221的数量以及存储空间的大小均可根据实际应用的需要进行设置，本公开对其也不作具体限定。
在本公开一实施方式中，所述第二晶圆的多个第二掩膜单元220的结构相同或不同，再或者不完全相同。与第一掩膜单元210不同的是，所述第二掩膜单元220之间是存在连接的，更具体地说，所述第二掩膜单元220中的总线互联模块223之间是存在连接的，比如，相邻的第二掩膜单元220中的总线互联模块通过总线相连形成网状结构，如图5所示，或者，总线互联模块之间的连接还可以设置得更为稠密，所述第二掩膜单元中的总线互联模块通过总线两两相连，如图6所示，如此，即使不相邻的总线互联模块也可以实现直接通讯，这样就可以有效减少总线互联模块之间通讯所需要的周期数。
在本公开一实施方式中，在第一晶圆和第二晶圆上，多个第一掩膜单元210和多个第二掩膜单元220均排布成整齐的二维阵列，如图2(a)和(b)所示，为了便于第一晶圆和第二晶圆的封装、以及第一掩膜单元和第二掩膜单元之间信号的流通，所述第一掩膜单元210在第一晶圆上的位置与所述第二掩膜单元220在第二晶圆上的位置相对应。
在本公开一实施方式中，所述第一掩膜单元的长度为W高度为H，所述第二掩膜单元的长度为W*n高度为H*m，也就是说，所述第二掩膜单元的面 积为所述第一掩膜单元的面积的N倍，其中，N为大于1的自然数。那么在该实施方式中，所述第二掩膜单元在第二晶圆上的位置投影与N个所述第一掩膜单元在第一晶圆上的位置投影重叠。
在本公开一实施方式中，所述第一晶圆由第一制作工艺制作得到，所述第二晶圆由第二制作工艺制作得到。进一步地，所述第一制作工艺不同于第二制作工艺。
在本公开一实施方式中，第一制作工艺的制作要求高于第二制作工艺的制作要求，比如，所述第一制作工艺可以为先进制作工艺，比如7nm、5nm制作工艺，而所述第二制作工艺可以为相对廉价、要求低的制作工艺，比如55nm、40nm、22nm的逻辑工艺，或者38nm、25nm的DRAM工艺，所述第二制作工艺在采用DRAM工艺的情况下，可以使用DRAM来替代SRAM作为第二存储器221，从而实现大容量的System Cache。
当然，即使本公开没有详细说明，本领域技术人员也应当理解，所述第一晶圆和所述第二晶圆均可包括硅基层710、多层金属层720的层级结构，如图7所示；而所述第一晶圆和所述第二晶圆中也可设有一个或多个金属通孔810来连接多层金属层，以及一个或多个硅通孔820来串通整个硅基层，使得金属层与硅基层实现背部导通，如图8所示。进一步地，所述第一晶圆和所述第二晶圆的顶层金属层上还可设有一个或多个微凸点910，将所述微凸点电连接在一起，即可实现第一晶圆和第二晶圆之间的微凸点通讯，如图9所示。更进一步地，还可在硅通孔820的末端设置一个或多个凸点1010，即上文提及的第一连接点和第二连接点，用来实现与封装基板之间的电连接。其中，所述电连接可以是焊接或者其他形式的电连接，本领域技术人员可根据实际应用的需要进行设置或选择，本公开对其不作具体限定。
如此，通过第一连接点和第二连接点即可将所述第一晶圆和第二晶圆键合在一起。
也就是说，所述第一连接点既可以设置在所述第一晶圆的顶层金属层上，也可以设置在所述第一晶圆的背面上并通过硅穿孔与所述第一晶圆的金属层连接；类似地，所述第二连接点既可以设置在所述第二晶圆的顶层金属层上，也可以设置在所述第二晶圆的背面上并通过硅穿孔与所述第二晶圆的金属层 连接。
更具体地，所述第一连接点和第二连接点既可以直接设置在所述第一晶圆和第二晶圆上的顶层金属层上，以方便实现所述第一晶圆和第二晶圆的键合；也可以设置在所述晶圆的背面上，并在晶圆中做硅穿孔，以使所述连接点通过所述硅穿孔与所述晶圆正面的金属层联通。比如，在本公开一实施方式中，所述第一连接点设置在所述第一晶圆的顶层金属层上，所述第二连接点设置在所述第二晶圆的顶层金属层上。在本公开另一实施方式中，所述第一晶圆中开设有第一硅穿孔，所述第一连接点设置在所述第一晶圆的背面上，并通过所述第一硅穿孔与所述第一晶圆的金属层连接，所述第二晶圆中也开设有第二硅穿孔，所述第二连接点设置在所述第二晶圆的背面上，并通过所述第二硅穿孔与所述第二晶圆的金属层连接。当然，所述第一连接点和第二连接点的设置方式可以相同也可以不相同，比如，所述第一连接点设置在所述第一晶圆的顶层金属层上，而所述第二连接点设置在所述第二晶圆的背面上，或者，所述第一连接点设置在所述第一晶圆的背面上，而所述第二连接点设置在所述第二晶圆的顶层金属层上，等等。本领域技术人员可根据实际应用的需要选择合适的连接点设置方式，本公开不作具体限定。
利用上述技术方案，就可以利用同一个先进工艺Mask所制造的晶圆，来制造出规格不同或者性能不同的芯片，即使得单一一次流片所得到的晶圆可以用在规格不同或者性能不同的产品的制造中，进而可以大大节省芯片生产时产生的一次性费用，在节省时间和人力成本的情况下，还能够降低每个单一规格或性能产品的生产风险和生产成本。
以上所述的具体实施例，对本公开的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本公开的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (22)

  1. 一种芯片制造方法，其特征在于，包括：
    在第一晶圆上制作多个第一掩膜单元，所述第一掩膜单元包括处理器簇群、第一存储器、存储通道、串行通道、控制器和总线接口模块中的一种或多种；
    在所述第一晶圆上制作第一连接点；
    在第二晶圆上制作多个第二掩膜单元，所述第二掩膜单元包括第二存储器、扩展模块和总线互联模块中的一种或多种；
    在所述第二晶圆上制作第二连接点；
    将所述第一晶圆和第二晶圆通过第一连接点和第二连接点键合在一起，对晶圆进行切割，切割得到的芯片尺寸与所述第二掩膜单元的尺寸相同。
  2. 如权利要求1所述的方法，其特征在于，所述第一连接点制作在所述第一晶圆的顶层金属层上，或者制作在所述第一晶圆的背面上并通过硅穿孔与所述第一晶圆的金属层连接；所述第二连接点制作在所述第二晶圆的顶层金属层上，或者制作在所述第二晶圆的背面上并通过硅穿孔与所述第二晶圆的金属层连接。
  3. 如权利要求1或2所述的方法，其特征在于，利用第一制作工艺在第一晶圆上制作第一掩膜单元和第一连接点，利用第二制作工艺在第二晶圆上制作第二掩膜单元和第二连接点，其中，所述第一制作工艺不同于第二制作工艺。
  4. 如权利要求1-3任一所述的方法，其特征在于，所述处理器簇群包括一个或多个处理器核。
  5. 如权利要求1-4任一所述的方法，其特征在于，所述扩展模块包括以下模块中的一种或多种：外设接口模块和计算加速模块。
  6. 如权利要求1-5任一所述的方法，其特征在于，所述第二掩膜单元的面积为所述第一掩膜单元的面积的N倍，其中，N为大于1的自然数。
  7. 如权利要求6所述的方法，其特征在于，所述第二掩膜单元在第二晶圆上的位置投影与N个所述第一掩膜单元在第一晶圆上的位置投影重叠。
  8. 如权利要求1-7任一所述的方法，其特征在于，所述多个第一掩膜单元结构相同，所述多个第二掩膜单元相同或不同。
  9. 如权利要求1-8任一所述的方法，其特征在于，还包括：
    在所述第二晶圆上设置总线，并使用总线将所述处理器簇群连接起来。
  10. 如权利要求1-9任一所述的方法，其特征在于，使用总线将相邻第二掩膜单元中的总线互联模块连接起来。
  11. 如权利要求1-10任一所述的方法，其特征在于，使用总线将所述第二掩膜单元中的总线互联模块两两连接起来。
  12. 一种芯片结构，其特征在于，包括：
    在第一晶圆上制造的第一连接点和若干个第一掩膜单元，所述第一掩膜单元包括处理器簇群、第一存储器、存储通道、串行通道、控制器和总线接口模块中的一种或多种；
    在第二晶圆上制造的第二连接点和第二掩膜单元，所述第二掩膜单元包括第二存储器、扩展模块和总线互联模块中的一种或多种；
    所述第一晶圆与所述第二晶圆通过第一连接点和第二连接点键合在一起。
  13. 如权利要求12所述的芯片结构，其特征在于，所述第一连接点设置在所述第一晶圆的顶层金属层上，或者设置在所述第一晶圆的背面上并通过硅穿孔与所述第一晶圆的金属层连接；所述第二连接点设置在所述第二晶圆的顶层金属层上，或者设置在所述第二晶圆的背面上并通过硅穿孔与所述第二晶圆的金属层连接。
  14. 如权利要求12-13任一所述的芯片结构，其特征在于，所述第一晶圆由第一制作工艺制作得到，所述第二晶圆由第二制作工艺制作得到，其中，所述第一制作工艺不同于第二制作工艺。
  15. 如权利要求12-14任一所述的芯片结构，其特征在于，所述处理器簇群包括一个或多个处理器核。
  16. 如权利要求12-15任一所述的芯片结构，其特征在于，所述扩展模块包括以下模块中的一种或多种：外设接口模块和计算加速模块。
  17. 如权利要求12-16任一所述的芯片结构，其特征在于，所述第二掩 膜单元的面积为所述第一掩膜单元的面积的N倍，其中，N为大于1的自然数。
  18. 如权利要求17所述的芯片结构，其特征在于，所述第二掩膜单元在第二晶圆上的位置投影与N个所述第一掩膜单元在第一晶圆上的位置投影重叠。
  19. 如权利要求12-18任一所述的芯片结构，其特征在于，多个所述第一掩膜单元结构相同，多个所述第二掩膜单元相同或不同。
  20. 如权利要求12-19任一所述的芯片结构，其特征在于，所述处理器簇群之间通过总线相连。
  21. 如权利要求12-20任一所述的芯片结构，其特征在于，相邻第二掩膜单元中的总线互联模块通过总线相连。
  22. 如权利要求12-21任一所述的芯片结构，其特征在于，所述第二掩膜单元中的总线互联模块通过总线两两相连。
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