TW202209325A - 動態隨機存取記憶體小晶片結構及其製造方法 - Google Patents

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Abstract

本揭露提供一種DRAM小晶片結構。該種DRAM小晶片結構包含一第一混合鍵合結構、一DRAM介面結構及一第一DRAM核心結構。該第一混合鍵合結具有一第一表面及一第二表面。該DRAM介面結構接觸該第一混合鍵合結構的該第一表面。該第一DRAM核心結構接觸該第一混合鍵合結構的該第二表面，且該DRAM介面結構係經該第一混合鍵合結構而與該第一DRAM核心結構電性連接。本揭露亦提供一種半導體結構及一種製造DRAM小晶片結構的方法。

Description

動態隨機存取記憶體小晶片結構及其製造方法
本揭露係有關於一種DRAM小晶片結構及製造其的方法，特別是所揭露的DRAM小晶片結構具有一核心結構經一混合鍵合結構而與一介面結構為堆疊。
動態隨機存取記憶體(DRAM)是半導體記憶體的一種，其將資料的每個位元儲存於由一電容及一電晶體所組成的記憶體單元內。相較於靜態隨機存取記憶體(SRAM)，DRAM具有比SRAM更複雜的電路和時序要求，但它的應用範圍則要廣泛得多。DRAM的優勢在於其存儲單元的結構簡單，相較於SRAM當中的四個或六個電晶體相比，DRAM的每個位元只需要一個電晶體和一個電容，這使得 DRAM 能夠達到極高的密度且每位元的成本相當的便宜，且電晶體及電容的尺寸相當小，因此單個記憶體晶片可具有數十億個記憶體單元。另外，基於記憶體單元的動態特性，DRAM相對地會消耗相對較多的功率，並採用不同的方式來管理功率消耗。
本發明的一實施例係關於一種動態隨機存取記憶體(DRAM)小晶片結構，其包含：一第一混合鍵合結構，其具有一第一表面及一第二表面；一DRAM介面結構，其接觸該第一混合鍵合結構的該第一表面；及一第一DRAM核心結構，其接觸該第一混合鍵合結構的該第二表面，且該DRAM介面結構係經該第一混合鍵合結構而與該第一DRAM核心結構電性連接。
本發明的一實施例係關於一種半導體結構，其包含：至少一動態隨機存取記憶體(DRAM)小晶片結構，每該DRAM小晶片結構包含：一DRAM介面結構；及至少一DRAM核心結構，其係經一晶圓鍵合技術鍵合於該DRAM介面結構上；及一半導體晶粒，其具有一邏輯電路結構，其中該半導體晶粒係經一鍵合結構電性連接於該DRAM小晶片結構。
本發明的一實施例係關於一種製造動態隨機存取記憶體(DRAM)小晶片結構的方法，該方法包含：形成一第一混合鍵合層於具有一DRAM介面結構的一第一晶圓上；形成一第二混合鍵合層於具有一第一DRAM核心結構的一第二晶圓上；經一混合鍵合操作而鍵合該第一晶圓及該第二晶圓以連接該第一混合鍵合層及該第二混合鍵合層，藉此取得一第一鍵合晶圓，且該DRAM介面結構係經該第一混合鍵合層及該第二混合鍵合層而電性連接於該第一DRAM核心結構；及單體化該第一鍵合晶圓以取得一DRAM小晶片結構。
本申請案主張2020年8月24日申請之美國臨時專利申請案第63/069,480號之優先權，該案之全部揭示內容以引用方式全部併入本文中。
以下揭露提供用於實施所提供之標的之不同構件之許多不同實施例或實例。下文描述元件及配置之特定實例以簡化本揭露。當然，此等僅為實例且非旨在限制。舉例而言，在以下描述中之一第一構件形成於一第二構件上方或上可包含其中該第一構件及該第二構件經形成為直接接觸之實施例，且亦可包含其中額外構件可形成在該第一構件與該第二構件之間，使得該第一構件及該第二構件可不直接接觸之實施例。另外，本揭露可在各個實例中重複元件符號及/或字母。此重複出於簡化及清楚之目的且本身不指示所論述之各個實施例及/或組態之間之一關係。
此外，為便於描述，諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」、「在…上」及類似者之空間相對術語可在本文中用於描述一個元件或構件與另一(些)元件或構件之關係，如圖中圖解說明。空間相對術語意欲涵蓋除在圖中描繪之定向以外之使用或操作中之裝置之不同定向。設備可以其他方式定向(旋轉90度或按其他定向) 且因此可同樣解釋本文中使用之空間相對描述詞。
如本文中使用，諸如「第一」、「第二」及「第三」之術語描述各種元件、組件、區、層及/或區段，此等元件、組件、區、層及/或區段不應受此等術語限制。此等術語可僅用來區分一個元件、組件、區、層或區段與另一元件、組件、區、層或區段。除非由上下文清楚指示，否則諸如「第一」、「第二」及「第三」之術語當在本文中使用時並不暗示一序列或順序。
將矽積體電路縮小到具有更小的物理尺寸，已成為先進裝置開發的主流方式，然而，一些裝置的尺寸減少速率並非如邏輯電路的微縮來得快，或者甚至有一些裝置可能會隨著開發的進程而具有更大的尺寸。舉例而言，儘管記憶體當中的每個記憶體單元的尺寸可能會縮小，但記憶體的整體尺寸卻預期會增加，以儲存更多資料。因此，如何將記憶體適當地與其他裝置整合即是一個關鍵議題。另一方面，為了實現DRAM的高頻寬，可以將每個DRAM陣列(記憶體庫)耦接至DRAM的介面以獲得高頻寬，然而來自每個DRAM陣列(記憶體庫)的大量內部資料線卻很難被適當地佈置於DRAM陣列和介面之間，這些顧慮導致須要開發一種新穎的DRAM架構，以更好地將DRAM與其他半導體裝置進行封裝。
圖1展示了一種DRAM小晶片結構，其包含分別形成於不同晶圓的一核心結構及一介面結構，且該核心結構及該介面結構係經晶圓堆疊封裝技術而電性連接，例如經混合鍵合技術。透過將DRAM分開為一核心結構和一介面結構，讓DRAM的內部資料線可以沿著一垂直方向被分佈，且可因此增加DRAM的頻寬。換句話說，因為核心結構和介面結構的投影面積大於DRAM的側面面積，因此能將數千個內部資料線較為簡單且可行地分佈於DRAM內部進行傳輸(即核心結構與介面結構之間的傳輸)，從而實現DRAM高頻寬性能的目的。
如圖1所示，DRAM小晶片結構包含一混合鍵合結構10，其夾於一DRAM核心結構201(下稱核心結構201)及一DRAM介面結構200(下稱介面結構200)之間。混合鍵合結構10包含一第一表面101A及相反於第一表面101A的一第二表面102A。該混合鍵合結構10係經組態而整合及電性連接核心結構201及介面結構200。在一些實施例中，核心結構201係接觸於混合鍵合結構10的第一表面101A，而介面結構200係接觸於混合鍵合結構10的第二表面102A。
在一些實施例中，混合鍵合結構10包含一第一混合鍵合層101靠近於介面結構200，及一第二混合鍵合層102靠近於核心結構201。第一混合鍵合層101係形成於介面結構200上，且經組態而鍵合於第二混合鍵合層102。第二混合鍵合層102係形成於核心結構201上，且經組態而鍵合於第一混合鍵合層101。在一些實施例中，每個第一混合鍵合層101及第二混合鍵合層102包含複數個被介電材料(例如氧化材料)所環繞的鍵合墊103、104。
混合鍵合是一種可同時藉由金屬鍵合和氧化物鍵合而連接兩個基板或晶圓的方法，意即，其可允許兩個基板或晶圓以「面對面」、「面對背」或「背對背」的方式連接。出於說明的目的，圖2展示了半導體結構或半導體晶圓的正面與背面的定義。對於具有如前揭圖1所示的介面結構200及核心結構201的一半導體結構或是一半導體晶圓而言，每個半導體結構或半導體晶圓可包含一半導體基板83及一後段製程結構85，而一前段製程結構84則是形成於半導體基板83上或其中。根據一些實施例，後段製程結構85的表面可為半導體結構80的正面81，而半導體基板83的表面則可為半導體結構80的背面82。不過，這並不構成本實施例的限制。對於半導體結構的正面或背面，其定義也可以交換。
因此，復參考圖1，介面結構200及核心結構201可垂直對齊，並且第一混合鍵合層101的複數個第一鍵合墊103可因此與第二混合鍵合層102的複數個第二鍵合墊104相接觸；與此同時，第一混合鍵合層101的複數個第一氧化物部分105係與第二混合鍵合層102的複數個第二氧化物部分106相接觸。在此些實施例中，第一混合鍵合層101的第一鍵合墊103與第二混合鍵合層102的第二鍵合墊104為鏡像分布。
在一些實施例中，第一鍵合墊103及第二鍵合墊104是由銅(Cu)所製成。在一些實施例中，第一氧化物部分105及第二氧化物部分106是由諸如二氧化矽(SiO2 )等介電材料所製成。為了強化銅-銅之連結，對於鍵合墊表面平坦度的控制是重要的因素。例如，在一些實施例中，銅鍵合墊的表面可透過實施化學機械研磨(CMP)操作而被控制為實質上與二氧化矽部分齊平。在一些實施例中，取決於所進行的混合鍵合操作，二氧化矽部分可些微地凸出於銅鍵合墊。在本揭露中，舉例而言，可以透過先讓第一氧化物部分105與第二氧化物部分106相接觸來使得介面結構200及核心結構201鍵合；前述氧化物部分之間的鍵合可以透過凡德瓦力。之後，可實施退火操作以促成第一鍵合墊103和第二鍵合墊104之間的連接。
圖1所示之介面結構200及核心結構201係一DRAM結構的一部分。如圖3A所示，一傳統DRAM結構300可在一核心區域311內包含複數個DRAM陣列314，且每個DRAM陣列314係被稱為一記憶體庫(即memory bank或DRAM bank，或簡稱為bank)。一般而言，DRAM陣列314包含複數個字元線(word line)及複數個位元線(bit line)，且每個記憶體單元係位於一字元線與一位元線交錯的一區域。在一些實施例中，每個記憶體單元包含一電晶體及一電容。
為了提供高頻寬DRAM，舉例而言，為了提供具有頻寬大於128十億位元組/秒(GB/s)的一DRAM結構，增加DRAM的記憶體庫數量是相當合理的技術方案，且每個記憶體庫受到DRAM結構的尺寸限制而亦具有較小的尺寸，而這也意味著記憶體庫的密度增加。例如，比較圖3A及圖3B所示之DRAM結構的實例，圖3A所示的DRAM結構300由於僅包含16個記憶體庫314，從而可具有相對較低的—約為8GB/s的頻寬；至於圖3B所示的DRAM結構301由於包含128個記憶體庫314，故可具有相對較高的—約為256GB/s的頻寬。考慮到DRAM晶片的架構限制，DRAM結構301的每個記憶體庫314的尺寸也被減小。
一旦DRAM結構當中的一記憶體庫被存取，其必須經過一特定的工作週期後才能再次被存取，因此對記憶體庫數量進行擴展，可以更容易地、平行獨立地存取不同的記憶體庫。雖然DRAM的頻寬可以透過增加記憶體庫的數量來提升，然而，DRAM當中的內部資料線數量同時也會顯著增加。舉例而言，圖3A所示之具有相對較低頻寬之DRAM結構300的內部資料線數量可約為256；而圖3B所示之具有相對較高頻寬之DRAM結構301的內部資料線數量可大於約4,000。作為記憶體庫數量擴展的結果，核心區域311及介面區域315之間的I/O數量變得遠大於介面區域315及待鍵合裝置(例如一系統上晶片晶粒(System-On-Chip die，下稱SOC晶粒))之間的I/O數量。核心區域311及介面區域315之間如此龐大的內部資料線數量大大地增加了這種DRAM結構的核心區域311及介面區域315之間的資料線的佈置和走線的難度。
因此，在本揭露的一些實施例中，DRAM結構301的核心區域311及介面區域315係分別製造於不同的晶圓上，而非側向地佈置於一單一晶圓當中。這些不同的晶圓之後將會經由晶圓堆疊的封裝技術而鍵合。在沒有改變核心區域311的記憶體庫的數量之下，相較於傳統DRAM結構，由於本揭露當中的晶圓所具有的投影面積都可被用於佈置I/O，因此核心區域311及介面區域315之間的I/O的佈置可顯著地較為容易。舉例而言，如在圖3B所示的情景中，核心區域311具有128個記憶體庫，且在核心區域311及介面區域315之間有4,096個I/O，而此些I/O可鬆散地被佈置於晶圓的表面上。另一方面，在介面區域315及待鍵合裝置(例如SOC die)之間則僅有1,024個I/O。整體而言，透過有效地利用晶圓之間的投影面積和晶圓堆疊封裝技術，DRAM結構當中的核心區域311及介面區域315之間資料線的佈置和走線可以被顯著地簡化，且因此製造成本和產品良率都可以被改善。
換言之，核心區域311及介面區域315之間的I/O數量可不再是提升DRAM頻寬時所需要克服的瓶頸。這也意味著，DRAM結構的記憶體庫的數量可更容易地被增加，而不會受到區域之間側向佈置的嚴格限制，因此DRAM結構的頻寬可以被提升到另一個層次。
更具體而言，如同前揭圖1所示之透過將介面結構200及核心結構201製造於不同的基板或晶圓上而製造出的DRAM小晶片結構，DRAM的介面區域及核心區域係被垂直地設置。從而，介面結構200可具有外部介面連接於被設置於其下的其他裝置，並且具有內部介面連接於被堆疊其上的核心結構201。因此，龐大數量的內部資料線可有效地利用介面結構200和核心結構201的投影面積。
如圖4所示，一第一晶圓200A及一第二晶圓201A可分別被用於形成介面結構200及核心結構201。舉例而言，複數個介面結構200係形成於第一晶圓200A的一面，而複數個核心結構201則形成於第二晶圓201A的一面。如圖中所示，每個介面結構200係垂直對齊於一或多個位於其上方的核心結構201，且成對的介面結構200和核心結構201可被用於組成一DRAM小晶片結構的關鍵部分。
由於介面結構200及核心結構201係分別形成在靠近第一晶圓200A及第二晶圓201A的一面(例如正面)，因此介面結構200及核心結構201可透過「面對面」的排列方式，經兩者之間的混合鍵合結構而電性連接。
易言之，如圖5A至圖5C所示，第一晶圓200A及第二晶圓201A係以「面對面」的排列方式為堆疊。在該等實施例中，介面結構200係製造自第一晶圓200A，並且係靠近第一晶圓200A的第一正面20(如圖5A所示)；而核心結構201則係製造自第二晶圓201A，並且係靠近第二晶圓201A的第二正面21(如圖5B所示)。由於第一晶圓200A及第二晶圓201A兩者的其中之一者係經翻轉而鍵合於另一者的正面，因此如前揭圖1所描述之混合鍵合結構10係夾於第一晶圓200A及第二晶圓201A之間。從而，單一個DRAM小晶片結構的介面結構200及核心結構201可被獨立地形成於不同的晶圓，並且藉由混合鍵合結構10(如圖5C所示)而電性連接。如此一來，DRAM小晶片結構的內部資料線路可被分佈於介面結構200及核心結構201的投影面積的範圍當中，此投影面積係顯著地大於在如前揭第3A及3B圖所示的傳統DRAM結構的核心區域及介面區域之間的側向面積。
如圖5D所示，在一些實施例中，單一個DRAM小晶片結構的介面結構200可具有至少一穿透通孔(Through Silicon Via，下稱TSV) 230。TSV 230具有一第一端電性連接於介面結構200當中的金屬化結構（例如第一/底部金屬層的金屬墊），及具有一第二端電性連接於諸如SOC晶粒等待鍵合裝置。藉由TSV 230，訊號可以在DRAM小晶片結構及待鍵合裝置之間被傳輸。TSV 230可以藉由一中段鑽孔製程(via-middle process)而被形成；也就是說，TSV 230可在形成電晶體之後才形成，並且早於介面結構200的後段製程結構的形成步驟。參考如圖5B所示之虛線，TSV 230的第二端在第一晶圓200A自其一背面22被拋光或研磨以薄化第一晶圓200A之前，並不會暴露出。
在其他實施例中，如圖5E所示，單一個DRAM小晶片結構的介面結構200可具有至少一背面穿透通孔(Back side TSV，下稱BTSV)231。BTSV 231具有一第一端電性連接於介面結構200當中的金屬化結構（例如第一/底部金屬層的金屬墊），及一第二端電性連接於諸如SOC晶粒等待鍵合裝置。BTSV 231可在介面結構200的前段製程結構及後段製程結構都形成之後才形成，且在實施通孔蝕刻和通孔填充等操作前，第一晶圓200A已經被薄化至特定的厚度。
在一些實施例中，第一混合鍵合層101可進一步包含一第三鍵合墊107，其係電性斷接於介面結構200。也就是說，第三鍵合墊107是一個假性鍵合墊，其僅用於進行混合鍵合而不耦接於第一晶圓200A內的頂部金屬或是導電部分。同樣地，第二混合鍵合層102可進一步包含一第四鍵合墊108，其係電性斷接於核心結構201。第三鍵合墊107可用於在接續的混合鍵合操作中，混合鍵合於第四鍵合墊108。
另外，在一些實施例中，第一混合鍵合層101進一步包括複數個第一導電通孔(conductive via)109，其與第一鍵合墊103相接觸。由於第一導電通孔109係設計為具有小臨界尺寸(例如具有小直徑)的金屬通孔以防止因製造操作所引起的連接缺陷，因此產品良率得因而提高。同樣地，第二混合鍵合層102進一步包括複數個第二導電通孔110，其與第二鍵合墊104相接觸。在一些實施例中，第一混合鍵合層101進一步包括一第一金屬層111，其與第一導電通孔109相接觸且電性連接於介面結構200；第二混合鍵合層102則進一步包括第二金屬層112，其與第二導電通孔110相接觸且電性連接於核心結構201。
如圖6所示，常規DRAM的功能性元件可以被分開設置於本揭露的DRAM小晶片結構的不同部分。舉例而言，一資料輸入輸出緩衝器211及一命令及/或地址緩衝器212係佈置於介面結構200當中(即圖6當中所示具有點狀背景的功能性元件)。也就是說，用於輸入/輸出資料訊號及用於儲存被傳輸通過系統匯流排的命令/地址訊號等功能性元件，係被製造於供形成介面結構200的基板或晶圓當中。而常規DRAM的其他功能性元件則可在混合鍵合操作之前，被製造於供形成核心結構201的另一個基板或晶圓當中。
在一些實施例中，一DRAM陣列區域213、至少一行解碼器214及至少一列解碼器215係被佈置於核心結構201當中(即圖6當中所示具有斜線背景的功能性元件)。DRAM陣列區域213可包括至少一DRAM陣列(即記憶體庫)，且每個DRAM陣列包括複數個記憶體單元，其中每兩個記憶體單元係透過形成於兩者之間的一隔離結構而被電性隔離。每個DRAM陣列可以包括複數個行線(row line)及複數個列線(column line)，並該等線路分別耦接至行解碼器214及列解碼器215。換言之，在一些實施例中，介面結構200係不包括DRAM陣列區域213、行解碼器214或列解碼器215。同樣地，核心結構201係不包括資料輸入輸出緩衝器211或命令及/或地址緩衝器212。
本揭露所提供的DRAM小晶片結構具有一介面結構200及至少一核心結構201被堆疊於其上。該DRAM小晶片結構特別適合於高頻寬DRAM的需求，例如約256GB/s或更高頻寬的層級。為了提供256GB/s的頻寬，DRAM小晶片結構的介面結構200可具有1,024個I/O線及每個電性觸點為2Gbps的資料速率；此DRAM小晶片結構可支援最多16個獨立的通道(每通道16位元)，且每個通道可具有16個I/O及8個記憶體庫。也就是說，如圖7所示，在一些實施例中，核心結構201可包括128個(16*8)DRAM陣列(記憶體庫)，且每個具有8個記憶體庫的通道係可獨立運作。另外，因為DRAM係建立於高度的管道式(pipelined)架構，因此其在資料請求及實際執行之間存在一定的延遲。在上述實施例中，DRAM小晶片結構的通道可以有8個或更多的記憶體庫，因此可在資料匯流排容許被完全占用之下，能實現高資料處理量；意即，該DRAM小晶片結構允許依序存取資料的多個部分，而不是分別處理每個請求。
本揭露的DRAM小晶片結構可具有多於一個通道，其中每個通道至少具有32個I/O。在一些實施例中，每個I/O的資料速率至少為1Gbps。在一些實施例中，每個通至少具有8個記憶體庫。由於本揭露中的DRAM小晶片結構可有效率地利用介面結構200及核心結構201之間的投影面積，且兩者之間數量龐大的內部資料線可較容易地被分佈於其中，因此本揭露的DRAM小晶片結構係特別適合於具有高頻寬的DRAM。從而，在一些實施例中，DRAM小晶片結構可具有不少於16個通道，而每個通道可具有64個I/O及8個記憶體庫。在一些實施例中，每個I/O的資料速率至少為2Gbps。然而，上述規格並非為本實施例的硬性限制，隨著本揭露所公開的技術特徵以外的DRAM技術演進，DRAM的規格也可能會改變。
除了前揭已提及之常規DRAM功能性元件之外，本揭露的DRAM小晶片結構還可包括一些可選擇性地佈置於介面結構200或核心結構201的功能性元件。舉例而言，核心結構201可進一步包括一讀取/寫入(Read/Write，R/W)緩衝器216、一控制邏輯217、一測試邏輯218、一電源供應器219及/或一冗餘修復器220。與之類似地，在其他實施例中，讀取/寫入緩衝器216、控制邏輯217、測試邏輯218、電源供應器219及/或冗餘修復器220係被佈置於介面結構200當中。
讀取/寫入緩衝器216可經組態而保留從/向DRAM陣列區域213讀取/寫入的資料。控制邏輯217可為適用於接收諸如地址、寫入資料及來自主機控制器的資料重寫命令，以及向DRAM陣列區域213指定行地址及列地址之一控制電路。測試邏輯218可在執行讀取穩定性、寫入裕度和讀取裕度測試時控制DRAM小晶片結構內的某些功能的操作。電源供應器219可被用於為DRAM小晶片結構的元件供電。冗餘修復器220為一個修復邏輯，其可被用於修復失效的記憶體單元。
因此，在一些實施例中，介面結構200可至少不包括諸如控制邏輯217等邏輯電路。相較之下，一些傳統DRAM結構可包括被堆疊於一邏輯晶粒或一基礎晶粒上的複數個DRAM晶粒，而其中該邏輯晶粒或基礎晶粒包括邏輯電路，因此該等邏輯晶粒或基礎晶粒係實質上相異於本揭露部分實施例的介面結構200。在本揭露一些實施例中，僅有必要的I/O組件被佈置於介面結構200當中。
在其他實施例中，更多的功能性元件被佈置於介面結構200當中。舉例而言，讀取/寫入緩衝器216及冗餘修復器220係被佈置於介面結構200當中。在一些實施例中，一些額外的I/O(非用於DRAM陣列的I/O)被形成於介面結構200當中，可供糾錯碼(Error-Correcting Code，ECC)或支援奇偶校驗(parity)之用。
在一些實施例中，DRAM小晶片結構可藉由3D封裝技術而與系統上晶片(SOC)一起被封裝。如圖8A所示，DRAM小晶片結構可包括介面結構200，及藉由第一混合鍵合結構10而被垂直堆疊於介面結構200上方的核心結構201，其中，該堆疊可經晶圓上晶圓(Wafer-on-Wafer，WoW)混合鍵合技術而實現。在一些實施例中，DRAM小晶片結構100可藉由晶圓上晶片(Chip-on-Wafer, CoW)混合鍵合技術而被鍵合於一邏輯系統上晶片(logic SOC，下稱邏輯SOC) 400上。舉例而言，一第三混合鍵合結構40可被用於電性連接DRAM小晶片結構100及邏輯SOC 400。更詳細來說，類似於前揭圖1所示的第一混合鍵合結構，第三混合鍵合結構40可具有一對混合鍵合層401、402，其中混合鍵合層401係靠近於邏輯SOC 400，而混合鍵合層402則係靠近於介面結構200。在藉由混合鍵合操作而被鍵合之前，混合鍵合層401、402係分別被形成於邏輯SOC 400及介面結構200的表面上。
在其他實施例中，如圖8B所示，DRAM小晶片結構100可包括介面結構200及藉由第一混合鍵合結構10而被垂直堆疊於介面結構200上的核心結構201，其中DRAM小晶片結構100係藉由一第一導電凸塊連接部403而鍵合於邏輯SOC 400上。在該等實施例中，第一導電凸塊連接部403是透過適當的微凸塊操作而形成，其可被觀察到複數個焊料凸塊。
在一些實施例中，DRAM小晶片結構可藉由2.5D封裝技術而與系統上晶片(SOC)一起被封裝。如圖8C所示，DRAM小晶片結構100可包括介面結構200，及藉由第一混合鍵合結構10而被垂直堆疊於介面結構200上的核心結構201，其中，該堆疊可經晶圓上晶圓(WoW)混合鍵合技術而實現。在一些實施例中，DRAM小晶片結構100及具有邏輯電路結構的半導體晶粒—例如邏輯SOC 400—可被鍵合於一中介板500上。中介板500可支撐DRAM小晶片結構100及邏輯SOC 400。在一些實施例中，DRAM小晶片結構100及邏輯SOC 400可藉由中介板500內的側向走線而電性連接。在一些實施例中，中介板500係透過中介板500及其上裝置(即DRAM小晶片結構及邏輯SOC 400)之間的一第二導電凸塊連接部501而電性連接至DRAM小晶片結構及邏輯SOC 400。在一些實施例中，如圖8D所示，一重新佈線層502係設置於中介板500上，用以扇出(fan-out)走線訊號。另外，中介板500上的重新佈線層502可使靠近於DRAM小晶片結構100及邏輯SOC 400的較高密度I/O得以適應於靠近其下方一基板600的較低密度I/O。
邏輯SOC 400具有一正面41及相反於正面41的一背面42。在一些實施例中，邏輯SOC 400的邏輯線路可被製造於靠近於其正面41。如圖9A所示，在DRAM小晶片結構鍵合於邏輯SOC 400的背面42的情景中，邏輯SOC 400可藉由接觸於邏輯SOC 400的正面41的複數個C4(Controlled Collapse Chip Connection)凸塊503而與位於其下的裝置為電性連接。另外，鍵合於邏輯SOC 400的背面42的DRAM小晶片結構100可藉由複數個TSV 404而電性連接於邏輯SOC 400下方的裝置。在一些實施例中，DRAM小晶片結構100可接觸於每個TSV 404的一端(未示於圖9A)。在其他實施例中，DRAM小晶片結構100可接觸於第一導電凸塊連接部403以作電性連接(如圖9A所示)。
如圖9B所示，在DRAM小晶片結構鍵合於邏輯SOC 400的正面41的情景中，邏輯SOC 400可藉由其複數個TSV 405而與位於其下的裝置為電性連接。TSV 405係接觸於C4凸塊503，而該等C4凸塊503係接觸於邏輯SOC 400的背面42。
在一些實施例中，已鍵合的DRAM小晶片結構100及邏輯SOC 400係被翻轉以進一步鍵合於基板600上，且因此C4凸塊503係靠近於DRAM小晶片結構100的核心結構201而非邏輯SOC 400的背面42。如圖10A所示，DRAM小晶片結構100可包括介面結構200，及藉由第一混合鍵合結構10而被垂直堆疊於介面結構200上的核心結構201，其中，該堆疊可經晶圓上晶圓(WoW)混合鍵合技術而實現。DRAM小晶片結構100可藉由晶圓上晶片(CoW)混合鍵合技術(未示於圖10A)或一導電凸塊連接部而鍵合於邏輯SOC 400上。透過使用導電凸塊連接部，DRAM小晶片結構100因而係位於半導體晶粒(例如邏輯SOC 400)及導電凸塊(例如C4凸塊503)之間。DRAM小晶片結構100可被介電材料406所側向環繞。在一些實施例中，介電材料406可具有一表面共面於DRAM小晶片結構100的一頂面。在其他實施例中，DRAM小晶片結構100可被介電材料406所覆蓋。
在一些實施例中，複數個C4凸塊503係形成於介電材料406的一側。在該等實施例中，複數個TSV 407穿過介電材料406以電性連接於C4凸塊503及邏輯SOC 400。由於一部分的邏輯SOC 400係被DRAM小晶片結構100所覆蓋，邏輯SOC 400可具有一鍵合區域408特別用於與DRAM小晶片結構100鍵合，而這也意味著鍵合區域408係不與TSV 407相接觸。
在其他實施例中，如圖10B所示，DRAM小晶片結構100可被一些TSV 409所穿透。TSV 409係用於電性連接邏輯SOC 400及靠近DRAM小晶片結構100的核心結構201的C4凸塊503。在該等實施例中，TSV 409係與DRAM小晶片結構100內的物理結構為電性斷接。此外，TSV 409係繞過第一導電凸塊連接部403的微凸塊，且在DRAM小晶片結構100係藉由混合鍵合技術鍵合於邏輯SOC 400的情景中，TSV 409係繞過混合鍵合結構當中的鍵合墊(未示於圖10B)。
在一些實施中，DRAM小晶片結構100可包括大於一個核心結構201被垂直堆疊於介面結構200上。如圖11A所示，至少一第二核心結構(例如第二核心結構201b)可被設置於第一核心結構201a上，且一第二混合鍵合結構60係夾於第一及第二核心結構201a、201b之間。每個第一及第二核心結構201a、201b係相同於前揭之核心結構201。第二混合鍵合結構60之細節則相似於先前討論之第一混合鍵合結構10。在一些實施例中，第一及第二核心結構201a、201b係以「面對背」的排列方式為堆疊。舉例而言，第二核心結構201b的正面係靠近於第一核心結構201a的背面，而第一核心結構201a係以「面對面」的排列方式堆疊於介面結構200上。在一些實施例中，DRAM小晶片結構100可具有至少一TSV 601穿透第一核心結構201a以將第二核心結構201b電性連接至介面結構200。在一些實施例中，如圖11B所示，有至少兩個或更多的核心結構(例如第二、第三及第四核心結構201b、201c、201d)被垂直堆疊於第一核心結構201a上，且每一核心結構可藉由至少一TSV 601而電性連接於其下方的介面結構200。在一些實施例中，每兩個相鄰的核心結構係以「面對背」的排列方式為堆疊。在一些實施例中，兩個或更多的第二混合鍵合結構60係夾於相鄰的核心結構(例如第二、第三及第四核心結構201b、201c、201d)之間。換句話說，至少一DRAM核心結構包括複數個核心結構201，該等核心結構201係藉由複數個第二混合鍵合結構60而相互電性連接。
在一些實施例中，在將具有核心結構的晶圓(例如前揭圖4所示之第二晶圓201A)混合鍵合於具有核心結構的另一晶圓上之前，此一即將會自其背面被混合鍵合該具有核心結構的晶圓，將會經一薄化操作而被減薄厚度。薄化操作可透過機械研磨、化學機械研磨、濕蝕刻、乾蝕刻或是它們的組合而實現。在一些實施例中，晶圓或基板的厚度可以被薄化至小於50微米。透過降低具有核心結構的晶圓的厚度，可更容易地形成TSV 601以電性連接介面結構200。在一些實施例中，具有核心結構並用於形成DRAM小晶片結構100最頂部的核心結構的晶圓可省略薄化操作，因為沒有TSV 601需要形成於DRAM小晶片結構100最頂部的核心結構。如此一來，在一些實施例中，位於最頂部的核心結構(例如圖11A所示之第二核心結構201b或圖11B所示之第四核心結構201d)可為介面結構200上方的核心結構中最厚的一個。且亦如圖11A及圖11B所示，BTSV 231係電性連接於介面結構200的金屬化結構(例如第一/底部金屬層當中的金屬墊)，用以在DRAM小晶片結構100的介面結構200與邏輯SOC 400之間為訊號傳輸。在其他實施例中，DRAM小晶片結構100的介面結構200與邏輯SOC 400可藉由一或多個展示於前揭圖5D的TSV 230進行溝通，而不是藉由BTSV 231。
在一些實施例中，有多個DRAM小晶片結構100側向組合為一個區塊單元113，並鍵合於邏輯SOC 400上。如圖12A和圖12B所示，有三個DRAM小晶片結構100鍵合於邏輯SOC 400上，且該等DRAM小晶片結構100並未被切割為三個單體的DRAM小晶片結構100。易言之，在本揭露的一些實施例中，半導體結構的記憶體容量係取決於有多少標準化的DRAM小晶片結構100被包含於一個區塊單元113當中，且如圖12A及圖12B所示之實例，將各個區塊單元113鍵合於邏輯SOC 400上，遠較將三個DRAM小晶片結構100個別地鍵合於邏輯SOC 400來得容易(或是如其他實施例而鍵合於中介板500或基板600上)。由於相鄰的DRAM小晶片結構100之間並沒有物理間隙，因此DRAM所占用的面積也可以減少。
另外，對於DRAM製造商和供應商而言，在利用如前揭圖5C所示之鍵合後的第一晶圓200A及第二晶圓201A於滿足不同用途的不同記憶體數量的需求上，也可來得更為靈活。舉例而言，如圖13所示，第二晶圓201A係經第一混合鍵合結構10而混合鍵合於第一晶圓200A上，從而可獲得一第一鍵合晶圓114。在一些實施中，第一鍵合晶圓114可以經切割為複數個區塊單元113，而每個區塊單元113都可獨立運作。也就是說，在具有複數個DRAM小晶片結構100的實施例中，這些DRAM小晶片結構100可被佈置為行或陣列，且不會被分割。在一些實施例中，第一鍵合晶圓114當中的每個DRAM小晶片結構100係經若干標準電性測試操作以辨識出良好晶粒(KGD)，而供應商可切割第一鍵合晶圓114以獲得只具有良好晶粒的區塊單元113。
圖14A至圖14D展示了製造前揭實施例當中的DRAM小晶片結構的方法。如圖14A所示，在一些實施例中，至少一介面結構200係形成於一第一晶圓200A的一正面20，且至少一核心結構201係形成於一第二晶圓201A的一正面21。在一些實施例中，諸如資料輸入輸出緩衝器211及命令及/或地址緩衝器212等功能性元件係製造於第一晶圓200A以作為每個介面結構200的一部份，而諸如DRAM陣列區域213、行解碼器214及列解碼器215等一些其他的功能性元件係製造於第二晶圓201A以作為每個核心結構201的一部份。而除了上述提及的功能性元件之外，DRAM剩下的功能性元件則可選擇性地製造於第一晶圓200A或第二晶圓201A。換句話說，第一晶圓200A或其包含的介面結構200係至少不包含DRAM陣列區域、行解碼器或列解碼器；而第二晶圓201A或其包含的核心結構201係至少不包含資料輸入輸出緩衝器或命令及/或地址緩衝器。有關DRAM的功能性元件，可參考前揭圖6。
如圖14B所示，在一些實施例中，一第一混合鍵合層101係形成於具有DRAM介面結構200的第一晶圓200A上，且第二混合鍵合層102係形成於具有DRAM核心結構201的第二晶圓201A。在一些實施例中，一或多個TSV(未示於圖中)可在形成第一混合鍵合層101及第二混合鍵合層102之前，形成於鄰近第一晶圓200A的正面20及第二晶圓201A的正面21之處。在一些實施例中，諸如前揭圖5C所示之一些導電結構可形成於第一混合鍵合層101及第二混合鍵合層102內，為簡潔起見而在此省略，不再贅述。
如圖14C所示，在一些實施例中，第一晶圓200A及第二晶圓201A之鍵合係藉由一混合鍵合操作而連接第一混合鍵合層101及第二混合鍵合層102，從而獲得一第一鍵合晶圓114，且介面結構200係經第一混合鍵合層101及第二混合鍵合層102而電性連接於核心結構201。在該等實施例中，第二晶圓201A係被翻轉，以經混合鍵合操作而被堆疊於第一晶圓200A上，其中，正面20係面對正面21而實行了「面對面」之排列方式之堆疊。
如圖14D所示，在一些實施例中，一第三晶圓201B可經一混合鍵合操作而被鍵合於第一鍵合晶圓114上，從而形成一第二鍵合晶圓115。其中，第三晶圓201B也具有一核心結構，舉例而言，可具有實質上相同於第二晶圓201A中的核心結構201a的一核心結構201b。在將第三晶圓201B及第一鍵合晶圓114鍵合之前，一混合鍵合層係形成於第二晶圓201A的背面，而另一混合鍵合層係形成於第三晶圓201B的正面，用於形成前揭圖11A所討論的第二混合鍵合結構60。在一些實施例中，於第二晶圓201A的背面形成混合鍵合層之前，第二晶圓201A的背面係經薄化而暴露出第二晶圓201A內的TSV(未示於圖中)。在一些實施例中，一TSV可穿透第一晶圓200A、第一混合鍵合結構10、第二晶圓201A及第二混合鍵合結構60，以接觸第三晶圓201B內的核心結構201b，及接觸介面結構200。在一些實施例中，該TSV的部份可以形成於鍵合第三晶圓和第一鍵合晶圓114之前。
在一些實施例中，更多的混合鍵合結構及具有核心結構的晶圓可進一步被透過更多的混合鍵合操作而堆疊於第二鍵合晶圓115上。在一些實施例中，在一或多個具有核心結構的晶圓藉由混合鍵合操作而鍵合於第一晶圓200A上之後，鍵合後的晶圓(例如第一鍵合晶圓114、第二鍵合晶圓115等)可被單體化而獲得一或多個DRAM單元，該DRAM單元至少具有一個DRAM小晶片結構100。
圖14E及圖14F係展示形成BTSV 231的實施例，而如前揭圖11A和圖11B所示，其用以在介面結構200及邏輯SOC 400之間傳輸訊號。在該實施例中，第一晶圓200A係透過一CMP操作而薄化至適合形成TSV的厚度，該厚度可小於約10微米。接續地，一通孔蝕刻和一通孔填充操作實施於第一晶圓200A經研磨的一面以形成BTSV 231，其係電性連接於介面結構200當中的金屬化結構。
簡言之，基於上述提及之諸多實施例，DRAM的功能性元件可在經混合鍵合操作而電性連接之前被分別地形成於不同的晶圓。更確切而言，DRAM的介面結構可以獨立地形成在一個晶圓上，另一個用於形成DRAM陣列的晶圓則可以透過混合鍵合結構垂直堆疊在其上，從而可以有效率地利用晶圓的投影面積來佈置DRAM陣列和DRAM介面之間的內部資料線，因而可實現這種 DRAM 小晶片結構的高頻寬特性。
在一個例示性態樣中，本揭露提供一種動態隨機存取記憶體(DRAM)小晶片結構。該DRAM小晶片結構包含：一第一混合鍵合結構、一DRAM介面結構及一第一DRAM核心結構。該第一混合鍵合結構具有一第一表面及一第二表面。該DRAM介面結構係接觸該第一混合鍵合結構的該第一表面。該第一DRAM核心結構係接觸該第一混合鍵合結構的該第二表面，且該DRAM介面結構係經該第一混合鍵合結構而與該第一DRAM核心結構電性連接。
在另一個例示性態樣中，本揭露提供一種半導體結構。該半導體結構包含：至少一動態隨機存取記憶體(DRAM)小晶片結構及一半導體晶粒。每該DRAM小晶片結構包含：一DRAM介面結構及至少一DRAM核心結構。該DRAM核心結構係經一晶圓鍵合技術鍵合於該DRAM介面結構上。該半導體晶粒具有一邏輯電路結構，其中該半導體晶粒係經一鍵合結構電性連接於該DRAM小晶片結構。
在再一個例示性態樣中，本揭露提供一種製造動態隨機存取記憶體(DRAM)小晶片結構的方法。其包含以下步驟：形成一第一混合鍵合層於具有一DRAM介面結構的一第一晶圓上；形成一第二混合鍵合層於具有一第一DRAM核心結構的一第二晶圓上；經一混合鍵合操作而鍵合該第一晶圓及該第二晶圓以連接該第一混合鍵合層及該第二混合鍵合層，藉此取得一第一鍵合晶圓，且該DRAM介面結構係經該第一混合鍵合層及該第二混合鍵合層而電性連接於該第一DRAM核心結構；及單體化該第一鍵合晶圓以取得一DRAM小晶片結構。
前述內容概述數項實施例之結構，使得熟習此項技術者可更佳地理解本揭露之態樣。熟習此項技術者應瞭解，其等可容易地使用本揭露作為用於設計或修改其他製程及結構之一基礎以實行本文中介紹之實施例之相同目的及/或達成相同優點。熟習此項技術者亦應瞭解，此等等效構造不背離本揭露之精神及範疇，且其等可在不背離本揭露之精神及範疇之情況下在本文中作出各種改變、置換及更改。
10:(第一)混合鍵合結構 100:DRAM小晶片結構 101:第一混合鍵合層 102:第二混合鍵合層 101A:第一表面 102A:第二表面 103:(第一)鍵合墊 104:(第二)鍵合墊 105:第一氧化物部分 106:第二氧化物部分 107:第三鍵合墊 108:第四鍵合墊 109:第一導電通孔 110:第二導電通孔 111:第一金屬層 112:第二金屬層 113:區塊單元 114:第一鍵合晶圓 115:第二鍵合晶圓 20:(第一)正面 200:(DRAM)介面結構 200A:第一晶圓 201:(DRAM)核心結構 201A:第二晶圓 201B:第三晶圓 201a:第一核心結構 201b:第二核心結構 201c:第三核心結構 201d:第四核心結構 21:(第二)正面 211:資料輸入輸出緩衝器 212:命令及/或地址緩衝器 213:DRAM陣列區域 214:行解碼器 215:列解碼器 216:讀取/寫入緩衝器 217:控制邏輯 218:測試邏輯 219:電源供應器 220:冗餘修復器 22:背面 230:TSV 231:BTSV 300:(傳統)DRAM結構 301:DRAM結構 311:核心區域 314:DRAM陣列/記憶體庫 315:介面區域 40:第三混合鍵合結構 400:邏輯SOC 401:混合鍵合層 402:混合鍵合層 403:第一導電凸塊連接部 404:TSV 405:TSV 406:介電材料 407:TSV 408:鍵合區域 409:TSV 41:正面 42:背面 500:中介板 501:第二導電凸塊連接部 502:重新佈線層 503:C4凸塊 60:第二混合鍵合結構 600:基板 601:TSV 80:半導體結構 81:正面 82:背面 83:半導體基板 84:前段製程結構 85:後段製程結構
當結合附圖閱讀時，從以下詳細描述最佳理解本揭露之態樣。應注意，根據產業中之標準實踐，各種結構未按比例繪製。事實上，為了清楚論述可任意增大或減小各種結構之尺寸。
圖1說明根據本揭露一些實施例之半導體結構之剖視圖。
圖2說明半導體結構或半導體晶圓的正面及背面之定義。
圖3A說明一DRAM結構之上視圖。
圖3B說明一DRAM結構之上視圖。
圖4說明根據本揭露一些實施例之半導體結構之立體圖。
圖5A說明根據本揭露一些實施例之晶圓之剖視圖。
圖5B說明根據本揭露一些實施例之晶圓之剖視圖。
圖5C說明根據本揭露一些實施例之鍵合晶圓之剖視圖。
圖5D說明根據本揭露一些實施例之鍵合晶圓之剖視圖。
圖5E說明根據本揭露一些實施例之鍵合晶圓之剖視圖。
圖6說明根據本揭露一些實施例之DRAM之組織圖。
圖7說明根據本揭露一些實施例之DRAM核心結構之組織圖。
圖8A說明根據本揭露一些實施例之半導體結構之剖視圖。
圖8B說明根據本揭露一些實施例之半導體結構之剖視圖。
圖8C說明根據本揭露一些實施例之半導體結構之剖視圖。
圖8D說明根據本揭露一些實施例之半導體結構之剖視圖。
圖9A說明根據本揭露一些實施例之半導體結構之剖視圖。
圖9B說明根據本揭露一些實施例之半導體結構之剖視圖。
圖10A說明根據本揭露一些實施例之半導體結構之剖視圖。
圖10B說明根據本揭露一些實施例之半導體結構之剖視圖。
圖11A說明根據本揭露一些實施例之半導體結構之剖視圖。
圖11B說明根據本揭露一些實施例之半導體結構之剖視圖。
圖12A說明根據本揭露一些實施例之半導體結構之剖視圖。
圖12B說明根據本揭露一些實施例之半導體結構之剖視圖。
圖13說明根據本揭露一些實施例之半導體結構分割前鍵合晶圓及可能的區塊單元之立體圖。
圖14A至圖14D說明根據本揭露之形成半導體結構之一些實施例之剖視圖。
圖14E至圖14F說明根據本揭露之形成半導體結構之一些實施例之剖視圖。
10:(第一)混合鍵合結構
101:第一混合鍵合層
102:第二混合鍵合層
101A:第一表面
102A:第二表面
103:(第一)鍵合墊
104:(第二)鍵合墊
105:第一氧化物部分
106:第二氧化物部分
200:(DRAM)介面結構
201:(DRAM)核心結構

Claims (20)

  1. 一種動態隨機存取記憶體(DRAM)小晶片結構，其包含： 一第一混合鍵合結構，其具有一第一表面及一第二表面； 一DRAM介面結構，其接觸該第一混合鍵合結構的該第一表面；及 一第一DRAM核心結構，其接觸該第一混合鍵合結構的該第二表面，且該DRAM介面結構係經該第一混合鍵合結構而與該第一DRAM核心結構電性連接。
  2. 如請求項1所述的DRAM小晶片結構，其中該第一DRAM核心結構至少包含一DRAM陣列區域、一行解碼器及一列解碼器。
  3. 如請求項1所述的DRAM小晶片結構，其中該DRAM介面結構至少包含一資料輸入輸出緩衝器及一命令及/或地址緩衝器。
  4. 如請求項1所述的DRAM小晶片結構，其中該第一DRAM核心結構或該DRAM介面結構至少包含一讀取/寫入緩衝器、一控制邏輯、一測試邏輯、一電源供應器及/或一冗餘修復器。
  5. 如請求項1所述的DRAM小晶片結構，其進一步包含： 至少一第二混合鍵合結構，其位於該第一DRAM核心結構上；及 至少一第二DRAM核心結構，其位於該第二混合鍵合結構上。
  6. 如請求項5所述的DRAM小晶片結構，其進一步包含一第一穿透通孔，該穿透通孔電性連接該第二DRAM核心結構及該DRAM介面結構。
  7. 如請求項5所述的DRAM小晶片結構，其中該至少一第二DRAM核心結構包含複數個第二DRAM核心結構， 且一最頂部第二DRAM核心結構係該等第二DRAM核心結構當中最厚者。
  8. 一種半導體結構，其包含： 至少一動態隨機存取記憶體(DRAM)小晶片結構，每該DRAM小晶片結構包含： 一DRAM介面結構；及 至少一DRAM核心結構，其係經一晶圓鍵合技術鍵合於該DRAM介面結構上；及 一半導體晶粒，其具有一邏輯電路結構，其中該半導體晶粒係經一鍵合結構電性連接於該DRAM小晶片結構。
  9. 如請求項8所述的半導體結構，其中該鍵合結構包含一第一混合鍵合結構位於該DRAM小晶片結構及該半導體晶粒之間。
  10. 如請求項8所述的半導體結構，其中該鍵合結構包含一導電凸塊連接件接觸該DRAM小晶片結構及該半導體晶粒。
  11. 如請求項8所述的半導體結構，進一步包含一中介板支撐該DRAM小晶片結構及該半導體晶粒。
  12. 如請求項8所述的半導體結構，其中該半導體晶粒包含複數個第二穿透通孔接觸該鍵合結構。
  13. 如請求項8所述的半導體結構，其進一步包含： 一介電材料，其環繞該DRAM小晶片結構；及 複數個通孔，其被該介電材料所環繞，該等通孔接觸該半導體晶粒及一導電凸塊，其中該DRAM小晶片結構係位於該半導體晶粒及該導電凸塊之間。
  14. 如請求項8所述的半導體結構，其中該至少一DRAM核心結構包含複數個DRAM核心結構，該等DRAM核心結構經複數個第二混合鍵合結構而相互電性連接。
  15. 如請求項8所述的半導體結構，其中該至少一DRAM小晶片結構包含複數個DRAM小晶片結構排列為一行或一陣列，且未被分割。
  16. 一種製造動態隨機存取記憶體(DRAM)小晶片結構的方法，該方法包含： 形成一第一混合鍵合層於具有一DRAM介面結構的一第一晶圓上； 形成一第二混合鍵合層於具有一第一DRAM核心結構的一第二晶圓上； 經一混合鍵合操作而鍵合該第一晶圓及該第二晶圓以連接該第一混合鍵合層及該第二混合鍵合層，藉此取得一第一鍵合晶圓，且該DRAM介面結構係經該第一混合鍵合層及該第二混合鍵合層而電性連接於該第一DRAM核心結構；及 單體化該第一鍵合晶圓以取得一DRAM小晶片結構。
  17. 如請求項16所述的方法，其中該DRAM介面結構包含一資料輸入輸出緩衝器及一命令及/或地址緩衝器。
  18. 如請求項16所述的方法，其中該第一DRAM核心結構包含一DRAM陣列區域、一行解碼器及一列解碼器。
  19. 如請求項16所述的方法，其進一步包含： 經另一混合鍵合操作而鍵合一第三晶圓於該第一鍵合晶圓上，其中該第三晶圓具有一第二DRAM核心結構。
  20. 如請求項19所述的方法，其進一步包含： 於鍵合該第三晶圓於該第一鍵合晶圓上之前，在該第二晶圓形成一穿透通孔。
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