JP7043887B2

JP7043887B2 - ３レベル電力変換装置

Info

Publication number: JP7043887B2
Application number: JP2018034144A
Authority: JP
Inventors: 秀典田中; 裕次根本
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2018-02-28
Filing date: 2018-02-28
Publication date: 2022-03-30
Anticipated expiration: 2038-02-28
Also published as: JP2019149896A

Description

この発明は、３レベル電力変換装置に関し、特に、多層配線基板上に複数の半導体スイッチング素子が実装される３レベル電力変換装置に関する。

従来、多層配線基板上に複数の半導体スイッチング素子が実装される３レベル電力変換装置が知られている（たとえば、特許文献１参照）。

上記特許文献１の３レベル電力変換装置は、直流電源に並列に接続されるとともに、互いに直列に接続された２つの平滑コンデンサを備える。また、この３レベル電力変換装置は、直流電源および平滑コンデンサの各々に並列に接続されるとともに、互いに直列に接続された４つの半導体スイッチング素子を備える。この４つの半導体スイッチング素子の各々は、多層配線基板上に実装される場合がある。このとき、多層基板配線は、４つの半導体スイッチング素子の各々のソース端子に接続され、多層配線基板内に配線されるソース端子側基板配線と、４つの半導体スイッチング素子の各々のドレイン端子に接続され、多層配線基板内に配線されるドレイン端子側基板配線とを含む。また、４つの半導体スイッチング素子の各々の、ソース端子側基板配線とドレイン端子側基板配線との間には、寄生容量が生じる場合がある。電気的に接続されていない２つの配線間の場合、発生する寄生容量は配線の重なる面積と距離とに依存するが、４層配線基板としたときは、数ｐＦ程度の容量が不可避的に生じる。

特開２０１４－１０３７２５号公報

ここで、上記特許文献１に記載されているような従来の３レベル電力変換装置では、４つの半導体スイッチング素子の寄生容量が互いに異なるため、４つの寄生容量の各々に電荷を充電するのに要する時間に差が生じる。この場合、寄生容量の充電時間が互いに異なることに起因して、半導体スイッチング素子のオンオフに要する時間にも互いに差異が生じる。このため、２つの平滑コンデンサの放電（充電）の時間に差が生じる場合がある。この差は、通常は数ｎｓ～数十ｎｓレベルのわずかな差である。しかしながら、時間の経過によるスイッチング回数の増加とともに放電（充電）の時間差の影響が２つの平滑コンデンサ間に蓄積され、２つの平滑コンデンサのうち少なくとも一方の充電電圧が過大になり、平滑コンデンサに並列に接続されているスイッチング素子に過大な電圧が印加されるという問題点がある。

本発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、スイッチング素子に過大な電圧が印加されるのを抑制することが可能な３レベル電力変換装置を提供することである。

上記課題を解決するために、本発明は以下の技術的特徴を有する。

直流電源と、前記直流電源に接続され、第１のコンデンサ、第２のコンデンサがこの順で直列接続されたコンデンサ回路部と、前記コンデンサ回路部と並列に前記直流電源に接続され、第１のスイッチング素子、第２のスイッチング素子、第３のスイッチング素子、第４のスイッチング素子がこの順で直列接続されたスイッチング部と、前記第１のスイッチング素子と前記第２のスイッチング素子の接続点、前記第１のコンデンサと第２のコンデンサとの接続点にアノードとカソードが接続される第１のダイオードと、前記第３のスイッチング素子と前記第４のスイッチング素子の接続点、前記第１のコンデンサと第２のコンデンサとの接続点にアノードとカソードが接続される第２のダイオードと、を備える３レベル電力変換装置において、前記スイッチング部、前記第１のダイオードおよび前記第２のダイオードは多層配線基板上に実装され、前記第１のスイッチング素子、前記第２のスイッチング素子、前記第３のスイッチング素子、前記第４のスイッチング素子、前記第１のダイオード、前記第２のダイオードと前記多層配線との間で形成される寄生容量に基づいて、前記第１のスイッチング素子、前記第２のスイッチング素子、前記第３のスイッチング素子、前記第４のスイッチング素子、前記第１のダイオード、前記第２のダイオードのうち、少なくとも１の素子に並列に接続される電圧不平衡抑制コンデンサが接続される、ことを特徴とする３レベル電力変換装置である。

本発明により、スイッチング素子に過大な電圧が印加されるのを抑制することが可能な３レベル電力変換装置が提供される。

本発明の実施形態による３レベル電力変換装置の回路構成を示した図である。本発明の実施形態による３レベル電力変換装置のスイッチング回路の構成を示した概略図である。（図２（ａ）は、スイッチング回路の平面図である。図２（ｂ）は、図２（ａ）の２００－２００線に沿った断面図、図４（ｃ）は、図２（ａ）の３００－３００線に沿った断面図である。）本発明の実施形態による３レベル電力変換装置のスイッチング回路の構成変形例を示した概略図である。（図３（ａ）は、スイッチング回路の平面図である。図３（ｂ）は、図４（ａ）の２００－２００線に沿った断面図、図３（ｃ）は、図４（ａ）の３００－３００線に沿った断面図である。）従来の３レベル電力変換装置のスイッチング回路の構成を示した概略図である。従来の３レベル電力変換装置の動作を説明するための図である。３レベル電力変換装置の動作を説明するための図である。３レベル電力変換装置の電流波形を示した図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

まず、図４～図７を参照して、３レベル電力変換装置１００への寄生容量の影響について説明する。

（３レベル電力変換装置の構成）
まず、図４を参照して、３レベル電力変換装置１００の構成について説明する。図４に示すように、３レベル電力変換装置１００は、直流電源１を備える。また、３レベル電力変換装置１００は、直流電源１に並列に接続されるコンデンサ回路２を備える。コンデンサ回路２は、互いに直列に接続されたコンデンサ２ａとコンデンサ２ｂとを含む。なお、直流電源１は、直流電圧Ｅを出力する。

また、３レベル電力変換装置１００は、コンデンサ回路２に並列に接続されるスイッチング回路３を備える。スイッチング回路３において、第１半導体スイッチング素子３ａ、第２半導体スイッチング素子３ｂ、第３半導体スイッチング素子３ｃ、第４半導体スイッチング素子３ｄがこの順に正電圧側から負電圧側に向かって直列に接続されている。また、スイッチング回路３は、第１半導体スイッチング素子３ａ、第２半導体スイッチング素子３ｂ、第３半導体スイッチング素子３ｃ、および、第４半導体スイッチング素子３ｄの各々に逆並列に接続された、ダイオード３ｅ、ダイオード３ｆ、ダイオード３ｇ、および、ダイオード３ｈを含む。なお、第１半導体スイッチング素子３ａ、第２半導体スイッチング素子３ｂ、第３半導体スイッチング素子３ｃ、および、第４半導体スイッチング素子３ｄの各々は、多層配線基板４（図４参照）上に実装されている。なお、第１半導体スイッチング素子３ａ、第２半導体スイッチング素子３ｂ、第３半導体スイッチング素子３ｃ、第４半導体スイッチング素子３ｄのうち、少なくとも１つはワイドバンドギャップ半導体を含む半導体スイッチング素子であってよい。例えば、シリコンカーバイド、ガリウムナイトライド、ダイヤモンド等を基材とした半導体スイッチング素子を含む。

また、３レベル電力変換装置１００には、ダイオード５ａとダイオード５ｂとが設けられている。ダイオード５ａは、コンデンサ２ａとコンデンサ２ｂとの間の直流中点Ｍ（Ｍ１）と、第１半導体スイッチング素子３ａと第２半導体スイッチング素子３ｂとの間の接続点Ａとの間に設けられている。具体的には、ダイオード５ａのアノードと直流中点Ｍ（Ｍ１）とが接続されている。また、ダイオード５ａのカソードと接続点Ａとが接続されている。なお、ダイオード５ａ、ダイオード５ｂのうち、少なくとも１つはワイドバンドギャップ半導体を含む半導体スイッチング素子であってよい。例えば、シリコンカーバイド、ガリウムナイトライド、ダイヤモンド等を基材とした半導体スイッチング素子を含む。

また、ダイオード５ｂは、直流中点Ｍ１と、第３半導体スイッチング素子３ｃおよび第４半導体スイッチング素子３ｄの間の接続点Ｂとの間に設けられている。具体的には、ダイオード５ｂのカソードと直流中点Ｍ１とが接続されている。また、ダイオード５ｂのアノードと接続点Ｂとが接続されている。また、ダイオード５ａのアノードとダイオード５ｂのカソードとは接続されている。

また、３レベル電力変換装置１００には、絶縁トランス６が設けられている。絶縁トランス６の一方側の端子６ａは、第２半導体スイッチング素子３ｂと第３半導体スイッチング素子３ｃとの間の接続点Ｃに接続されている。また、絶縁トランス６の他方側の端子６ｂは、コンデンサ２ａとコンデンサ２ｂとの間の直流中点Ｍ（Ｍ２）に接続されている。なお、絶縁トランス６の端子６ａと接続点Ｃとの間には、直流カット用コンデンサ６ｃが設けられている。

また、３レベル電力変換装置１００は、絶縁トランス６の２次側に設けられる整流回路１０１を含む。スイッチング回路３に含まれる各半導体スイッチング素子のスイッチングにより絶縁トランス６に印加される電圧Ｖｔ（高周波交流）は、絶縁トランス６により整流回路１０１に伝達される。そして、整流回路１０１により交流から直流に変換された電圧が、整流回路１０１に並列に接続されている負荷１０２に印加される。すなわち、３レベル電力変換装置１００は、ＤＣ／ＤＣコンバータとして機能する。なお、整流回路１０１は、ダイオード、リアクタンス、および、コンデンサからなる回路であるが、整流回路１０１の回路構成はこれに限られない。

なお、第１半導体スイッチング素子３ａおよび第２半導体スイッチング素子３ｂがオンで、かつ、第３半導体スイッチング素子３ｃおよび第４半導体スイッチング素子３ｄがオフである場合には、Ｖｔ＝Ｅ／２となる。また、第３半導体スイッチング素子３ｃおよび第４半導体スイッチング素子３ｄがオンで、かつ、第１半導体スイッチング素子３ａおよび第２半導体スイッチング素子３ｂがオフである場合には、Ｖｔ＝－Ｅ／２となる。また、第２半導体スイッチング素子３ｂおよび第３半導体スイッチング素子３ｃがオンで、かつ、第１半導体スイッチング素子３ａおよび第４半導体スイッチング素子３ｄがオフである場合には、Ｖｔ＝０となる。

Ｖｔ＝Ｅ／２である期間、Ｖｔ＝０である期間、および、Ｖｔ＝－Ｅ／２である期間の比率が制御（ＰＷＭ制御）されることにより、負荷１０２に印加される電圧が制御される。

図５に示すように、第１半導体スイッチング素子３ａ、第２半導体スイッチング素子３ｂ、第３半導体スイッチング素子３ｃ、および、第４半導体スイッチング素子３ｄは、多層配線基板４の実装面４ａ上において、所定の方向一列に並んで配置されている。また、図３の回路を構成するようにコンデンサ２ａ、コンデンサ２ｂ、ダイオード５ａおよびダイオード５ｂが配置されている。なお、図５は概略図である。加えて、各半導体スイッチング素子の配置は一列に限らず、３レベル電力変換回路として成立していればこれに限らない。

また、多層配線基板４は、第１半導体スイッチング素子３ａ、第２半導体スイッチング素子３ｂ、第３半導体スイッチング素子３ｃ、および、第４半導体スイッチング素子３ｄの各々のソース端子Ｓに接続されている、ソース端子側基板配線１０ａ、ソース端子側基板配線１０ｂ、ソース端子側基板配線１０ｃ、および、ソース端子側基板配線１０ｄを含む。また、多層配線基板４は、第１半導体スイッチング素子３ａ、第２半導体スイッチング素子３ｂ、第３半導体スイッチング素子３ｃ、および、第４半導体スイッチング素子３ｄの各々のドレイン端子Ｄ（図５（ｂ）参照）に接続されている、ドレイン端子側基板配線２０ａ、ドレイン端子側基板配線２０ｂ、ドレイン端子側基板配線２０ｃ、および、ドレイン端子側基板配線２０ｄを含む。なお、ドレイン端子側基板配線２０ｂと直流中性配線３０にはダイオード５ａのカソード端子Ｋ、アノード端子Ａが接続されている（図５（ｃ）参照）。また、直流中性配線３０とソース端子側基板配線１０ｃにはダイオード５ｂのカソード端子Ｋ、アノード端子Ａが接続されている（図５（ｃ）参照）。上記の各ソース端子側基板配線（１０ａ、１０ｂ、１０ｃ、１０ｄ）、各ドレイン端子側基板配線（２０ａ、２０ｂ、２０ｃ、２０ｄ）およびにより、直流中性配線に接続されている半導体スイッチング素子（３ａ、３ｂ、３ｃ、３ｄ）、ダイオード５ａ、５ｂ、コンデンサ２ａ、２ｂの放熱（冷却）がされる。

また、ソース端子側基板配線１０ａとドレイン端子側基板配線２０ｂとの組、ソース端子側基板配線１０ｂとドレイン端子側基板配線２０ｃとの組、および、ソース端子側基板配線１０ｃとドレイン端子側基板配線２０ｄとの組の各々は、一体的に形成されている。

また、第１半導体スイッチング素子３ａのソース端子側基板配線１０ａとドレイン端子側基板配線２０ａとの間には、寄生容量Ｃｐ１（図６（ｂ）参照）が生じる。また、第２半導体スイッチング素子３ｂのソース端子側基板配線１０ｂとドレイン端子側基板配線２０ｂとの間には、寄生容量Ｃｐ２（図６（ｄ）参照）が生じる。第３半導体スイッチング素子３ｃのソース端子側基板配線１０ｃとドレイン端子側基板配線２０ｃとの間には、寄生容量Ｃｐ３（図示せず）が生じる。また、第４半導体スイッチング素子３ｄのソース端子側基板配線１０ｄとドレイン端子側基板配線２０ｄとの間には、寄生容量Ｃｐ４（図示せず）が生じる。同様にダイオード５ａのドレイン端子側基板配線２０ｂと直流中性配線３０の間には寄生容量Ｃｐ５（図示せず）、ダイオード５ｂの直流中性配線３０とソース端子側基板配線１０ｃの間には寄生容量Ｃｐ６（図示せず）が生じる。なお、ここでは寄生容量とは各半導体スイッチング素子（１０ａ、１０ｂ、１０ｃ、１０ｄ）、ダイオード５ａ、５ｂ自身の出力容量を含んだものとする。

（３レベル電力変換装置の動作）
まず、図６、図７を参照して、３レベル電力変換装置１００の動作について説明する。図６（ａ）に示すように、第１半導体スイッチング素子３ａおよび第２半導体スイッチング素子３ｂがオンで、かつ、第３半導体スイッチング素子３ｃおよび第４半導体スイッチング素子３ｄがオフである状態（正電圧モード）では、コンデンサ２ａの放電により、電流（図６（ａ）の破線の矢印）が、コンデンサ２ａ、第１半導体スイッチング素子３ａ、第２半導体スイッチング素子３ｂ、直流カット用コンデンサ６ｃ、絶縁トランス６のルートを流れる。なお、コンデンサ２ａに流れる電流波形（図７の実線を参照）、および、コンデンサ２ｂに流れる電流波形（図７の破線を参照）に示すように、この正電圧モード中では、コンデンサ２ａは放電されているとともにコンデンサ２ｂは充電されている。図７のｔ１からｔ２までが正電圧モードに相当する。コンデンサ２ａは放電するため、電荷が減少する。

次に、図６（ｂ）に示すように、正電圧モード中に第１半導体スイッチング素子３ａだけがオフされる。この場合、コンデンサ２ａの放電により、電流（図６（ｂ）の破線の矢印）が、コンデンサ２ａ、寄生容量Ｃｐ１、第２半導体スイッチング素子３ｂ、直流カット用コンデンサ６ｃ、絶縁トランス６のルートを流れる。これにより、第１半導体スイッチング素子３ａの寄生容量Ｃｐ１が、コンデンサ２ａの放電により充電される。なお、第１半導体スイッチング素子３ａがオフされて所定の時間後（または略同時）に第３半導体スイッチング素子３ｃがオンされる。

この場合、寄生容量Ｃｐ１の電圧がＰＭ間の電圧（Ｅ／２）に達するまで、コンデンサ２ａの放電が継続されるとともに、正電圧モードが継続される。そして、寄生容量Ｃｐ１の電圧がＰＭ間の電圧（Ｅ／２）に達したら、正還流モード（図７参照）に遷移する。すなわち、寄生容量Ｃｐ１が大きいほど、正電圧モードの時間が長くなるとともに、その分、正還流モードの時間が短くなる。すなわち、図７におけるｔ２の時点が時間軸のｔ３側にシフトする。

正還流モード中においては、図６（ｃ）に示すように、第２半導体スイッチング素子３ｂがオンされており、第３半導体スイッチング素子がオンされるまでの間は、電流（図６（ｃ）の破線の矢印）は、寄生容量Ｃｐ５、第２半導体スイッチング素子３ｂ、直流カット用コンデンサ６ｃ、絶縁トランス６のルートを流れる。この電流により、寄生容量Ｃｐ５が放電される。なお、正または負の還流モード中は、コンデンサ２ａおよびコンデンサ２ｂの充放電は行われない。

次に、図６（ｄ）に示すように、正還流モード中において、第３半導体スイッチング素子３ｃがオンされる。この場合、電流（図６（ｄ）の破線の矢印）は、寄生容量Ｃｐ６、寄生容量Ｃｐ３、直流カット用コンデンサ６ｃ、絶縁トランス６のルートを流れる。この電流により、ダイオード５ｂの寄生容量Ｃｐ６は充電され、第３半導体スイッチング素子３ｃの寄生容量Ｃｐ３が放電される。なお、正還流モード中において、図６（ｄ）は、図６（ｃ）及び図６（ｅ）と比較して短い期間である。

この場合、寄生容量Ｃｐ３の電圧が、定常時の電圧に達するまで、電流は流れ続け、第２半導体スイッチング素子３ｂがオンすると図６（ｅ）に電流経路が移行する。電流が流れ続けている間は、寄生容量Ｃｐ６は充電、寄生容量Ｃｐ３は放電する。

次に、図６（ｆ）に示すように、正還流モード中において、第２半導体スイッチング素子３ｂをオフにすると、寄生容量Ｃｐ２の充電が始まる。電流（図６（ｆ）の破線の矢印）は、ダイオード５ａ、第２半導体スイッチング素子の寄生容量Ｃｐ２と、直流カット用コンデンサ６ｃ、絶縁トランス６のルートを流れる。この電流により、Ｃｐ２が充電される。

この場合、寄生容量Ｃｐ２の充電が完了することで、負電圧モードへ遷移する。すなわち、寄生容量Ｃｐ２、Ｃｐ３、Ｃｐ５、Ｃｐ６が大きいほど正還流モードの時間が長くなるとともに、負電圧モードの時間が短くなる。また、正還流モード中において図６（ｄ）の電流経路が無視できる程度の期間であれば、寄生容量Ｃｐ２、Ｃｐ５が大きいほど正還流モードの時間が長くなるとともに、負電圧モードの時間が短くなる。

また、図７に示すように、負電圧モードから負還流モードに遷移する場合でも、上記した動作原理と略同じであるので詳細な説明は省略するが、寄生容量Ｃｐ４が大きいほど、負電圧モードの時間が長くなるとともに、その分、負還流モードの時間が短くなる。また、寄生容量Ｃｐ２、Ｃｐ３、Ｃｐ５、Ｃｐ６が大きいほど、負還流モードの時間が長くなるとともに、その分、正電圧モードの時間が短くなる。さらに、負還流モードにおいて寄生容量Ｃｐ２、Ｃｐ５を流れる電流経路が無視できる程度の期間であれば、寄生容量Ｃｐ３、Ｃｐ６が大きいほど負還流モードの時間が長くなるとともに、正電圧モードの時間が短くなる。

このように上記３レベル電力変換装置の動作の説明から明らかなように、各半導体素子とそれらが実装される多層配線基板に設けられている配線によって生じる寄生容量によって、コンデンサ２ａ、コンデンサ２ｂの充放電時間が動作中異なってしまう。このため動作中のスイッチング素子に過大な電圧が印加されてしまう。

図１（ａ）～（ｃ）は、本発明の実施形態を示したものである。第１半導体スイッチング素子、第２半導体スイッチング素子、ダイオード５ａにそれぞれ電圧不平衡抑制コンデンサＣが並列接続されている。第３半導体スイッチング素子、第４半導体スイッチング素子、第２ダイオードについては、対称性を考慮して図示していない。なお、本実施形態においても、第１半導体スイッチング素子３ａ、第２半導体スイッチング素子３ｂ、第３半導体スイッチング素子３ｃ、第４半導体スイッチング素子３ｄ、第１ダイオード、第２ダイオードのうち、少なくとも１つはワイドバンドギャップ半導体を含む半導体スイッチング素子であってよい。例えば、シリコンカーバイド、ガリウムナイトライド、ダイヤモンド等を基材とした半導体スイッチング素子を含む。

図１（ａ）では、第１半導体スイッチング素子に並列に電圧不平衡抑制コンデンサＣが接続されている。これは上記の動作の説明から、正電圧モードの時間を長くする効果がある。第４の半導体スイッチング素子と配線との寄生容量であるＣｐ４により負電圧モードが相対的に長くなってしまった場合、正電圧モードを負電圧モードと同等の期間長さとするために接続する。具体的には、寄生容量Ｃｐ１と寄生容量Ｃｐ４との差分を補完可能な大きさの電圧不平衡抑制コンデンサＣを接続する。なお、電圧不平衡抑制コンデンサＣは、周囲温度に対して、静電容量の値の変化が小さいもの、または後述する多層配線板の温度変化に対して、静電容量の値の変化が小さいものでよい。電圧不平衡抑制コンデンサＣの温度対する静電容量の変化率としては、使用環境温度範囲で数％程度が望ましい。

図１（ｂ）では、第２半導体スイッチング素子に並列に電圧不平衡抑制コンデンサＣが接続されている。これは上記の動作の説明から、正還流モードの時間を長くし、負電圧モードの時間を短くする効果がある。例えば、第３の半導体スイッチング素子と配線との寄生容量であるＣｐ３により正電圧モードが相対的に短くなってしまった場合、負電圧モードを正電圧モードと同等の期間長さとするために接続する。具体的には、寄生容量Ｃｐ２とＣｐ５の合成容量と寄生容量Ｃｐ３とＣｐ６の合成容量の差分を補完可能な大きさの電圧不平衡抑制コンデンサＣを接続する。

図１（ｃ）では、第１ダイオードに並列に電圧不平衡抑制コンデンサＣが接続されている。これは上記の動作の説明から、正還流モードの時間を長くし、負電圧モードの時間を短くする効果がある。第４の半導体スイッチング素子と配線との寄生容量であるＣｐ４により負電圧モードが相対的に長くなってしまった場合、正電圧モードを負電圧モードと同等の期間長さとするために接続する。具体的には、寄生容量Ｃｐ２とＣｐ５の合成容量と寄生容量Ｃｐ３とＣｐ６の合成容量の差分を補完可能な大きさの電圧不平衡抑制コンデンサＣを接続する。

図２では、電圧不平衡抑制コンデンサＣを実装する配線を示す図である。各半導体スイッチング素子が実装される各ドレイン端子側基板配線（２０ａ、２０ｂ、２０ｃ、２０ｄ）を所定の方向に延在させることで電圧不平衡抑制コンデンサ接続配線４０のための電極を設けている。この電極に電圧不平衡抑制コンデンサＣを実装することで、各半導体スイッチング素子の直近に設けることができる。ここでは、各半導体素子のすべてに並列に電圧不平衡抑制コンデンサＣを実装しているが、各半導体素子の少なくとも１つに電圧不平衡抑制コンデンサＣを実装してもよい。

図３は、実施形態の変形例を示す図である。図２との相違は、電圧不平衡抑制コンデンサＣが各半導体素子の実装面とは反対側の裏面に実装されていることである。この場合、電圧不平衡抑制コンデンサＣが実装される電極は実装面とは反対側の裏面に設けられている。このため各半導体スイッチング素子が実装される各ドレイン端子側基板配線（２０ａ、２０ｂ、２０ｃ、２０ｄ）を所定の方向に延在させることなく電圧不平衡抑制コンデンサＣが実装できる。結果、形態にすることで、多層配線板の面積を小さくすることができ、加えて半導体素子と電圧不平衡抑制コンデンサＣが、同じ面に実装されるよりも半導体素子と電圧不平衡抑制コンデンサＣとを比較的直近に実装可能となる。

以上、本発明を実施形態に沿って説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施形態に、変更または改良を加えることが可能であることは当業者には明らかである。

１直流電源
２コンデンサ回路
２ａ、２ｂコンデンサ
３、１３スイッチング回路
３ａ、第１半導体スイッチング素子
３ｂ、第２半導体スイッチング素子
３ｃ、第３半導体スイッチング素子
３ｄ、第４半導体スイッチング素子
４多層配線基板
４ａ実装面
１０ａ、１０ｂ、１０ｃ、１０ｄ、ソース端子側基板配線
２０ａ、２０ｂ、２０ｃ、２０ｄ、ドレイン端子側基板配線
３０、直流中性配線
１００３レベル電力変換装置
Ｃｐ１、Ｃｐ２、Ｃｐ３、Ｃｐ４、Ｃｐ６、Ｃｐ７寄生容量
Ｄドレイン端子
Ｓソース端子
Ｃ電圧不平衡抑制コンデンサ
４０、電圧不平衡抑制コンデンサ接続配線

Claims

直流電源と、
前記直流電源と並列に接続され、第１のコンデンサと、第２のコンデンサとが直列接続されたコンデンサ回路部と、
前記コンデンサ回路部と並列に前記直流電源に接続され、第１のスイッチング素子、第２
のスイッチング素子、第３のスイッチング素子及び第４のスイッチング素子がこの順で直
列接続されたスイッチング部と、
前記第１のスイッチング素子と前記第２のスイッチング素子の接続点にカソードが、前記
第１のコンデンサと第２のコンデンサとの接続点にアノードがそれぞれ接続される第１の
ダイオードと、
前記第３のスイッチング素子と前記第４のスイッチング素子の接続点にアノードが、前記
第１のコンデンサと第２のコンデンサとの接続点にカソードがそれぞれ接続される第２の
ダイオードと、
を備える３レベル電力変換装置において、
前記スイッチング部、前記第１のダイオードおよび前記第２のダイオードは多層配線基
板上に設けられた配線に実装され、
前記第１のスイッチング素子、前記第２のスイッチング素子、前記第３のスイッチング
素子、前記第４のスイッチング素子、前記第１のダイオード、前記第２のダイオードのそれぞれの電流経路を形成する一方の端子に接続される多層配線と他方の端子に接続される多層配線との間で形成される寄生容量に基づいて決定される静電容量を有し、前記第１のコンデンサの電圧と前期第２のコンデンサの電圧との間の不平衡を抑制する電圧不平衡抑制コンデンサが、前記第１のスイッチング素子、前記第２のスイッチング素子、前記第３のスイッチング素子、前記第４のスイッチング素子、前記第１のダイオード、前記第２のダイオードのうち、少なくとも１の素子に並列に接続される、
ことを特徴とする３レベル電力変換装置。
前記電圧不平衡抑制コンデンサは、
前記第１のスイッチング素子と前記第４のスイッチング素子の寄生容量の差分、又は、前記第２のスイッチング素子と前記第１のダイオードの寄生容量の合成容量と前記第３のスイッチング素子と前記第２のダイオードの寄生容量の合成容量との差分に応じた静電容量を有する、
ことを特徴とする請求項１に記載の３レベル電力変換装置。
前記多層配線基板は、
前記電圧不平衡抑制コンデンサが接続される電極が設けられている、
ことを特徴とする請求項１または請求項２に記載の３レベル電力変換装置。
前記第１のスイッチング素子、前記第２のスイッチング素子、前記第３のスイッチング
素子、前記第４のスイッチング素子、前記第１のダイオード、前記第２のダイオードの少
なくとも１の素子は、ワイドバンドギャップ半導体である、
ことを特徴とする請求項１から請求項３のいずれかに記載の３レベル電力変換装置。