JP6028620B2 - ３レベルインバータのスナバ回路 - Google Patents

Description

本発明は、３レベルインバータのスナバ回路に関し、例えばＡ−ＮＰＣ（Ａｄｖａｎｃｅｄ−Ｎｅｕｔｒａｌ Ｐｏｉｎｔ Ｃｌａｍｐｅｄ）型３レベルインバータにおける中アームのスイッチングサージ吸収用スナバ回路に関するものである。

従来、３レベルインバータのスナバ回路としては、例えば特許文献１〜５に記載のものが提案されていた。

特許文献１〜３では、１つのスナバで複数の素子のサージ電圧を吸収できるスナバ回路を提案している。複数のスイッチング素子をモジュール化したものは素子間の配線が短いため、上記特許文献１〜３のスナバ回路を適用できる。しかしモジュール品は電流容量が限られ、大電流を扱えるモジュール品はまだ存在しない。代わりに個別の素子を組み合わせて回路を構成すると、各素子間の配線が長くなり寄生リアクタンス成分が増え、サージ電圧が増加してしまう。

図８は、Ａ−ＮＰＣ型３レベルインバータの複数のスイッチング素子にまとめてスナバ回路を適用した際に、問題となる寄生リアクタンス成分の配置をリアクタンス記号で示している。図８において、直列接続された２つの直流コンデンサ１０Ｐ，１０Ｎは、図示省略の直流電源から各々＋Ｅの電圧が印加され、直流電源回路を構成している。

この直流電源回路の正極端Ｐと負極端Ｎの間には、上アーム側のスイッチング素子Ｔ１および下アーム側のスイッチング素子Ｔ４が直列に接続されている。前記直流コンデンサ１０Ｐ，１０Ｎの共通接続点（直流電源回路の中性点Ｍ）と前記スイッチング素子Ｔ１，Ｔ４の共通接続点（交流出力端ＡＣ）の間には、中アーム側のスイッチング素子Ｔ２，Ｔ３が直列に接続されている。

前記正極端Ｐと中性点Ｍの間にはスナバ回路用のコンデンサＣ１１およびダイオードＤ１１が直列に接続され、前記負極端Ｎと中性点Ｍの間にはスナバ回路用のコンデンサＣ１２およびダイオードＤ１２が直列に接続されている。

図８に示すように、各スイッチング素子Ｔ１〜Ｔ４間に寄生リアクタンス成分がある場合では、特許文献１〜３に記載のスナバ回路を適用してもサージ電圧を抑制する効果は得られない。そこで、各スイッチング素子個別に取り付けることができ、寄生リアクタンス成分が大きくてもサージを抑制できるスナバ回路が必要となる。

特許文献４には、コンデンサを個別配置にすることでサージ電圧を抑えたスナバ回路方式が開示されているが、一部のスイッチング素子に発生するサージ電圧の吸収効果がないという問題点がある。図９にサージ電圧抑制効果が得られない例を示す。

図９において、図８と同一部分は同一符号をもって示している。直流電源回路の正極端Ｐと負極端Ｎの間にはスイッチング素子Ｇ１〜Ｇ４が直列に接続され、スイッチング素子Ｇ２，Ｇ３の共通接続点を交流出力端ＡＣとしている。また、前記正極端Ｐと負極端Ｎの間にはアームコンデンサＣ１，Ｃ２が直列に接続されている。

前記スイッチング素子Ｇ１，Ｇ２の共通接続点にはダイオードＤ１１のカソードが接続され、スイッチング素子Ｇ３，Ｇ４の共通接続点にはダイオードＤ１２のアノードが接続され、前記中性点ＭとダイオードＤ１１のアノードとダイオードＤ１２のカソードは、アームコンデンサＣ１，Ｃ２の共通接続点に各々接続されている。Ｌ１，Ｌ２は寄生リアクタンス成分を示している。

図９の構成において、スイッチング素子Ｇ２，Ｇ３がＯＮ状態にあり、そこからスイッチング素子Ｇ２のみをＯＦＦすることを考える。この時、寄生リアクタンス成分Ｌ１を流れる電流はアームコンデンサＣ２，スイッチング素子Ｇ４，Ｇ３を迂回すればよい。しかし、寄生リアクタンス成分Ｌ２を流れる電流の迂回路がなく、寄生リアクタンス成分Ｌ２の磁気エネルギーがダイオードＤ１１を介してスイッチング素子Ｇ２のサージ電圧として現われてしまう（図示実線の矢印）。

図１０は、ＡＮＰＣ型３レベルインバータにおいて、各スイッチング素子に従来からあるＣＲＤスナバ回路を取り付けた構成を示している。図１０において図８と同一部分は同一符号をもって示している。Ｄ１〜Ｄ４は各スイッチング素子Ｔ１〜Ｔ４の寄生逆並列ダイオードを示している。

上アームのスイッチング素子Ｔ１の両端間にはスナバコンデンサＣ１およびスナバダイオードＤ１ａが直列に接続され、それらの共通接続点と前記負極端Ｎの間にはスナバ抵抗Ｒ１が接続されている。

中アームのスイッチング素子Ｔ２の両端間にはスナバコンデンサＣ２およびスナバダイオードＤ２ａが直列に接続され、それらの共通接続点と前記負極端Ｎの間にはスナバ抵抗Ｒ２が接続されている。

中アームのスイッチング素子Ｔ３の両端間にはスナバコンデンサＣ３およびスナバダイオードＤ３ａが直列に接続され、それらの共通接続点と前記正極端Ｐの間にはスナバ抵抗Ｒ３が接続されている。

下アームのスイッチング素子Ｔ４の両端間にはスナバコンデンサＣ４およびスナバダイオードＤ４ａが直列に接続され、それらの共通接続点と前記正極端Ｐの間にはスナバ抵抗Ｒ４が接続されている。

前記各スイッチング素子Ｔ１〜Ｔ４を選択的にオン、オフ制御することにより、交流出力端ＡＣに３レベルの電圧が導出される。

すなわち、
Ｔ１，Ｔ２がＯＮ：電圧＋Ｅを出力
Ｔ２，Ｔ３がＯＮ：零電圧を出力
Ｔ３，Ｔ４がＯＮ：電圧−Ｅを出力
となる。

特開２０１０−２５２５４８号公報 特開２００３−０５２１７８号公報 特開平１１−１３６９５４号公報 特開平１１−３４１８２２号公報 特開平０７−３１２８７２号公報

３レベルインバータの各スイッチング素子に個別にＣＲＤスナバ回路を設けた図１０の回路では、以下に述べる２点の問題点がある。尚、２つの問題点を説明するために、図１０の回路に流れる電流の経路を図１１、図１２に示す。

＜問題点１＞
スイッチング素子Ｔ４がＯＮすると図１１（ａ）の矢印のように電流が流れてスナバコンデンサＣ３は直流コンデンサ１０Ｐ，１０Ｎによって＋２Ｅに充電される。その後、スイッチング素子Ｔ４がＯＦＦ，スイッチング素子Ｔ２がＯＮすると、図１１（ｂ）の矢印のように電流が流れてスナバコンデンサＣ３は＋Ｅに放電される。そのときに移動したエネルギーはスナバ抵抗Ｒ３で消費されるので、損失が増加してしまう。また、スナバ抵抗Ｒ３として損失による発熱に耐えられるような抵抗を選定する必要があり、大型化やコスト増加の問題がある。

＜問題点２＞
スイッチング素子Ｔ１をＯＦＦし、スイッチング素子Ｔ３をＯＮにして図１２の破線で示すように中アームのスイッチング素子Ｔ２，Ｔ３に電流を流すことを考える。しかし中アームに寄生リアクタンス成分（図示寄生Ｌ）があると、中アーム通過電流が増加するまでに時間がかかってしまう。その間、スナバコンデンサＣ３が＋Ｅに充電されているため、電流は図１２の実線で示すスナバコンデンサＣ３、スナバ抵抗Ｒ３を通過し、スナバコンデンサＣ３が放電されてしまう。スナバコンデンサＣ３には、直流コンデンサ１０Ｐ，１０Ｎから電荷が再充電されるが、この再充電が間に合わないと、スイッチング素子Ｔ１をＯＮした際に大電流が流れ、素子が破壊されてしまう。

上記の問題点１を解決するには、スナバ抵抗Ｒ３として値の大きなものを選定すればよい。しかし、問題点２の解決には逆に値の小さなスナバ抵抗Ｒ３を必要とするので、従来のＣＲＤスナバ回路では２つの問題点を同時に解決できない。また、吸収したサージエネルギーを放電する必要があるため、スナバ抵抗の値を大きくすることはできない。

本発明は上記課題を解決するものであり、その目的は、各素子間の配線に寄生リアクタンス成分がある場合でも電圧サージを抑制すること、またスナバコンデンサＣ３の充電電圧が＋Ｅを超えることが抑制されてサージ電圧を抑制することができ、スナバコンデンサＣ３の充電電圧が＋Ｅを超えることを抑制し、素子Ｔ３の＋Ｅを上回るサージ電圧を確実に抑制することができる３レベルインバータのスナバ回路を提供することにある。

上記課題を解決するための請求項１に記載の３レベルインバータのスナバ回路は、電源中性点を有した直流電源回路の正極端と交流出力端の間に接続された正極側スイッチング素子と、前記直流電源回路の負極端と前記交流出力端の間に接続された負極側スイッチング素子と、前記電源中性点と前記交流出力端の間に直列接続され、互いに逆の耐圧方向に制御できる第１および第２の中性点スイッチング素子と、前記正極側、負極側、中性点の各スイッチング素子に各々設けられたスナバ回路とを備え、前記第１および第２の中性点スイッチング素子のうちいずれか一方に設けられたスナバ回路は、当該いずれか一方の中性点スイッチング素子の両端間に直列接続された第１のスナバダイオードおよびスナバコンデンサと、前記第１のスナバダイオードおよびスナバコンデンサの共通接続点に一端が接続された第１のスナバ抵抗と、前記第１のスナバ抵抗の他端と前記直流電源回路の正極端の間に並列接続された第２の抵抗および第２のダイオードとを備えていることを特徴としている。

上記構成によれば、不要なエネルギーの移動を抑制してエネルギー損失増加を抑えることができ、またスイッチングによるサージ電圧を抑制することができる。このため、中性点スイッチング素子間の配線が長い場合でも、効果的に電圧サージを抑制するスナバ回路を実現できる。また、すべて受動素子によってスナバ回路を構成できるため、追加のゲート回路や制御回路が不要である。

また請求項２に記載の３レベルインバータのスナバ回路は、電源中性点を有した直流電源回路の正極端と交流出力端の間に接続された正極側スイッチング素子と、前記直流電源回路の負極端と前記交流出力端の間に接続された負極側スイッチング素子と、前記電源中性点と前記交流出力端の間に直列接続され、互いに逆の耐圧方向に制御できる第１および第２の中性点スイッチング素子と、前記正極側、負極側、中性点の各スイッチング素子に各々設けられたスナバ回路とを備え、前記第１および第２の中性点スイッチング素子のうちいずれか一方に設けられたスナバ回路は、当該いずれか一方の中性点スイッチング素子の両端間に直列接続された第１のスナバダイオードおよびスナバコンデンサと、前記第１のスナバダイオードおよびスナバコンデンサの共通接続点に一端が接続された第１のスナバ抵抗と、前記第１のスナバ抵抗の他端と前記直流電源回路の正極端の間に接続されたスイッチング手段とを備えていることを特徴としている。

上記構成によれば、第１および第２の中性点スイッチング素子のうちいずれか一方に設けられたスナバ回路のスナバコンデンサが過充電される経路を無効にすることができる回路設計となっているため、スナバ抵抗の抵抗値を小さく選定することができる。このため、スナバコンデンサの放電が発生しても素早く再充電が可能となるため、効果的に電圧サージを抑制することができ、またエネルギー損失を小さくすることができる。

また請求項３に記載の３レベルインバータのスナバ回路は、請求項２において、前記スイッチング手段は、双方向スイッチにより構成されていることを特徴としている。

上記構成によれば、第１および第２の中性点スイッチング素子のうちいずれか一方に設けられたスナバ回路のスナバコンデンサの、過充電される経路と過放電される経路とを無効にすることができるので、スナバコンデンサの不要な充放電を抑制してエネルギー損失を小さくすることができる。

また請求項４に記載の３レベルインバータのスナバ回路は、電源中性点を有した直流電源回路の正極端と交流出力端の間に接続された正極側スイッチング素子と、前記直流電源回路の負極端と前記交流出力端の間に接続された負極側スイッチング素子と、前記電源中性点と前記交流出力端の間に並列接続され、互いに逆の耐圧方向に制御できる第１および第２の中性点スイッチング素子と、前記正極側、負極側、中性点の各スイッチング素子に各々設けられたスナバ回路とを備え、前記第１の中性点スイッチング素子に設けられたスナバ回路は、第１の中性点スイッチング素子の両端間に直列接続された第１のスナバダイオードおよび第１のスナバコンデンサと、前記第１のスナバダイオードおよび第１のスナバコンデンサの共通接続点と前記直流電源回路の正極端の間に接続された第１のスナバ抵抗とを備え、前記第２の中性点スイッチング素子に設けられたスナバ回路は、第２の中性点スイッチング素子の両端間に直列接続された第２のスナバダイオードおよび第２のスナバコンデンサと、前記第２のスナバダイオードおよび第２のスナバコンデンサの共通接続点と前記直流電源回路の負極端の間に接続された第２のスナバ抵抗とを備えていることを特徴としている。

上記構成によれば、スナバコンデンサの過充電を防止することができる回路設計となっているため、スナバ抵抗の抵抗値を小さく選定することが可能となる。このため、大電流を扱うインバータで複数のスイッチング素子がモジュール化された部品を使わずに構成した場合、各素子間の配線の寄生リアクタンス成分が増加し、それによるスナバコンデンサの放電が発生してもすぐに再充電が可能となるため、効果的に電圧サージを抑制することができる。

また請求項５に記載の３レベルインバータのスナバ回路は、電源中性点を有した直流電源回路の正極端と交流出力端の間に接続された正極側スイッチング素子と、前記直流電源回路の負極端と前記交流出力端の間に接続された負極側スイッチング素子と、前記電源中性点と前記交流出力端の間に直列接続され、互いに逆の耐圧方向に制御できる第１および第２の中性点スイッチング素子と、前記正極側スイッチング素子および負極側スイッチング素子に各々設けられた第１および第２のスナバ回路と、前記第１および第２の中性点スイッチング素子の直列体の両端間に第１のスナバダイオードおよび第１のスナバコンデンサを直列接続し、該第１のスナバダイオードおよび第１のスナバコンデンサの共通接続点と前記直流電源回路の正極端の間に第１のスナバ抵抗を接続して構成された第３のスナバ回路と、前記第１および第２の中性点スイッチング素子の直列体の両端間に第２のスナバダイオードおよび第２のスナバコンデンサを直列接続し、該第２のスナバダイオードおよび第２のスナバコンデンサの共通接続点と前記直流電源回路の負極端の間に第２のスナバ抵抗を接続して構成された第４のスナバ回路と、を備えたことを特徴としている。

上記構成によれば、スナバコンデンサの過充電を防止することができる回路設計となっているため、スナバ抵抗の抵抗値を小さく選定することが可能となる。したがって、スナバコンデンサの放電が発生してもすぐに再充電が可能であり、効果的に電圧サージを抑制することができる。

さらに、第１および第２の中性点スイッチング素子間の配線をできるだけ短くすることで２素子まとめてスナバ回路を適用することができるので、逆阻止用のダイオードを削減することができ、また特殊なスイッチング素子を使用せずに構成することができる。

（１）請求項１〜５に記載の発明によれば、各素子間の配線に寄生リアクタンス成分がある場合でも電圧サージを抑制すること、またスナバコンデンサ（Ｃ３）の充電電圧が＋Ｅを超えることが抑制されてサージ電圧を抑制することができ、スナバコンデンサ（Ｃ３）の充電電圧が＋Ｅを超えることを抑制し、素子（Ｔ３）の＋Ｅを上回るサージ電圧を確実に抑制することができ、また不要なエネルギー損失を小さくすることができる。
（２）請求項１〜３に記載の発明によれば、中性点に直列接続された２つのスイッチング素子を備えた回路構成において、回路中の寄生リアクタンス成分が大きくなっても、スイッチングによるサージ電圧を効果的に抑制することができ、また不要なエネルギー損失を小さくすることができる。さらに、前記スイッチング素子の破壊を防止することができる。
（３）請求項１に記載の発明によれば、スナバ回路を受動素子のみで構成することができ、追加のゲート回路や制御回路が不要であり構成が簡単化される。
（４）請求項２に記載の発明によれば、スナバ抵抗の値の選定が簡単であり、またスナバコンデンサの過充電が完全に抑制されるためエネルギー損失を小さくすることができる。
（５）請求項３に記載の発明によれば、スナバコンデンサの不要な充放電を抑制することができエネルギー損失をさらに小さくすることができる。
（６）請求項４に記載の発明によれば、中性点に並列接続された２つのスイッチング素子を備えた回路構成において、回路中の寄生リアクタンス成分が大きくなっても、スイッチングによるサージ電圧を効果的に抑制することができ、また不要なエネルギー損失を小さくすることができる。さらに、前記スイッチング素子の破壊を防止することができる。
（７）請求項５に記載の発明によれば、直列接続される第１および第２の中性点スイッチング素子間の配線をできる限り短くすることで２つの素子をまとめてスナバ回路を適用することができ、逆阻止用のダイオードが不要となり、またリバースブロッキングＩＧＢＴなどの特殊なスイッチング素子を用いることなく構成することができる。

本発明の実施例１の回路図。 本発明の実施例２の回路図。 本発明の実施例３の回路図。 本発明の実施例３におけるスナバ回路の動作を説明する回路図。 本発明の実施例３におけるスナバ回路の動作を説明する回路図。 本発明の実施例４の回路図。 本発明の実施例５の回路図。 複数のスイッチング素子にまとめてスナバ回路を適用した場合に問題となる寄生リアクタンス成分の配置を示す回路図。 特許文献４のスナバ回路の問題点を説明する回路図。 従来のＡ−ＮＰＣ型３レベルインバータの各スイッチング素子にＣＲＤスナバを設けた回路図。 図１０の回路における問題点１を説明する回路図。 図１０の回路における問題点２を説明する回路図。 本発明の実施例３のスナバ回路と特許文献５のスナバ回路における、各放電経路を説明する簡略化した回路図。

以下、図面を参照しながら本発明の実施の形態を説明するが、本発明は下記の実施形態例に限定されるものではない。以下の実施形態において、３レベルインバータを構成する各スイッチング素子はＩＧＢＴであるとして説明するが、サイリスタやＧＴＯ、ＦＥＴなどでもよく、半導体スイッチの種類は限定されない。

図１は本発明の実施例１の回路図であり、図１０と同一部分は同一符号をもって示している。図１において、直流コンデンサ１０Ｐ，１０Ｎを直列接続して成る直流電源回路の正極端Ｐと負極端Ｎの間には、上アームのスイッチング素子Ｔ１および下アームのスイッチング素子Ｔ４が直列に接続され、スイッチング素子Ｔ１，Ｔ４の共通接続点を交流出力端ＡＣとしている。

前記直流電源回路の中性点Ｍ（直流コンデンサ１０Ｐ，１０Ｎの共通接続点）と交流出力端ＡＣとの間に接続される中アームのスイッチング素子Ｔ２，Ｔ３には、該スイッチング素子Ｔ２，Ｔ３がＯＮで導通する方向が順方向となるようにダイオードＤ２ｂ，Ｄ３ｂが各々直列に接続されている。

そしてスイッチング素子Ｔ２およびダイオードＤ２ｂの直列回路とスイッチング素子Ｔ３およびダイオードＤ３ｂの直列回路は、互いに逆の耐圧方向となるように並列に接続されている。Ｄ１〜Ｄ４は各スイッチング素子Ｔ１〜Ｔ４の寄生逆並列ダイオードを示している。

前記各スイッチング素子Ｔ１〜Ｔ４には従来のＣＲＤスナバ回路（図１０）が適用されている。

すなわち、スイッチング素子Ｔ１の両端間には図示極性のスナバダイオードＤ１ａおよびスナバコンデンサＣ１が直列に接続され、それらの共通接続点と負極端Ｎの間にはスナバ抵抗Ｒ１が接続されている。

また、スイッチング素子Ｔ２の両端間には図示極性のスナバダイオードＤ２ａおよびスナバコンデンサＣ２が直列に接続され、それらの共通接続点と負極端Ｎの間にはスナバ抵抗Ｒ２が接続されている。

また、スイッチング素子Ｔ３の両端間には図示極性のスナバダイオードＤ３ａおよびスナバコンデンサＣ３が直列に接続され、それらの共通接続点と正極端Ｐの間にはスナバ抵抗Ｒ３が接続されている。

また、スイッチング素子Ｔ４の両端間には図示極性のスナバダイオードＤ４ａおよびスナバコンデンサＣ４が直列に接続され、それらの共通接続点と正極端Ｐの間にはスナバ抵抗Ｒ４が接続されている。

但し、本実施例１におけるスイッチング素子Ｔ１〜Ｔ４の各スナバ回路は、上記のＣＲＤスナバ回路に限らず他のスナバ回路であってもよい。

尚、前記スイッチング素子Ｔ２，Ｔ３は、ダイオードＤ２ｂ，Ｄ３ｂを各々直列接続する代わりに、逆阻止機能を有したスイッチング素子、例えばリバースブロッキングＩＧＢＴを使用してもよい。

上記のように構成された回路において、スイッチング素子Ｔ２，Ｔ３のスナバコンデンサＣ２，Ｃ３は、スナバ抵抗Ｒ２，Ｒ３を各々介して直流コンデンサ１０Ｐ，１０Ｎから常に＋Ｅに充電されている。この状態でスイッチング素子Ｔ４をＯＮしても、直流バスの短絡を防止するためスイッチング素子Ｔ２が必ずＯＦＦになるように制御を行う。このため、スナバコンデンサＣ３を＋２Ｅに充電する経路は構成されず、スナバコンデンサＣ３の＋Ｅを越える過充電を防ぐことができる。これにより、スナバ抵抗Ｒ２，Ｒ３は値の小さなものを選定できるため、スナバコンデンサＣ２，Ｃ３は寄生リアクタンス成分による放電が発生しても、すぐに再充電を行うことができる。

これによって、大電流を扱うインバータで複数のスイッチング素子がモジュール化された部品を使わずに構成した場合、各素子間の配線の寄生リアクタンス成分が増加しても効果的に電圧サージを抑制することができる。

図２は本発明の実施例２の回路図であり、図１と同一部分は同一符号をもって示している。図２において図１と異なる点は、前記中性点Ｍと交流出力端ＡＣ間に、中アームのスイッチング素子Ｔ２，Ｔ３を互いに逆の耐圧方向となるように直列に接続し、該スイッチング素子Ｔ２，Ｔ３の直列体の両端間に、スナバコンデンサＣ２および図示極性のスナバダイオードＤ２ａの直列回路と、スナバコンデンサＣ３および前記スナバダイオードＤ２ａとは逆極性のスナバダイオードＤ３ａの直列回路とを並列に接続し、前記スナバコンデンサＣ２およびスナバダイオードＤ２ａの共通接続点と前記負極端Ｎの間にスナバ抵抗Ｒ２を接続し、前記スナバコンデンサＣ３およびスナバダイオードＤ３ａの共通接続点と前記正極端Ｐの間にスナバ抵抗Ｒ３を接続した点にあり、その他の部分は図１と同一に接続されている。したがってスイッチング素子Ｔ１，Ｔ４のスナバ回路は従来のＣＲＤスナバ回路（図１０）を適用している。

上記のように本実施例２は、スイッチング素子Ｔ２とＴ３をあわせて１つのスイッチング素子とみなし、両方の電流の向きに対応できるよう２個のＣＲＤスナバ回路を接続した構成となっている。図２の回路において、スイッチング素子Ｔ２，Ｔ３のスナバコンデンサＣ２，Ｃ３は、スナバ抵抗Ｒ２，Ｒ３を各々介して直流コンデンサ１０Ｐ，１０Ｎから常に＋Ｅに充電されている。この状態でスイッチング素子Ｔ４をＯＮしても、直流バスの短絡を防止するためスイッチング素子Ｔ２が必ずＯＦＦになるように制御を行う。このため、スナバコンデンサＣ２，Ｃ３を＋２Ｅに充電する経路は構成されず、スナバコンデンサＣ２，Ｃ３の＋Ｅを越える過充電を防ぐことができる。これにより、スナバ抵抗Ｒ２，Ｒ３は値の小さなものを選定できるため、スナバコンデンサＣ２，Ｃ３は寄生リアクタンス成分による放電が発生しても、すぐに再充電を行うことができる。

実施例１とは異なる点として、スイッチング素子Ｔ２とＴ３の間の寄生リアクタンス成分を無視できる程度に小さく設計することによりこの回路構成を実現し、図１のダイオードＤ２ｂ，Ｄ３ｂに相当するダイオードが不要であること、また、リバースブロッキングＩＧＢＴといった特殊な素子が不要であることが挙げられる。

図３は本発明の実施例３の回路図であり、図２と同一部分は同一符号をもって示している。図３において図２と異なる点は、中アームのスイッチング素子Ｔ２側のスナバコンデンサＣ２およびスナバダイオードＤ２ａの直列体は該素子Ｔ２に並列に接続し、中アームのスイッチング素子Ｔ３の両端間に、スナバコンデンサＣ３および図示極性のスナバダイオードＤ３ａを直列接続し、それらの共通接続点と正極端Ｐの間にスナバ抵抗Ｒ３ａおよびダイオードＤ３ｃのアノード、カソードを直列接続し、スナバ抵抗Ｒ３ａおよびダイオードＤ３ｃの共通接続点と正極端Ｐの間に抵抗Ｒ３ｂを接続した点にあり、その他の部分は図２と同一に構成されている。したがってスイッチング素子Ｔ１，Ｔ２，Ｔ４のスナバ回路は従来のＣＲＤスナバ回路（図１０）を適用している。

前記スナバ抵抗Ｒ３ａは抵抗値の小さなものを、抵抗Ｒ３ｂは抵抗値の大きなものを選定する。

上記構成によれば、前記図１０で述べた、各スイッチング素子個別にＣＲＤスナバ回路を接続した際の問題点１、問題点２を次のように解決することができる。

すなわち、
＜問題点１に対して＞
スイッチング素子Ｔ４がＯＮするとスイッチング素子Ｔ３のスナバコンデンサＣ３は抵抗Ｒ３ｂおよびスナバ抵抗Ｒ３ａを通して充電される。ここで、抵抗Ｒ３ｂは値の大きな抵抗を選定しているため、スイッチング周期での充電は微小である。そのため、不要なエネルギーの移動を抑制し、損失増加を抑えることができ、スナバ抵抗Ｒ３ａの発熱を抑制することができる。

＜問題点２に対して＞
図４は実施例３におけるスナバコンデンサの放電が起こるスイッチングパターンの１つを表し、スイッチング素子Ｔ１とＴ３が交互にスイッチングを行い電流を入力している場合である。

図４（ａ）は、スイッチング素子Ｔ１，Ｔ２がＯＮ、Ｔ３，Ｔ４がＯＦＦしている状態からスイッチング素子Ｔ１がターンＯＦＦしたときの電流の流れを示している。

次に、スイッチング素子Ｔ３がＯＮすると電流は図４（ｂ）の破線の矢印のように中アームを流れるが、寄生リアクタンス成分Ｌｐ，Ｌｍがあるため電流経路が完全に切り替わるまで時間がかかる。その間、電流はスナバコンデンサＣ３を放電する経路（図４（ｂ）の実線で示す矢印）を流れる。

すなわち、交流出力端ＡＣ→スイッチング素子Ｔ３→スナバコンデンサＣ３→スナバ抵抗Ｒ３ａ→ダイオードＤ３ｃ→正極端Ｐの経路で流れる。

次にスイッチング素子Ｔ３がＯＦＦするのはスイッチング周期後しかないため、抵抗Ｒ３ｂおよびスナバ抵抗Ｒ３ａを通してスナバコンデンサＣ３への再充電はほとんど行われない。

しかし図４（ｃ）のように、スイッチング素子Ｔ３がＯＦＦされると、寄生リアクタンス成分Ｌｍによる磁気エネルギーが、図示矢印のようにスナバダイオードＤ３ａ、スイッチング素子Ｔ２を介してスナバコンデンサＣ３に充電され、スイッチングによるサージ電圧が抑制される。

そして図４（ｄ）のように、スイッチング素子Ｔ１をＯＮする時にはスナバコンデンサＣ３は再充電されているため、大電流は流れない。スナバコンデンサＣ３の充電が不十分であった場合、スイッチング素子Ｔ１をＯＮするときに図示破線の矢印のように、正極端Ｐ→スイッチング素子Ｔ１→スナバダイオードＤ３ａ→スナバコンデンサＣ３→スイッチング素子Ｔ２→中性点Ｍの経路で流れる電流は、寄生リアクタンス成分Ｌｐ，Ｌｍによって制限されるため、スイッチング素子Ｔ３の破壊を防ぐことができる。

図５はスナバコンデンサＣ３の放電が起こるもう１つのスイッチングパターンであり、スイッチング素子Ｔ２とＴ４が交互にスイッチングを行い電流を入力している場合である。図５（ａ）はスイッチング素子Ｔ１，Ｔ２がＯＦＦ、スイッチング素子Ｔ３，Ｔ４がＯＮしている状態を表し、破線の矢印に示すように、抵抗Ｒ３ｂ、スナバ抵抗Ｒ３ａ、スナバコンデンサＣ３、スイッチング素子Ｔ３およびスイッチング素子Ｔ４を介して、スナバコンデンサＣ３の充電電流が流れる。

次に図５（ｂ）のようにスイッチング素子Ｔ２がＯＮすると、図示破線の矢印のように、電流は中アームのスイッチング素子Ｔ３，Ｔ２を流れるが、寄生リアクタンス成分Ｌｍによって、図示実線の矢印のように、スイッチング素子Ｔ３、スナバ抵抗Ｒ３ａおよびダイオードＤ３ｃを介してスナバコンデンサＣ３が放電される。

図５のパターンでは、スイッチング素子Ｔ３がＯＮを維持するため、スイッチングサージによるＣ３の再充電はできない。そのため、抵抗Ｒ３ｂおよびスナバ抵抗Ｒ３ａを通して再充電を行う。抵抗Ｒ３ｂは値の大きな抵抗であるため再充電に時間がかかるが、スイッチング素子Ｔ１がＯＮするまでに基本波半周期の時間がある。また、スイッチング素子Ｔ４がＯＦＦの間は＋Ｅの電圧での充電だが、スイッチング素子Ｔ４がＯＮしている期間もあり、その間は直流コンデンサ１０Ｐ，１０Ｎによる＋２Ｅの電圧で充電が行われる。さらにスナバコンデンサＣ３の放電が進むほど充電時に前記抵抗に印加される電圧も大きくなるので、スイッチング素子Ｔ１がＯＮするまでにある程度の充電を行うことができる。スナバコンデンサＣ３の充電が完全でなくても、スイッチング素子Ｔ１をＯＮするときに破線の矢印の経路で流れる電流は寄生リアクタンス成分Ｌｐ，Ｌｍによって制限されるため、スイッチング素子Ｔ３の破壊を防ぐことができる。

以上の動作により、実施例３ではスイッチング素子個別のスナバ回路を実現しながら、図１０〜図１２で述べた２つの問題点を解決することができる。

実施例２とは異なる点として、スイッチング素子Ｔ２とＴ３の間の寄生リアクタンス成分が大きくなってもサージ電圧を効果的に抑制できる。また、後述の実施例４や実施例５と異なる点として、スナバ回路が受動素子のみであるため、追加のゲート回路や制御回路が不要であり、構成が簡単であることが挙げられる。

尚、本実施例３において、スイッチング素子Ｔ２とＴ３のスナバ回路を入れ替えて構成してもよい。すなわち、スイッチング素子Ｔ２側のスナバ抵抗Ｒ２に代えてスナバ抵抗Ｒ３ａ、ダイオードＤ３ｃおよび抵抗Ｒ３ｂを接続し、スイッチング素子Ｔ３側のスナバ抵抗Ｒ３ａ、ダイオードＤ３ｃおよび抵抗Ｒ３ｂに代えてスナバ抵抗Ｒ２を接続してもよい。このように構成した場合も前記同様の作用、効果が得られる。

図６は本発明の実施例４の回路図であり、図３と同一部分同一符号をもって示している。図６において図３と異なる点は、前記スナバ抵抗Ｒ３ａと正極端Ｐの間に、前記ダイオードＤ３ｃおよび抵抗Ｒ３ｂの代わりに、スイッチング素子Ｔ３ａを接続した点にあり、その他の部分は図３と同一に構成されている。

上記構成において、スイッチング素子Ｔ４がＯＮしている間はスイッチング素子Ｔ３ａをＯＦＦ、スイッチング素子Ｔ４がＯＦＦの期間スイッチング素子Ｔ３ａをＯＮする（スイッチング素子Ｔ２と同じ論理で駆動する）ことにより、前記実施例３と同様に、スナバコンデンサＣ３が過充電される経路を無効にして図１１で述べた問題点１を解決する。

スナバ抵抗Ｒ３ａは値の小さなものを選定できるため、スナバコンデンサＣ３の放電が発生した場合も素早く再充電を行うことができる。実施例３とは異なる点として、スナバ抵抗Ｒ３ａの値の選定が簡単であること、スナバコンデンサＣ３の過充電が完全に抑制されるため、損失を小さくできることが挙げられる。

また実施例４ではスイッチング素子Ｔ３ａの動作として、出力電圧が正でスイッチング素子Ｔ１とＴ３をスイッチングさせている時にＯＮ、スイッチング素子Ｔ２とＴ４をスイッチングさせ出力電圧が負の時にＯＦＦとしてもよい。

尚、本実施例４において、スイッチング素子Ｔ２とＴ３のスナバ回路を入れ替えて構成してもよい。すなわち、スイッチング素子Ｔ２側のスナバ抵抗Ｒ２に代えてスナバ抵抗Ｒ３ａおよびスイッチング素子Ｔ３ａを接続し、スイッチング素子Ｔ３側のスナバ抵抗Ｒ３ａおよびスイッチング素子Ｔ３ａに代えてスナバ抵抗Ｒ２を接続してもよい。このように構成した場合も前記同様の作用、効果が得られる。

図７は本発明の実施例５の回路図であり、図３、図６と同一部分同一符号をもって示している。図７において図６と異なる点は、前記スイッチング素子Ｔ３ａの代わりに双方向スイッチＴ３ｂを接続した点にあり、その他の部分図６と同一に構成されている。

双方向スイッチＴ３ｂは、出力電圧が正でスイッチング素子Ｔ１とＴ３をスイッチングさせている時にＯＮ、スイッチング素子Ｔ２とＴ４をスイッチングさせ出力電圧が負の時にＯＦＦとする。これにより、実施例４と同様にスナバコンデンサＣ３が過充電される経路と、図５（ｂ）に示すスナバコンデンサＣ３の放電経路を無効にすることで、不要なスナバコンデンサＣ３の充放電を抑制し、損失を実施例４に比べてさらに小さくすることができる。

尚、本実施例５において、スイッチング素子Ｔ２とＴ３のスナバ回路を入れ替えて構成してもよい。すなわち、スイッチング素子Ｔ２側のスナバ抵抗Ｒ２に代えてスナバ抵抗Ｒ３ａおよび双方向スイッチＴ３ｂを接続し、スイッチング素子Ｔ３側のスナバ抵抗Ｒ３ａおよび双方向スイッチＴ３ｂに代えてスナバ抵抗Ｒ２を接続してもよい。このように構成した場合も前記同様の作用、効果が得られる。

ここで、特許文献５に記載のスナバ回路と本発明の各実施例との相違点を述べる。ここでは、スナバコンデンサの放電を考える。本発明の実施例３の回路における放電経路を図１３（ａ）に示し、特許文献５の第７実施例の回路における放電経路を図１３（ｂ）に示す。

図１３（ａ），（ｂ）では、それぞれの回路に対応するスイッチング素子に同じ番号を付し（すなわち、上、下アーム側スイッチング素子をＴ１、Ｔ４とし、中性点アーム側スイッチング素子をＴ２、Ｔ３とし、正極端Ｐ、負極端Ｎ、中性点Ｍ、交流出力端ＡＣを各々共通に表記した）、検討するスイッチング素子Ｔ３のスナバ回路を図３と同一で表記し、スイッチング素子Ｔ３以外のスナバ回路は図示省略している。

図１３の（ａ）と（ｂ）の両方の図で駆動するスイッチング素子と出力される電圧は共通であり、
Ｔ１，Ｔ２がＯＮ：電圧＋Ｅを出力
Ｔ２，Ｔ３がＯＮ：零電圧を出力
Ｔ３，Ｔ４がＯＮ：電圧−Ｅを出力
となる。

本発明の実施例３では、図１３（ａ）に示すようにスイッチング素子Ｔ２がＯＮになっていれば、図示矢印のようにスナバコンデンサＣ３を電圧＋Ｅに放電する経路が形成される。

一方、図１３（ｂ）に示す特許文献５の第７実施例の回路では、スイッチング素子Ｔ２とＴ３両方がＯＮしている場合に限り、図示矢印のように電圧＋Ｅへの放電経路が形成される。

ここで、スイッチング素子Ｔ２を常時ＯＮ、スイッチング素子Ｔ１とＴ３を交互にＯＮしてプラスＥと零電圧を出力し、さらに電流は交流側から直流側に流れる場合を考える。この時、スイッチング素子Ｔ３をＯＦＦするときにサージが発生し、スイッチング素子Ｔ３のスナバコンデンサＣ３に吸収される。そしてスイッチング素子Ｔ３がＯＦＦする度にスナバコンデンサＣ３の電圧が上昇していくことになる。

これに対して図１３（ａ）の本発明の実施例３では、スイッチング素子Ｔ２が常時ＯＮしているため、スイッチング素子Ｔ３のスナバコンデンサＣ３を常に放電することができる。

一方、特許文献５の第７実施例（図１３（ｂ））では、スイッチング素子Ｔ１，Ｔ２がＯＮしている場合はスナバコンデンサＣ３を放電することができない。特に、出力電圧指令値が増加しスイッチング素子Ｔ１のＯＮ期間が長く、スイッチング素子Ｔ３がＯＮしている期間が短くなると、スナバコンデンサＣ３の放電時間が短くなり、スナバコンデンサＣ３の放電が不十分となってしまう。その結果サージ吸収効果が低下し、最悪の場合スイッチング素子が破壊されてしまう。

この対策として、スナバ抵抗Ｒ３ａの値を小さくすればよいが、スナバコンデンサＣ３を放電する時の電流が増加するため、スナバ抵抗Ｒ３ａやダイオードＤ３ｃの容量を増やす必要があり、部品大型化やコスト増加の問題が生じる。

特に、インバータが有効電力を入力する動作において、力率が１に近い場合、出力電圧指令値がピークのところでスイッチング素子Ｔ３がＯＮの期間が最小になり、かつ遮断電流もピークになるのでこの問題が顕著になる。

また、本発明の実施例４と比較して、特許文献５の第９実施例でも同様の問題が発生する。さらに特許文献５の第９実施例は本発明の実施例４とは異なり、インバータの立ち上げ時のみスイッチをＯＮにして、通常運転時はスイッチを常時ＯＦＦとしている。そのため、寄生リアクタンス成分によるスナバコンデンサ異常放電が発生した時の再充電を行うことができず、本発明の図１２で述べた問題点２を解決することができない。

１０Ｐ、１０Ｎ…直流コンデンサ
Ｔ１〜Ｔ４、Ｔ３ａ…スイッチング素子
Ｔ３ｂ…双方向スイッチ
Ｃ１〜Ｃ４…スナバコンデンサ
Ｄ１ａ〜Ｄ４ａ…スナバダイオード
Ｄ３ｃ…ダイオード
Ｒ１〜Ｒ４，Ｒ３ａ…スナバ抵抗
Ｒ３ｂ…抵抗
Ｐ…正極端
Ｎ…負極端
Ｍ…中性点
ＡＣ…交流出力端

Claims (5)

1. 電源中性点を有した直流電源回路の正極端と交流出力端の間に接続された正極側スイッチング素子と、
   前記直流電源回路の負極端と前記交流出力端の間に接続された負極側スイッチング素子と、
   前記電源中性点と前記交流出力端の間に直列接続され、互いに逆の耐圧方向に制御できる第１および第２の中性点スイッチング素子と、
   前記正極側、負極側、中性点の各スイッチング素子に各々設けられたスナバ回路とを備え、
   前記第１および第２の中性点スイッチング素子のうちいずれか一方に設けられたスナバ回路は、当該いずれか一方の中性点スイッチング素子の両端間に直列接続された第１のスナバダイオードおよびスナバコンデンサと、前記第１のスナバダイオードおよびスナバコンデンサの共通接続点に一端が接続された第１のスナバ抵抗と、前記第１のスナバ抵抗の他端と前記直流電源回路の正極端の間に並列接続された第２の抵抗および第２のダイオードとを備えていることを特徴とする３レベルインバータのスナバ回路。
2. 電源中性点を有した直流電源回路の正極端と交流出力端の間に接続された正極側スイッチング素子と、
   前記直流電源回路の負極端と前記交流出力端の間に接続された負極側スイッチング素子と、
   前記電源中性点と前記交流出力端の間に直列接続され、互いに逆の耐圧方向に制御できる第１および第２の中性点スイッチング素子と、
   前記正極側、負極側、中性点の各スイッチング素子に各々設けられたスナバ回路とを備え、
   前記第１および第２の中性点スイッチング素子のうちいずれか一方に設けられたスナバ回路は、当該いずれか一方の中性点スイッチング素子の両端間に直列接続された第１のスナバダイオードおよびスナバコンデンサと、前記第１のスナバダイオードおよびスナバコンデンサの共通接続点に一端が接続された第１のスナバ抵抗と、前記第１のスナバ抵抗の他端と前記直流電源回路の正極端の間に接続されたスイッチング手段とを備えていることを特徴とする３レベルインバータのスナバ回路。
3. 前記スイッチング手段は、双方向スイッチにより構成されていることを特徴とする請求項２に記載の３レベルインバータのスナバ回路。
4. 電源中性点を有した直流電源回路の正極端と交流出力端の間に接続された正極側スイッチング素子と、
   前記直流電源回路の負極端と前記交流出力端の間に接続された負極側スイッチング素子と、
   前記電源中性点と前記交流出力端の間に並列接続され、互いに逆の耐圧方向に制御できる第１および第２の中性点スイッチング素子と、
   前記正極側、負極側、中性点の各スイッチング素子に各々設けられたスナバ回路とを備え、
   前記第１の中性点スイッチング素子に設けられたスナバ回路は、第１の中性点スイッチング素子の両端間に直列接続された第１のスナバダイオードおよび第１のスナバコンデンサと、前記第１のスナバダイオードおよび第１のスナバコンデンサの共通接続点と前記直流電源回路の正極端の間に接続された第１のスナバ抵抗とを備え、
   前記第２の中性点スイッチング素子に設けられたスナバ回路は、第２の中性点スイッチング素子の両端間に直列接続された第２のスナバダイオードおよび第２のスナバコンデンサと、前記第２のスナバダイオードおよび第２のスナバコンデンサの共通接続点と前記直流電源回路の負極端の間に接続された第２のスナバ抵抗とを備えていることを特徴とする３レベルインバータのスナバ回路。
5. 電源中性点を有した直流電源回路の正極端と交流出力端の間に接続された正極側スイッチング素子と、
   前記直流電源回路の負極端と前記交流出力端の間に接続された負極側スイッチング素子と、
   前記電源中性点と前記交流出力端の間に直列接続され、互いに逆の耐圧方向に制御できる第１および第２の中性点スイッチング素子と、
   前記正極側スイッチング素子および負極側スイッチング素子に各々設けられた第１および第２のスナバ回路と、
   前記第１および第２の中性点スイッチング素子の直列体の両端間に第１のスナバダイオードおよび第１のスナバコンデンサを直列接続し、該第１のスナバダイオードおよび第１のスナバコンデンサの共通接続点と前記直流電源回路の正極端の間に第１のスナバ抵抗を接続して構成された第３のスナバ回路と、
   前記第１および第２の中性点スイッチング素子の直列体の両端間に第２のスナバダイオードおよび第２のスナバコンデンサを直列接続し、該第２のスナバダイオードおよび第２のスナバコンデンサの共通接続点と前記直流電源回路の負極端の間に第２のスナバ抵抗を接続して構成された第４のスナバ回路と、を備えたことを特徴とする３レベルインバータのスナバ回路。

Images