JPWO2021019603A1 - 電力変換装置 - Google Patents

Abstract

第１及び第２の半導体素子（５，６）による第１レグの中点（Ｎｄ）及び第３及び第４の半導体素子（７，８）による第２レグの中点（Ｎｅ）との間に、第５及び第６の半導体素子（９，１０）が接続される。第１のスナバ回路（ＳＮＣ１）及び第１の半導体素子（５）の正極の接続距離は、第１のスナバ回路及び第３の半導体素子（７）の正極の接続距離よりも短い。第１のスナバ回路及び第４の半導体素子（８）の負極の接続距離は、第１のスナバ回路及び第２の半導体素子（６）の負極の接続距離よりも短い。更に、第２のスナバ回路（ＳＮＣ２）及び第３の半導体素子（７）の正極の接続距離は、第２のスナバ回路及び第１の半導体素子（５）の正極の配線距離よりも短く、第２のスナバ回路及び第２の半導体素子（６）の負極の接続距離は、第２のスナバ回路及び第４の半導体素子（８）の負極の配線距離よりも短い。

Description

本発明は、電力変換装置に関する。

電力変換装置の代表例として、直流電力を交流電力に変換する場合にはインバータが用いられる。インバータは、複数の半導体スイッチング素子がオンオフ動作（スイッチング動作）するとともに、リアクトル及びコンデンサによって構成されたフィルタを用いて、直流／交流電力変換を実行する。

インバータの一例として、３レベル電力変換装置が知られている。例えば、特開２０１７−１２７１１４号公報（特許文献１）には、複数の半導体スイッチング素子によるブリッジ回路と、フィルタと回路に加えて、クランプ回路を備えた構成の３レベル電力変換装置が記載される。

特許文献１の構成では、ブリッジ回路は、直流電圧を変換して交流電圧を出力する。フィルタ回路は、ブリッジ回路の出力する交流電圧の高周波成分を減衰させる。更に、クランプ回路は、ブリッジ回路及びフィルタ回路との間に接続されて、ブリッジ回路の出力側を短絡することができる。ブリッジ回路及びクランプ回路に含まれる複数のスイッチング素子を制御することによって、フィルタ回路から３つ以上の電圧レベルを有する交流電圧を出力することが可能となる。

特開２０１７−１２７１１４号公報

インバータを動作させる際に、半導体スイッチング素子のスイッチング動作時には、オンオフに伴う電流変化に起因したサージ電圧が発生することが知られている。例えば、スナバコンデンサの配置等によって、サージ電圧の低減が図られる。

しかしながら、特許文献１には、上記のような３レベル電力変換装置の構成での有効なサージ電圧低減のための構成は言及されていない。

それゆえに、本発明の目的は、３レベル電力変換装置の半導体素子で発生するサージ電圧を低減するための回路構成を提供することである。

本発明のある局面では、電力変換装置は、並列接続された第１レグ及び第２レグと、第１及び第２のスナバ回路と、少なくとも１つの半導体素子とを備える。第１レグは、互いに直列に接続された第１および第２の半導体素子を含む。第２レグは、互いに直列に接続された第３および第４の半導体素子を含む。第１のスナバ回路は、第１レグ及び第２レグに並列に接続される。第２のスナバ回路は、第１レグ、第２レグ、及び、第１のスナバ回路と並列に接続される。少なくとも１つの半導体素子は、第１の半導体素子及び第２の半導体素子の接続点である第１レグの中点と、第３の半導体素子及び第４の半導体素子の接続点である第２レグの中点との間に電気的に接続される。第１の半導体素子の正極及び第３の半導体素子の正極が互いに接続され、第１の半導体素子の負極及び第２の半導体素子の負極が接続され、第３の半導体素子の負極及び第４の半導体素子の正極が接続され、第２の半導体素子の負極及び第４の半導体素子の負極が接続される。第１のスナバ回路及び第１の半導体素子の正極の間の接続距離は、第１のスナバ回路及び第３の半導体素子の間の接続距離よりも短く、かつ、第１のスナバ回路及び第４の半導体素子の負極の間の接続距離は、第１のスナバ回路及び第２の半導体素子の負極の間の接続距離よりも短い。更に、第２のスナバ回路及び第３の半導体素子の正極の間の接続距離は、第２のスナバ回路及び第１の半導体素子の正極の接続距離よりも短く、第２のスナバ回路及び第２の半導体素子の負極の間の接続距離は、第２のスナバ回路及び第４の半導体素子の負極の間の接続距離よりも短い。

本発明によれば、サージ電圧の原因となる電流の経路のうちの、半導体素子と並列に形成される、第１又は第２のスナバ回路を含む経路の配線インダクタンスを低減できるので、半導体素子で発生するサージ電圧を低減することができる。

実施の形態１に係る電力変換装置の構成を説明する回路図である。 図１に示された電力変換装置での半導体素子のオンオフ制御を説明する波形図である。 実施の形態１に係る電力変換装置の交流電圧及び交流電流が正であるときの（第１の動作パターンでの）電力伝送期間における電流経路を説明する回路図である。 実施の形態１に係る電力変換装置の第１の動作パターンでのデッドタイム期間における電流経路を説明する第２の回路図である。 実施の形態１に係る電力変換装置の第１の動作パターンでの還流期間における電流経路を説明する第３の回路図である。 実施の形態１に係る電力変換装置の交流電圧及び交流電流が負であるときの（第２の動作パターンでの）電力伝送期間における電流経路を説明する回路図である。 実施の形態１に係る電力変換装置の第２の動作パターンでのデッドタイム期間における電流経路を説明する回路図である。 実施の形態１に係る電力変換装置の第２の動作パターンでの還流期間における電流経路を説明する回路図である。 実施の形態１に係る電力変換装置の交流電圧が正であり、交流電流が負であるときの（第３の動作パターンでの）電力伝送期間における電流経路を説明する回路図である。 実施の形態１に係る電力変換装置の第３の動作パターンでのデッドタイム期間における電流経路を説明する回路図である。 実施の形態１に係る電力変換装置の第３の動作パターンでの還流期間における電流経路を説明する回路図である。 実施の形態１に係る電力変換装置の交流電圧が負であり、交流電流が正であるときの（第４の動作パターンでの）電力伝送期間における電流経路を説明する第１の回路図である。 実施の形態１に係る電力変換装置の第４の動作パターンでのデッドタイム期間における電流経路を説明する回路図である。 実施の形態１に係る電力変換装置の第４の動作パターンでの還流期間における電流経路を説明する回路図である。 図１に示された電力変換装置内に存在する配線インダクタンスを説明する回路図である。 スイッチング動作時にインダクタンスに発生する電圧を説明する概念図である。 実施の形態１に係る電力変換装置の第１の動作パターンでの電力伝送期間及びデッドタイム期間での電流経路を比較するための回路図である。 第１の動作パターンでの電力伝送期間からデッドタイム期間への移行時に配線インダクタンスに発生する電位差を説明するための回路図である。 第１の動作パターンでのデッドタイム期間から電力伝送期間への移行時に発生するリカバリ電流又は変異電流の経路を説明する回路図である。 図１９に示されたリカバリ電流又は変異電流が消滅する際に配線インダクタンスに発生する電位差を説明するための回路図である。 実施の形態１に係る電力変換装置の第２の動作パターンでの電力伝送期間及びデッドタイム期間での電流経路を比較するための回路図である。 第２の動作パターンでの電力伝送期間からデッドタイム期間への移行時に配線インダクタンスに発生する電位差を説明するための回路図である。 第２の動作パターンでのデッドタイム期間から電力伝送期間への移行時に発生するリカバリ電流又は変異電流の経路を説明する回路図である。 図２３に示されたリカバリ電流又は変異電流が消滅する際に配線インダクタンスに発生する電位差を説明するための回路図である。 実施の形態１に係る電力変換装置の第３の動作パターンでの還流期間及びデッドタイム期間での電流経路を比較するための回路図である。 第３の動作パターンでの還流期間からデッドタイム期間への移行時に配線インダクタンスに発生する電位差を説明するための回路図である。 第３の動作パターンでのデッドタイム期間から還流期間への移行時に発生するリカバリ電流又は変異電流の経路を説明する回路図である。 図２７に示されたリカバリ電流又は変異電流が消滅する際に配線インダクタンスに発生する電位差を説明するための回路図である。 実施の形態１に係る電力変換装置の第４の動作パターンでの還流期間及びデッドタイム期間での電流経路を比較するための回路図である。 第４の動作パターンでの還流期間からデッドタイム期間への移行時に配線インダクタンスに発生する電位差を説明するための回路図である。 第４の動作パターンでのデッドタイム期間から還流期間への移行時に発生するリカバリ電流又は変異電流の経路を説明する回路図である。 図３１に示されたリカバリ電流又は変異電流が消滅する際に配線インダクタンスに発生する電位差を説明するための回路図である。 実施の形態１に係る電力変換装置の各動作パターンにおける、サージ電圧が発生する半導体素子、並びに、サージ電圧の原因となる電流経路の一覧を示す図表である。 比較例として示される２レベルインバータの構成を説明する回路図である。 図３４に示された２レベルインバータでの半導体素子のオンオフ制御を説明する波形図である。 図３４に示された２レベルインバータ内に存在する配線インダクタンスを説明する回路図である。 図３４に示された２レベルインバータの各動作パターンにおける、サージ電圧が発生する半導体素子、並びに、サージ電圧の原因となる電流経路の一覧を示す図表である。 図３４に示された２レベルインバータに対するスナバコンデンサの配置例を説明する回路図である。 実施の形態１に係る電力変換装置に対するスナバコンデンサ（スナバ回路）の配置例を説明する回路図である。 図３９に示されたスナバ回路の第１の変形例を説明する回路図である。 図３９に示されたスナバ回路の第２の変形例を説明する回路図である。 実施の形態１に係る電力変換装置の変形例を説明する回路図である。 実施の形態２に係る電力変換装置の半導体素子及びスナバコンデンサの第１の配置図である。 実施の形態２に係る電力変換装置の半導体素子及びスナバコンデンサの第２の配置図である。 実施の形態２に係る電力変換装置の半導体素子及びスナバコンデンサの第３の配置図である。 実施の形態２に係る電力変換装置の半導体素子及びスナバコンデンサの第４の配置図である。 実施の形態２に係る電力変換装置の半導体素子及びスナバコンデンサの第５の配置図である。 実施の形態３に係る電力変換装置の構成を説明する回路図である。 実施の形態３に係る電力変換装置での半導体素子のオンオフ制御を説明する波形図である。 実施の形態３に係る電力変換装置の交流電圧及び交流電流が正であるときの（第１の動作パターンでの）電力伝送期間における電流経路を説明する回路図である。 実施の形態３に係る電力変換装置の第１の動作パターンでのデッドタイム期間における電流経路を説明する第２の回路図である。 実施の形態３に係る電力変換装置の第１の動作パターンでの還流期間における電流経路を説明する第３の回路図である。 実施の形態３に係る電力変換装置の各動作パターンにおける、サージ電圧が発生する半導体素子、並びに、サージ電圧の原因となる電流経路の一覧を示す図表である。 実施の形態３に係る電力変換装置に対するスナバコンデンサ（スナバ回路）の配置例を説明する回路図である。 実施の形態４に係る電力変換装置の半導体素子及びスナバコンデンサの第１の配置図である。 実施の形態４に係る電力変換装置の半導体素子及びスナバコンデンサの第２の配置図である。 実施の形態４に係る電力変換装置の半導体素子及びスナバコンデンサの第３の配置図である。 実施の形態４に係る電力変換装置の半導体素子及びスナバコンデンサの第４の配置図である。

以下に、本発明の実施の形態について、図面を参照して詳細に説明する。なお、以下では、図中の同一又は相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。

実施の形態１．
（回路構成）
図１は、実施の形態１に係る電力変換装置の構成を説明する回路図である。

図１を参照して、実施の形態１に係る電力変換装置１Ａは、特許文献１に記載された、クランプ回路を有する３レベル電力変換装と同様の主回路構成を有する。電力変換装置１Ａの入力側（ＤＣ側）及び出力側（ＡＣ側）には、直流電源２及び交流電源１７がそれぞれ接続される。

直流電源２は、例えば、直流安定化電源、燃料電池、太陽電池や風力発電機、蓄電池等によって構成される。又、直流電源２は、これらの電源からの出力をＤＣ／ＤＣ変換するコンバータを含んで構成されてもよい。交流電源１７は、例えば、電力系統、又は交流負荷によって構成される。

尚、直流電源２が、再充電可能な二次電池によって構成される場合には、電力変換装置１Ａは、上述した、入力側（ＤＣ側）から出力側（ＡＣ側）へのＤＣ／ＡＣ変換による電力伝送のみならず、ＡＣ側からＤＣ側へのＡＣ／ＤＣ変換を実行することも可能である。又、図１では、交流電源１７を単相２線式の構成で記載しているが、単相３線式で交流電源１７を構成することも可能である。

電力変換装置１Ａは、平滑用コンデンサ３と、半導体素子５〜１０と、出力フィルタリアクトル１３，１４と、出力フィルタコンデンサ１５と、電圧検出器１９，２３と、電流検出器２１と、制御回路３５を備える。電圧検出器１９は、平滑用コンデンサ３の電圧を検出する。電圧検出器２３は、出力フィルタコンデンサ１５の電圧を検出する。電流検出器２１は、出力フィルタリアクトル１３の電流を検出する。

半導体素子５〜１０の各々は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）等のオンオフ制御可能なスイッチング素子で構成されて、正極、負極、及び、制御電極を有する。例えば、半導体素子５〜１０がＩＧＢＴである場合には、正極はコレクタ、負極はエミッタ、制御電極はゲートに相当する。又、半導体素子５〜１０がＭＯＳＦＥＴである場合には、正極はドレイン、負極はソース、制御電極はゲートに相当する。半導体素子５〜１０には、負極から正極への方向の電流経路を形成するための逆並列ダイオードが、内蔵又は外部接続されている。

ノードＮａは、直流電源２の正側及び平滑用コンデンサ３の一方端と接続される。ノードＮａは、半導体素子５及び半導体素子７の正極とさらに接続される。ノードＮｃは、直流電源２の負側及び平滑用コンデンサ３他方端と接続される。ノードＮｃは、半導体素子６及び半導体素子８の正極と更に接続される。

半導体素子５及び半導体素子６は、ノードＮｄを介して直列接続される。従って、半導体素子５の負極及び半導体素子６の正極は、ノードＮｄと接続される。直列接続された半導体素子５及び半導体素子６は「第１レグ」を構成する。ノードＮｄは、第１レグの中点に相当する。

同様に、半導体素子７及び半導体素子８は、ノードＮｅを介して、従って、半導体素子７の負極及び半導体素子８の正極は、ノードＮｅと接続される。直列接続された半導体素子７及び半導体素子８は「第２レグ」を構成する。ノードＮｅは、第２レグの中点に相当する。並列接続された第１レグ及び第２レグ、即ち、半導体素子５〜８によって、いわゆるフルブリッジ型のブリッジ回路が構成される。電力変換装置１Ａにおいて、第１レグ、第２レグ、直流電源２、及び、平滑用コンデンサ３は、互いに並列接続される。

ノードＮｄは、半導体素子９の負極、及び、出力フィルタリアクトル１３の一方端と更に接続される。ノードＮｅは、半導体素子１０の負極、及び、出力フィルタリアクトル１４の一方端と更に接続される。従って、半導体素子９及び半導体素子１０の正極同士が接続される。

半導体素子１０のオン時には、ノードＮｄからノードＮｅの間に、ノードＮｄからノードＮｅへの方向の電流経路が形成される。一方で、半導体素子９のオン時には、ノードＮｅからノードＮｄへの方向の電流経路が形成される。このように、逆極性で直列接続された半導体素子９及び半導体素子１０によって、いわゆる双方向スイッチが構成される。

出力フィルタコンデンサ１５は、ノードＮｆ及びノードＮｇの間に接続される。ノードＮｆは、更に、出力フィルタリアクトル１３の他方端、及び、交流電源１７の一方端と接続される。同様に、ノードＮｇは、更に、出力フィルタリアクトル１４の他方端、及び、交流電源１７の他方端と接続される。

制御回路３５には、電圧検出器１９、電流検出器２１、及び、電圧検出器２３による検出値が入力される。制御回路３５は、半導体素子５を駆動するための駆動信号２７と、半導体素子６を駆動するための駆動信号２８と、半導体素子７を駆動するための駆動信号２９と、半導体素子８を駆動するための駆動信号３０と、半導体素子９を駆動するための駆動信号３１と、半導体素子１０を駆動するための駆動信号３２を出力する。駆動信号２７〜３２は、半導体素子５〜１０の制御電極へそれぞれ伝達される。この結果、半導体素子５〜９は、制御回路３５からの駆動信号２７〜３２にそれぞれ応答してオンオフ制御される。

尚、図１では、半導体素子６〜１０は、ＭＯＳＦＥＴで表記されているが、ＩＧＢＴ等の他のスイッチング素子で構成することも可能である。図１の例では、半導体素子６〜１０は、ＭＯＳＦＥＴであるので、外部素子を接続することなく、ボディダイオードによって逆並列ダイオードを構成することが可能である。又、平滑用コンデンサ３についても、図１では、電解コンデンサを想定しているが、フィルムコンデンサ等で構成することも可能である。或いは、平滑用コンデンサ３に代えて、蓄電池を用いることも可能である。

次に、図１に示された電力変換装置１Ａの動作について順次説明する。
図２は、図１に示された電力変換装置１Ａの半導体素子のオンオフ制御を説明する波形図である。

図２を参照して、交流出力指令値２０１を基準として、半導体素子５及び半導体素子８の駆動信号２０２と、半導体素子６及び半導体素子７の駆動信号２０３と、半導体素子９の駆動信号２０４と、半導体素子１０の駆動信号２０５とが生成される。各駆動信号の「１」期間は、対応する半導体素子のオン期間を示し、各駆動信号の「０」期間は、対応する半導体素子のオフ期間を示している。

交流出力指令値２０１が正の期間では、駆動信号２０２及び駆動信号２０５は、交互かつ相補に「１」及び「０」に設定される。一方で、駆動信号２０３は「０」に固定され、駆動信号２０４は「１」に固定される。従って、半導体素子６及び半導体素子７は常時オフされ、半導体素子９は常時オンされる。一方で、半導体素子５、８及び１０は、スイッチング制御される。具体的には、半導体素子５及び半導体素子８は共通にオンオフされ、半導体素子１０は、半導体素子５及び半導体素子８と相補的にオンオフされる。

一方で、交流出力指令値２０１が負の期間では、駆動信号２０３及び駆動信号２０４は、交互かつ相補に「１」及び「０」に設定される。これに対して、駆動信号２０２は「０」に固定され、駆動信号２０５は「１」に固定される。従って、半導体素子５及び半導体素子８は常時オフされ、半導体素子１０は常時オンされる。一方で、半導体素子６、７及び９は、スイッチング制御される。具体的には、半導体素子６及び半導体素子７は共通にオンオフされ、半導体素子９は、半導体素子６及び半導体素子７と相補的にオンオフされる。

半導体素子５の駆動信号２７及び半導体素子８の駆動信号３０は、駆動信号２０２に従って生成される。半導体素子６の駆動信号２８及び半導体素子７の駆動信号２９は、駆動信号２０３に従って生成される。半導体素子９の駆動信号３１は、駆動信号２０４に従って生成され、半導体素子１０の駆動信号３２は、駆動信号２０５に従って生成される。

駆動信号２７〜３２には、半導体素子５〜１０のオンオフを切り替える際に、いわゆるデッドタイムが設けられる。デッドタイムは、複数の半導体素子をスイッチングする際に、駆動信号２７〜３２によるオンオフタイミングに対して、半導体素子５〜１０の実際のオンオフタイミングが一定の時間差を有することに起因して、意図しない直流電源２の短絡経路が形成されることを防止するために設けられる。

一例として、交流出力指令値２０１が正の期間において、半導体素子５及び半導体素子８がオンからオフに切り替わるとともに、これと相補的に、半導体素子１０がオフからオンに切り替わるタイミングを考える。交流出力指令値２０１が正の期間では、半導体素子９が常時オンのため、半導体素子５及び半導体素子８のオフタイミングが遅れると、一時的に、半導体素子５、半導体素子８、半導体素子９、及び、半導体素子１０のすべてがオン状態となる虞がある。これにより、直流電源２を短絡させる経路が発生してしまうので、過電流で電力変換装置１Ａに故障が発生することが懸念される。

このため、上記のケースでは、駆動信号２０２及び２０５が変化するタイミングで、半導体素子５、８，及び１０の全てをオフするために、駆動信号２７，２８，及び、３１の全てが「０」となる期間（デッドタイム）を設けることで、上述の短絡の発生が防止される。

一般的には、数（ｋＷ）程度の電力変換装置では、半導体素子のスイッチング周波数が数十（ｋＨｚ）程度であるため、この際には、デッドタイムは、通常、数（μｓ）程度設けられる。或いは、ＳｉＣ（炭化シリコン）又はＧａＮ（窒化ガリウム）等のいわゆるワイドバンドギャップ半導体を使用した半導体素子では、ターンオフ及びターンオン時間が短いため、デッドタイムを数十〜数百（ｎｓ）程度とするケースも存在する。

（電力変換装置の電流経路）
電力変換装置１Ａの動作パターンは、交流電圧及び交流電流の正／負の組み合わせによる４パターンが存在する。尚、以下では、出力フィルタリアクトル１３の電流が、図中の左から右方向に流れる場合を、電力変換装置１Ａでの交流電流が「正」である場合と定義する。又、交流電圧については、出力フィルタコンデンサ１５の電圧は、出力フィルタリアクトル１３側がプラスであり、出力フィルタリアクトル１４側がマイナスである場合を、交流電圧が「正」である場合と定義する。

まず、図３〜図５を用いて、交流電圧が正、かつ、交流電流が正である、第１の動作パターンでの電力変換装置１Ａでの電流経路を説明する。上述のように、交流電圧が正の期間では、半導体素子９がオン固定されるとともに、半導体素子６及び半導体素子７はオフ固定される。一方で、半導体素子５及び半導体素子８、並びに、半導体素子１０がスイッチング制御される。

図３には、第１の動作パターン中の半導体素子５及び半導体素子８のオン期間（電力伝送期間）での電流経路が示される。

図３を参照して、半導体素子５及び半導体素子８のオン期間では、直流電源２の正側−半導体素子５−出力フィルタリアクトル１３−交流電源１７−出力フィルタリアクトル１４−半導体素子８−直流電源２の負側の経路に、電流Ｉ１が流れる。

尚、以下では、各電流経路として、直流電源２及び交流電源１７を含むものを代表的に表記しているが、実際には、平滑用コンデンサ３及び出力フィルタコンデンサ１５を含む電流経路も並列に形成されている。

図４には、半導体素子５及び半導体素子８がオンからオフに切り替わったデッドタイム期間での電流経路が示される。

図４を参照して、デッドタイム期間では、出力フィルタリアクトル１３―交流電源１７−出力フィルタリアクトル１４−半導体素子１０（逆並列ダイオード）−半導体素子９を含む経路に、電流Ｉ２が流れる。

図５には、デッドタイム期間（図４）後に半導体素子１０がオフからオンに切り替わったときの電流経路（還流期間）での電流経路が示される。

図５を参照して、還流期間では、出力フィルタリアクトル１３―交流電源１７−出力フィルタリアクトル１４−半導体素子１０−半導体素子９を含む経路に、図４と同様の電流Ｉ２が流れる。還流期間及びデッドタイム期間では、電流経路（電流Ｉ２）は同一であるが、半導体素子５〜１０がＭＯＳＦＥＴの場合には同期整流が可能である。具体的には、半導体素子１０がオフからオンに切り替わることで、電流Ｉ２の経路が、ボディダイオード（逆並列ダイオード）からＭＯＳＦＥＴ（正極から負極へのチャネル経路）へ変わる。これにより、ボディダイオードを通過する際の電圧降下よりも、オン状態のＭＯＳＦＥＴでの電圧降下の方が小さい場合は、電力損失が低下することで効率が改善できる。

図５の状態（還流期間）から半導体素子１０がオンからオフに切り替わると、再び、図４に示したデッドタイム期間での電流経路が形成される。更にその後、半導体素子５及び半導体素子８がオフからオンに切り替わると、再度、図３（伝送期間）に示された電流経路に電流Ｉ１が流れることになる。

次に、図６〜図８を用いて、交流電圧が負、かつ、交流電流が負である、第２の動作パターンでの電力変換装置１Ａでの電流経路を説明する。交流電圧が負の場合には、出力フィルタコンデンサ１５の電圧は、出力フィルタリアクトル１３側がマイナスであり、出力フィルタリアクトル１４側がプラスである。又、交流電流が負である場合には、出力フィルタリアクトル１３の電流は、図中の右から左へ向かう方向に流れる。上述のように、交流電圧が負の期間では、半導体素子１０がオン固定されるとともに、半導体素子５及び半導体素子８はオフ固定される。一方で、半導体素子６及び半導体素子７、並びに、半導体素子９がスイッチング制御される。

図６には、第２の動作パターン中の半導体素子６及び半導体素子７のオン期間（電力伝送期間）での電流経路が示される。

図６を参照して、半導体素子６及び半導体素子７のオン期間では、直流電源２の正側−半導体素子７−出力フィルタリアクトル１４−交流電源１７―出力フィルタリアクトル１３−半導体素子６−直流電源２の負側の経路に、電流Ｉ３が流れる。

図７には、半導体素子６及び半導体素子７がオンからオフに切り替わったデッドタイム期間での電流経路が示される。

図７を参照して、デッドタイム期間では、出力フィルタリアクトル１４―交流電源１７−出力フィルタリアクトル１３−半導体素子９（逆並列ダイオード）−半導体素子１０の経路に、電流Ｉ４が流れる。電流Ｉ４は、図３での電流Ｉ２と同じ経路を、電流Ｉ２とは逆方向に流れる。

図８には、デッドタイム期間（図７）後に半導体素子９がオフからオンに切り替わったときの電流経路（還流期間）での電流経路が示される。

図８を参照して、還流期間では、出力フィルタリアクトル１４―交流電源１７−出力フィルタリアクトル１３−半導体素子９−半導体素子１０の経路に、図７と同様の電流Ｉ４が流れる。還流期間では、半導体素子９をオフからオンに切り替えることで、図５で説明したように、同期整流による効率改善を図ることができる。

次に、図９〜図１１を用いて、交流電圧が正、かつ、交流電流が負である、第３の動作パターンでの電力変換装置１Ａでの電流経路を説明する。第３の動作パターンでは、交流電圧が正であるので、第１の動作パターンと同様に、半導体素子９がオン固定されるとともに、半導体素子６及び半導体素子７はオフ固定される。一方で、半導体素子５及び半導体素子８、並びに、半導体素子１０がスイッチング制御される。又、出力フィルタリアクトル１３の電流は、図中の右から右方向へ流れている。

図９には、第３の動作パターン中の半導体素子５及び半導体素子８のオン期間（電力伝送期間）での電流経路が示される。

図９を参照して、半導体素子５及び半導体素子８のオン期間では、直流電源２の負側−半導体素子８−出力フィルタリアクトル１４−交流電源１７−出力フィルタリアクトル１３−半導体素子５−直流電源２の正側の経路に、電流Ｉ５が流れる。電流Ｉ５は、図３の電流Ｉ１と同じ経路を、電流Ｉ１と逆方向に流れる。

図１０には、半導体素子５及び半導体素子８がオンからオフに切り替わったデッドタイム期間での電流経路が示される。

図１０を参照して、デッドタイム期間では、直流電源２の負側−半導体素子８（逆並列ダイオード）−出力フィルタリアクトル１４−交流電源１７−出力フィルタリアクトル１３−半導体素子５（逆並列ダイオード）−直流電源２の正側の経路、即ち、図９と同じ経路の電流Ｉ５が流れる。

図１１には、デッドタイム期間（図１０）後に半導体素子１０がオフからオンに切り替わったときの電流経路（還流期間）での電流経路が示される。

図１１を参照して、還流期間では、出力フィルタリアクトル１３―半導体素子９−半導体素子１０−出力フィルタリアクトル１４―交流電源１７を含む経路に、電流Ｉ４が流れる。電流Ｉ４は、図４と同様の電流Ｉ２と同じ経路を、電流Ｉ２とは逆方向に流れる。

図１１の状態（還流期間）から半導体素子１０がオンからオフに切り替わると、再び、図１０に示したデッドタイム期間での電流経路が形成される。更にその後、半導体素子５及び半導体素子８がオフからオンに切り替わると、再度、図９（伝送期間）に示された電流経路に電流Ｉ５が流れることになる。

次に、図１２〜図１４を用いて、交流電圧が負、かつ、交流電流が正である、第４の動作パターンでの電力変換装置１Ａでの電流経路を説明する。第４の動作パターンでは、交流電圧が負であるので、半導体素子１０がオン固定されるとともに、半導体素子５及び半導体素子８はオフ固定される。一方で、半導体素子６及び半導体素子７、並びに、半導体素子９がスイッチング制御される。

図１２には、第４の動作パターン中の半導体素子６及び半導体素子７のオン期間（電力伝送期間）での電流経路が示される。

図１２を参照して、半導体素子６及び半導体素子７のオン期間では、直流電源２の負側−半導体素子６−出力フィルタリアクトル１３−交流電源１７―出力フィルタリアクトル１４−半導体素子７−直流電源２の正側の経路に、電流Ｉ６が流れる。電流Ｉ６は、図６の電流Ｉ３と同じ経路を、電流Ｉ３と逆方向に流れる。

図１３には、半導体素子６及び半導体素子７がオンからオフに切り替わったデッドタイム期間での電流経路が示される。

図１３を参照して、デッドタイム期間では、直流電源２の負側−半導体素子６（逆並列ダイオード）−出力フィルタリアクトル１３−交流電源１７―出力フィルタリアクトル１４−半導体素子７（逆並列ダイオード）−直流電源２の正側の経路に、図１２と同じ経路の電流Ｉ６が流れる。

図１４には、デッドタイム期間（図１３）後に半導体素子９がオフからオンに切り替わったときの電流経路（還流期間）での電流経路が示される。

図１４を参照して、還流期間では、出力フィルタリアクトル１４−半導体素子１０−半導体素子９−出力フィルタリアクトル１３交流電源１７を含む経路に、図５と同様の電流Ｉ２が流れる。

図１４の状態（還流期間）から半導体素子９がオンからオフに切り替わると、再び、図１３に示したデッドタイム期間での電流経路が形成される。更にその後、半導体素子６及び半導体素子７がオフからオンに切り替わると、再度、図１２（伝送期間）に示された電流経路に電流Ｉ６が流れることになる。

（電力変換装置におけるサージ電圧）
次に、図３〜図１４で説明した電流経路に基づき、図１に示された電力変換装置１Ａで発生するサージ電圧について考察を進める。公知のように、サージ電圧は、半導体素子のスイッチング動作時における電流変化（ｄｉ／ｄｔ）によって、寄生インダクタンスに生じる逆起電圧が原因である。

図１５は、図１に示された電力変換装置１Ａ内に存在する配線インダクタンスを説明する回路図である。

図１５を参照して、電力変換装置１Ａの実装時には、配線の寄生インダクタンス成分による配線インダクタンス４０〜６０が発生する。

配線インダクタンス４０は、直流電源２の正側及びノードＮａの間を接続する配線の寄生インダクタンスに相当する。同様に、配線インダクタンス４１は、直流電源２の負側及びノードＮｃの間を接続する配線の寄生インダクタンスに相当する。配線インダクタンス４２は、ノードＮａ及び平滑用コンデンサ３の間に存在し、配線インダクタンス４３は、平滑用コンデンサ３及びノードＮｃの間に存在する。

図１７では、図１でのノードＮａとは別個に、半導体素子５及び半導体素子７の正極と接続されるノードＮｈが定義される。ノードＮａ及びＮｈは、図１における電気的な接続先（具体的には、直流電源２、平滑用コンデンサ３、半導体素子５、及び、半導体素子７）は共通しているが、配線の寄生インダクタンスの影響を考慮するために、別個に定義されるものである。同様の理由から、図１でのノードＮｃとは別個に、半導体素子６及び半導体素子８の負極と接続されるノードＮｉが定義される。

この結果、ノードＮａ及びノードＮｈの間の配線インダクタンス４４、及び、ノードＮｂ及びノードＮｉの間の配線インダクタンス４５が定義される。又、ノードＮｈ及び半導体素子５の正極の間の配線インダクタンス４６、ノードＮｈ及び半導体素子７の正極の間の配線インダクタンス５０、及び、ノードＮｉ及び半導体素子６の負極の間の配線インダクタンス４９、及び、ノードＮｉ及び半導体素子８の負極の間の配線インダクタンス５３が定義される。

更に、半導体素子５の負極及びノードＮｄの間にも配線インダクタンス４７が存在し、ノードＮｄ及び半導体素子６の正極の間にも配線インダクタンス４８が存在する。同様に、半導体素子７の負極及びノードＮｅの間にも配線インダクタンス５１が存在し、ノードＮｅ及び半導体素子８の正極の間にも配線インダクタンス５２が存在する。

更に、図１７では、図１でのノードＮｆとは別個に、半導体素子９の負極と接続されるノードＮｊが定義される。上記と同様に、ノードＮｆ及びＮｊは、図１における電気的な接続先（具体的には、交流電源１７、出力フィルタコンデンサ１５、半導体素子９、及び、ノードＮｄ）は共通しているが、配線の寄生インダクタンスの影響を考慮するために、別個に定義されるものである。同様の理由から、図１でのノードＮｇとは別個に、半導体素子１０と接続されるノードＮｋが定義される。

この結果、ノードＮｄ及びノードＮｊの間の配線インダクタンス５４、及び、ノードＮｅ及びノードＮｋの間の配線インダクタンス５５が定義される。又、ノードＮｊ及び半導体素子９の負極の間の配線インダクタンス５６、半導体素子９の正極及び半導体素子１０の正極同士の間の配線インダクタンス５７、及び、ノードＮｋ及び半導体素子１０の負極の間の配線インダクタンス５８が定義される。

更に、配線インダクタンス５９は、ノードＮｆ及び出力フィルタコンデンサ１５の間を接続する配線の寄生インダクタンスに相当する。同様に、配線インダクタンス６０は、ノードＮｇ及び出力フィルタコンデンサ１５の間を接続する配線の寄生インダクタンスに相当する。

尚、図１５において、ノードＮｊ及びノードＮｆの間、及び、ノードＮｋ及びＮｇの間にも配線インダクタンスは存在する。しかしながら、これらの配線インダクタンスは、ノードＮｊ及びノードＮｆの間に接続される出力フィルタリアクトル１３、並びに、ノードＮｋ及びＮｇの間に接続される出力フィルタリアクトル１４のインダクタンスと比較すると十分小さい。このため、ノードＮｊ及びノードＮｆの間、及び、ノードＮｋ及びＮｇの間での配線インダクタンスは考慮から外している。

図１６は、スイッチング動作時にインダクタンスに発生する電圧を説明する概念図である。

図１６では、直流電源１７０１、スイッチ１７０２、配線インダクタンス１７０３、及び、負荷１７０４で構成された閉回路において、スイッチ１７０２をターンオン又はターンオフしたときの回路挙動を説明する。

図１６（ａ）を参照して、スイッチ１７０２がオンされて一定電流が流れている状態から、スイッチ１７０２をターンオフして電流を遮断する場合の動作を考える。この場合には、配線インダクタンス１７０３は、電流が流れていた状態から流れない状態に変化する。インダクタンスには電流の変化を妨げる方向にエネルギーを持つ特徴があるので、この場合には、配線インダクタンス１７０３は、遮断された電流を流し続ける方向の起電力を発生させるエネルギーを有することになる。これにより、配線インダクタンス１７０３には、スイッチ１７０２側がマイナス、かつ、負荷１７０４側がプラスとなる電位差が生じる。

図１６（ａ）のターンオフ時には、スイッチ１７０２の両端に発生する電圧は、直流電源１７０１の電圧と、配線インダクタンス１７０３に発生した上記電位差の和となる。配線インダクタンス１７０３の電位差と、直流電源１７０１の電圧とは同方向であるので、ターンオフ直後のスイッチ１７０２には、直流電源１７０１の電圧よりも高い電圧が印加される。

一方で、図１６（ｂ）に示されるように、スイッチ１７０２がオフされて電流が流れていない状態から、スイッチ１７０２をターンオンして電流を流し始める場合の動作を考える。この場合には、配線インダクタンス１７０３は、電流が流れていない状態から流れる状態に変化するので、流れ始める電流を妨げる方向のエネルギーを持つことになる。この結果、スイッチ１７０２のターンオフ時において、配線インダクタンス１７０３には、スイッチ１７０２側がプラス、かつ、負荷１７０４側がマイナスとなる電位差が発生する。

このとき、負荷１７０４には、直流電源１７０１の電圧と、配線インダクタンス１７０３に発生した電位差の和が印加されるが、上述のように、配線インダクタンス１７０３には、直流電源１７０１と逆方向の電位差が発生する。従って、負荷１７０４には、直流電源１７０１の電圧よりも、低い電圧が印加される。

その後、電流の変化がなくなって一定の電流が負荷に供給されるようになると、配線インダクタンス１７０３で発生していたエネルギーは、配線の抵抗成分で生じるジュール熱による消費、並びに、電源及びコンデンサ等の容量成分によるエネルギーの蓄電によって吸収される。この結果、配線インダクタンス１７０３で生じていた電位差は消滅し、負荷１７０４には、直流電源１７０１の電圧が印加されることになる。

電力変換装置１Ａでは、半導体素子５〜１０の各々が図６中のスイッチ１７０２に対応する。図２及び図３〜図１４で説明したような、半導体素子５〜１０のスイッチング動作時には、図１６（ａ）又は図１６（ｂ）で説明した回路挙動が発生する。この際に、図１５中に示した各配線インダクタンスは、半導体素子５〜１０のオン又はオフに伴う電流変化を妨げるように電位差を発生させるエネルギーを持ち得ることが理解される。

（電力変換装置の第１の動作パターンでのサージ電圧の考察）
次に、電力変換装置１Ａにおいて、上述の第１から第４の動作パターンで発生するサージ電圧について考察を進める。

まず、電力変換装置１Ａが、第１の動作パターン（交流電圧が正、かつ、交流電流が正）であるときに発生するサージ電圧を考察する。ここでは、図３に示した電力伝送期間から図４に示したデッドタイム期間への移行時、及び、反対に、デッドタイム期間（図４）から電力伝送期間（図３）への移行時を考えることが必要である。

図１７は、第１の動作パターンの電力伝送期間（図３）及びデッドタイム期間（図４）の電流経路を比較するための回路図である。図１７では、電力伝送期間（図３）での電流経路（Ｉ１）が実線で示され、デッドタイム期間（図４）での電流経路（Ｉ２）は点線で示される。尚、図１７では、図３及び図４での半導体素子５〜１０のいずれがオンしているかを示す表記は省略されている。

図１７を参照して、実線と点線が重なって表記される、ノードＮｊ―出力フィルタリアクトル１３−ノードＮｆ―交流電源１７−ノードＮｇ−出力フィルタリアクトル１４−ノードＮｋの経路では、電力伝送期間及びデッドタイム期間の間の移行時、電流の変化は生じない。

これに対して、ノードＮｋ−配線インダクタンス５５−配線インダクタンス５２−半導体素子８−配線インダクタンス５３−ノードＮｉ―配線インダクタンス４５−ノードＮｃ−配線インダクタンス４１−直流電源２−配線インダクタンス４０−ノードＮａ―配線インダクタンス４４−ノードＮｈ−配線インダクタンス４６−半導体素子５−配線インダクタンス４７−ノードＮｄ−配線インダクタンス５４−ノードＮｊの経路では、電力伝送期間からデッドタイム期間への移行時に、これまで電流が流れていたが電流が流れなくなる電流変化が生じる。

一方で、ノードＮｊ−配線インダクタンス５６−半導体素子９−配線インダクタンス５７−半導体素子１０−配線インダクタンス５８−ノードＮｋの経路では、電力伝送期間からデッドタイム期間への移行時に、これまで電流が流れていなかったが電流が流れるようになる電流変化が生じる。

図１８は、第１の動作パターンでの電力伝送期間からデッドタイム期間への移行時に配線インダクタンスに発生する電位差を説明するための回路図である。

図１８を参照して、図１７で説明した電流変化が生じる経路に含まれる配線インダクタンスには、下記のように、電流変化を妨げる方向の電位差が発生する。

具体的には、配線インダクタンス４０は、直流電源２をマイナス側、ノードＮａをプラス側とした電位差を発生する。配線インダクタンス４４は、ノードＮａをマイナス側、ノードＮｈをプラス側とする電位差を発生する。配線インダクタンス４６は、ノードＮｈをマイナス側、半導体素子５をプラス側とする電位差を発生する。配線インダクタンス４７は、半導体素子５をマイナス側、ノードＮｄをプラス側とする電位差を発生する。配線インダクタンス５４は、ノードＮｄをマイナス側、ノードＮｊをプラス側とする電位差を発生する。配線インダクタンス５６は、ノードＮｊをマイナス側、半導体素子９をプラス側とする電位差を発生する。

同様に、配線インダクタンス５７は、半導体素子９をマイナス側、半導体素子１０をプラス側とする電位差を発生し、配線インダクタンス５８は、半導体素子１０をマイナス側、ノードＮｋをプラス側とする電位差を発生する。配線インダクタンス５５は、ノードＮｋをマイナス側、ノードＮｅをプラス側とする電位差を発生する。配線インダクタンス５２は、ノードＮｅをマイナス側、半導体素子８をプラス側とする電位差を発生する。配線インダクタンス５３は、半導体素子１０をマイナス側、ノードＮｉをプラス側とする電位差を発生する。配線インダクタンス４５は、ノードＮｉをマイナス側、ノードＮｃをプラス側とする電位差を発生する。配線インダクタンス４１は、ノードＮｃをマイナス側、直流電源２をプラス側とする電位差を発生する。

図１８では、直流電源２を電流経路として考えているが、平滑用コンデンサ３の方が直流電源２よりも電流経路の配線インダクタンスが小さく瞬間的なエネルギーを賄うことが可能である場合には、直流電源２ではなく、平滑用コンデンサ３を通過するように電流経路が形成される。

又、後程説明するように、スナバコンデンサを接続することで、平滑用コンデンサ３及び直流電源２を通過する経路よりも配線インダクタンスが小さい経路を形成している場合には、スナバコンデンサを通過する当該経路が電流経路となることで、配線インダクタンスを減少されることができる。

ここで、電力伝送期間からデッドタイム期間への移行時に、ターンオフされる半導体素子５及び半導体素子８に対して印加される電圧を考える。デッドタイム期間では、半導体素子９及び半導体素子１０には、電流Ｉ２による電圧降下分のみが印加される。一方で、半導体素子５及び半導体素子８の両者に対しては、直流電源２の電圧と、配線インダクタンス４０の電圧と、配線インダクタンス４４の電圧と、配線インダクタンス４６の電圧と、配線インダクタンス４７の電圧と、配線インダクタンス５４の電圧と、配線インダクタンス５６の電圧と、配線インダクタンス５７の電圧と、配線インダクタンス５８の電圧と、配線インダクタンス５５の電圧と、配線インダクタンス５２の電圧と、配線インダクタンス５３の電圧と、配線インダクタンス４５の電圧と、配線インダクタンス４１の電圧との加算電圧が印加される。

上記加算電圧が、半導体素子５及び半導体素子８にそれどれどの程度の比率で印加されるかは、半導体素子の漏れ電流によるインピーダンス差及びスイッチングタイミングのずれに依存する。従って、半導体素子５及び半導体素子８のそれぞれに実際に印加される電圧はばらつきことがある。但し、上記から理解されるように、半導体素子５及び半導体素子８への印加電圧の和は、直流電源２の電圧よりも、複数の配線インダクタンスで発生した電圧分だけ増加している。これはオフサージ電圧と呼ばれる。

以上より、クランプ回路を持つ３レベルインバータである電力変換装置１Ａにおいて、第１の動作パターン（交流電圧が正、かつ、交流電流が正）において、電力伝送期間からデッドタイム期間への移行時には、直流電源２から、半導体素子５−半導体素子９―半導体素子１０−半導体素子８―直流電源２を結ぶ経路上の配線インダクタンスが、サージ電圧の発生に寄与することが理解される。

次に、電力変換装置１Ａが、第１の動作パターンでのデッドタイム期間（図４）から電力伝送期間（図３）へ移行する場合を考える。

デッドタイム期間（図４）から電力伝送期間（図３）への移行時には、図１７において、点線で示された電流経路（Ｉ２）から、実線で示された電流経路（Ｉ１）への変化が生じる。この際に、実際には、半導体素子１０のダイオードが導通状態から非導通状態へと移行する際に、リカバリ電流又は変異電流が発生する。

図１９は、第１の動作パターンでのデッドタイム期間から電力伝送期間への移行時に発生するリカバリ電流又は変異電流の経路を説明する回路図である。

図１９を参照して、デッドタイム期間から電力伝送期間への移行時には、実線で示された、電力伝送期間（図３）での電流経路（Ｉ１）と、点線で示されたデッドタイム期間（図４）での電流経路（Ｉ２）とは異なる、リカバリ電流又は変異電流としての電流Ｉ７が生じる。電流Ｉ７は、一点鎖線で表記された、直流電源２−半導体素子５−半導体素子９−半導体素子１０−半導体素子８−直流電源２の経路を流れる。

この電流Ｉ７（リカバリ電流又は変異電流）は、半導体素子１０のダイオード内部の電荷が抜けきる、又は、浮遊容量の充電が完了すると消滅する。この際に、電流Ｉ７の経路に含まれる配線インダクタンスは、電流Ｉ７が消滅する電流変化を妨げる方向に、電位差を発生させる。

図２０には、図１９に示された電流Ｉ７が消滅する際に配線インダクタンスに発生する電位差を説明するための回路図が示される。

図２０を参照して、図１９に示された電流Ｉ７が消滅する際に、配線インダクタンス４０は、直流電源２をマイナス側、ノードＮａをプラス側とする電位差を発生する。配線インダクタンス４４は、ノードＮａをマイナス側、ノードＮｈをプラス側とする電位差を発生する。配線インダクタンス４６は、ノードＮｇをマイナス側、半導体素子５をプラス側とする電位差を発生する。配線インダクタンス４７は、半導体素子５をマイナス側、ノードＮｄをプラス側とする電位差を発生する。

同様に、配線インダクタンス５４は、ノードＮｄをマイナス側、ノードＮｊをプラス側とする電位差を発生する。配線インダクタンス５６は、ノードＮｊをマイナス側、半導体素子９をプラス側とする電位差を発生する。配線インダクタンス５７は、半導体素子９をマイナス側、半導体素子１０をプラス側とする電位差を発生する。配線インダクタンス５８は、半導体素子１０をマイナス側、ノードＮｋをプラス側とする電位差を発生する。配線インダクタンス５５は、ノードＮｋをマイナス側、ノードＮｅをプラス側とする電位差を発生する。配線インダクタンス５２は、ノードＮｅをマイナス側、半導体素子８をプラス側とする電位差を発生する。配線インダクタンス５３は、半導体素子８をマイナス側、ノードＮｉをプラス側とした電位差を発生する。配線インダクタンス４５はノードＮｉをマイナス側、ノードＮｃをプラス側とする電位差を発生する。配線インダクタンス４１は、ノードＮｃをマイナス側、直流電源２をプラス側とした電位差を発生する。

このように、デッドタイム期間から電力伝送期間への移行時において、各配線インダクタンスに発生する電圧は、電力伝送期間からデッドタイム期間への移行時と同じ方向である。但し、電力伝送期間では、半導体素子５、半導体素子９、及び、半導体素子８はオン状態である。このため、電流Ｉ７が消滅する際に、これらの半導体素子５、半導体素子９、及び、半導体素子８には、電流による電圧降下分しか印加されない。従って、デッドタイム期間から電力伝送期間への移行時に、リカバリ電流又は変異電流が消滅する際には、直流電源２の電圧と配線インダクタンスで発生した電圧との和、即ち、半導体素子１０には、直流電源２の電圧よりも高い電圧が、半導体素子１０に印加される。この際の半導体素子１０への印加電圧は、リカバリサージ電圧と呼ばれる。

以上から、電力変換装置１Ａが、第１の動作パターン（交流電圧が正、かつ、交流電流が正）であるときに、デッドタイム期間及び電力伝送期間の間での移行時に問題となる配線インダクタンス、即ち、サージ電圧の発生に寄与する配線インダクタンスは、直流電源２から半導体素子５−半導体素子９―半導体素子１０−半導体素子８―直流電源２を結ぶ経路に含まれる配線インダクタンスであることが理解される。

（電力変換装置の第２の動作パターンでのサージ電圧の考察）
次に、電力変換装置１Ａが、第２の動作パターン（交流電圧が負、かつ、交流電流が負）であるときに発生するサージ電圧を考察する。ここでは、図６に示した電力伝送期間から図７に示したデッドタイム期間への移行時、及び、反対に、デッドタイム期間（図７）から電力伝送期間（図３）への移行時を考えることが必要である。

図２１は、第２の動作パターンの電力伝送期間（図６）及びデッドタイム期間（図７）の電流経路を比較するための回路図である。図２１では、電力伝送期間（図６）での電流経路（Ｉ３）が実線で示され、デッドタイム期間（図７）での電流経路（Ｉ４）は点線で示される。図２１では、図６及び図７での半導体素子５〜１０のいずれがオンしているかを示す表記は省略されている。

図２１を参照して、実線と点線が重なって表記される、ノードＮｋ―出力フィルタリアクトル１４−ノードＮｇ―交流電源１７−ノードＮｆ−出力フィルタリアクトル１３−ノードＮｊの経路では、電力伝送期間及びデッドタイム期間の間の移行時、電流の変化は生じない。

これに対して、ノードＮｊ−配線インダクタンス５４−配線インダクタンス４８−半導体素子６−配線インダクタンス４９−ノードＮｉ―配線インダクタンス４５−ノードＮｃ−配線インダクタンス４１−直流電源２−配線インダクタンス４０−ノードＮａ―配線インダクタンス４４−ノードＮｈ−配線インダクタンス５０−半導体素子７−配線インダクタンス５１−ノードＮｅ−配線インダクタンス５５−ノードＮｋの経路では、電力伝送期間からデッドタイム期間への移行時に、これまで電流が流れていたが電流が流れなくなる電流変化が生じる。

一方で、ノードＮｊ−配線インダクタンス５６−半導体素子９−配線インダクタンス５７−半導体素子１０−配線インダクタンス５８−ノードＮｋの経路では、電力伝送期間からデッドタイム期間への移行時に、これまで電流が流れていなかったが電流が流れるようになる電流変化が生じる。

図２２は、第２の動作パターンでの電力伝送期間からデッドタイム期間への移行時に配線インダクタンスに発生する電位差を説明するための回路図である。

図２２を参照して、図２１で説明した電流変化が生じる経路に含まれる配線インダクタンスには、下記のように、電流変化を妨げる方向の電位差が発生する。

具体的には、配線インダクタンス４０は、直流電源２をマイナス側、ノードＮａをプラス側とする電位差を発生する。配線インダクタンス４４は、ノードＮａをマイナス側、ノードＮｈをプラス側とする電位差を発生する。配線インダクタンス５０は、ノードＮｈをマイナス側、半導体素子７をプラス側とする電位差を発生する。配線インダクタンス５１は、半導体素子７をマイナス側、ノードＮｅをプラス側とする電位差を発生する。配線インダクタンス５５は、ノードＮｅをマイナス側、ノードＮｋをプラス側とする電位差を発生する。

同様に、配線インダクタンス５８は、ノードＮｋをマイナス側、半導体素子１０をプラス側とする電位差を発生する。配線インダクタンス５７は、半導体素子１０をマイナス側、半導体素子９をプラス側とする電位差を発生する。配線インダクタンス５６は、半導体素子９をマイナス側、ノードＮｊをプラス側とする電位差を発生する。配線インダクタンス５４は、ノードＮｊをマイナス側、ノードＮｄをプラス側とする電位差を発生する。配線インダクタンス４８は、ノードＮｄをマイナス側、半導体素子６をプラス側とする電位差を発生する。配線インダクタンス４９は、半導体素子６をマイナス側、ノードＮｉをプラス側とする電位差を発生する。配線インダクタンス４５は、ノードＮｉをマイナス側、ノードＮｃをプラス側とする電位差を発生する。配線インダクタンス４１は、ノードＮｃをマイナス側、直流電源２をプラス側とした電位差を発生する。

ここで、電力伝送期間からデッドタイム期間への移行時に、ターンオフされる半導体素子７及び半導体素子６に対して印加される電圧を考える。デッドタイム期間では、半導体素子９及び半導体素子１０には、電流Ｉ４による電圧降下分のみが印加される。

一方で、半導体素子６及び半導体素子７の両者に対しては、直流電源２の電圧と、配線インダクタンス４０の電圧と、配線インダクタンス４４の電圧と、配線インダクタンス５０の電圧と、配線インダクタンス５１の電圧と、配線インダクタンス５５の電圧と、配線インダクタンス５８の電圧と、配線インダクタンス５７の電圧と、配線インダクタンス５６の電圧と、配線インダクタンス５４の電圧と、配線インダクタンス４８の電圧と、配線インダクタンス４９の電圧と、配線インダクタンス４５の電圧と、配線インダクタンス４１の電圧との加算電圧が印加される。

上記加算電圧が、半導体素子６及び半導体素子７にそれどれどの程度の比率で印加されるかは、半導体素子の漏れ電流によるインピーダンス差及びスイッチングタイミングのずれに依存する。従って、半導体素子６及び半導体素子７のそれぞれに実際に印加される電圧はばらつきことがある。このように、半導体素子６及び半導体素子７に対して、直流電源２の電圧よりも高い、オフサージ電圧が印加される。

以上より、クランプ回路を持つ３レベルインバータである電力変換装置１Ａにおいて、第２の動作パターン（交流電圧が負、かつ、交流電流が負）において、電力伝送期間からデッドタイム期間への移行時には、直流電源２から半導体素子７−半導体素子１０―半導体素子９−半導体素子６―直流電源２を結ぶ経路上の配線インダクタンスが、サージ電圧の発生に寄与することが理解される。

次に、電力変換装置１Ａが、第２の動作パターンでのデッドタイム期間（図７）から電力伝送期間（図６）へ移行する場合を考える。

デッドタイム期間（図７）から電力伝送期間（図６）への移行時には、図２１において、点線で示された電流経路（Ｉ４）から、実線で示された電流経路（Ｉ３）への変化が生じる。この際に、実際には、半導体素子９のダイオードが導通状態から非導通状態へと移行する際に、リカバリ電流又は変異電流が発生する。

図２３は、第２の動作パターンでのデッドタイム期間から電力伝送期間への移行時に発生するリカバリ電流又は変異電流の経路を説明する回路図である。

図２３を参照して、デッドタイム期間から電力伝送期間への移行時には、実線で示された電力伝送期間（図６）での電流経路（Ｉ３）と、点線で示されたデッドタイム期間（図７）での電流経路（Ｉ４）とは異なる、リカバリ電流又は変異電流としての電流Ｉ８が生じる。電流Ｉ８は、一点鎖線で表記された、直流電源２−半導体素子７−半導体素子１０−半導体素子９−半導体素子６−直流電源２の経路を流れる。

この電流Ｉ８（リカバリ電流又は変異電流）についても、半導体素子９のダイオード内部の電荷が抜けきる、又は、浮遊容量の充電が完了すると消滅する。この際に、電流Ｉ８の経路に含まれる配線インダクタンスは、電流Ｉ８が消滅する電流変化を妨げる方向に、電位差を発生させる。

図２４には、図２３に示された電流Ｉ８が消滅する際に配線インダクタンスに発生する電位差を説明するための回路図が示される。

図２４を参照して、電流Ｉ８(図２３）が消滅する際に、配線インダクタンス４０は、直流電源２をマイナス側、ノードＮａをプラス側とする電位差を発生する。配線インダクタンス４４は、ノードＮａをマイナス側、ノードＮｈをプラス側とする電位差を発生する。配線インダクタンス５０は、ノードＮｈをマイナス側、半導体素子７をプラス側とする電位差を発生する。配線インダクタンス５１は、半導体素子７をマイナス側、ノードＮｅをプラス側とする電位差を発生する。配線インダクタンス５５は、ノードＮｅをマイナス側、ノードＮｋをプラス側とする電位差を発生する。配線インダクタンス５８は、ノードＮｋをマイナス側、半導体素子１０をプラス側とする電位差を発生する。配線インダクタンス５７は、半導体素子１０をマイナス側、半導体素子９をプラス側とする電位差を発生する。

同様に、配線インダクタンス５６は、半導体素子９をマイナス側、ノードＮｊをプラス側とする電位差を発生する。配線インダクタンス５４は、ノードＮｊをマイナス側、ノードＮｄをプラス側とする電位差を発生する。配線インダクタンス４８は、ノードＮｄをマイナス側、半導体素子６をプラス側とする電位差を発生する。配線インダクタンス４９は、半導体素子６をマイナス側、ノードＮｉをプラス側とする電位差を発生する。配線インダクタンス４５は、ノードＮｉをマイナス側、ノードＮｃをプラス側とする電位差を発生する。配線インダクタンス４１は、ノードＮｃをマイナス側、直流電源２をプラス側とした電位差を発生する。

このように、第２の動作パターンにおいても、デッドタイム期間から電力伝送期間への移行時において、各配線インダクタンスに発生する電圧は、電力伝送期間からデッドタイム期間への移行時と同じ方向である。但し、電力伝送期間では、半導体素子７、半導体素子６、及び、半導体素子１０はオン状態であるので、電流Ｉ８が消滅する際には、これらの半導体素子７、半導体素子６、及び、半導体素子１０には、電流による電圧降下分しか印加されない。従って、デッドタイム期間から電力伝送期間への移行時に、リカバリ電流又は変異電流が消滅する際には、半導体素子９には、直流電源２の電圧よりも高い、リカバリサージ電圧が印加される。

以上から、電力変換装置１Ａが、第２の動作パターン（交流電圧が負、かつ、交流電流が負）であるときに、デッドタイム期間及び電力伝送期間の間での移行時に問題となる配線インダクタンス、即ち、サージ電圧の発生に寄与する配線インダクタンスは、直流電源２から半導体素子７−半導体素子１０―半導体素子９−半導体素子６―直流電源２を結ぶ経路に含まれる配線インダクタンスであることが理解される。

（電力変換装置の第３の動作パターンでのサージ電圧の考察）
次に、電力変換装置１Ａが、第３の動作パターン（交流電圧が正、かつ、交流電流が負）であるときに発生するサージ電圧を考察する。ここでは、図１１に示した還流期間から図１０に示したデッドタイム期間への移行時、及び、反対に、デッドタイム期間（図１０）から還流期間（図１１）への移行時を考えることが必要である。

図２５は、第３の動作パターンの還流期間（図１１）及びデッドタイム期間（図１０）の電流経路を比較するための回路図である。図２５では、デッドタイム期間（図１０）での電流経路（Ｉ５）が実線で示され、還流期間（図１１）での電流経路（Ｉ４）は点線で示される。図２５でも、図１０及び図１１での半導体素子５〜１０のいずれがオンしているかを示す表記は省略されている。

図２５を参照して、実線と点線が重なって表記される、ノードＮｋ―出力フィルタリアクトル１４−ノードＮｇ―交流電源１７−ノードＮｆ−出力フィルタリアクトル１３−ノードＮｊの経路では、還流期間及びデッドタイム期間の間の移行時、電流の変化は生じない。

これに対して、ノードＮｊ−配線インダクタンス５４−配線インダクタンス４７−半導体素子５−配線インダクタンス４６−ノードＮｈ―配線インダクタンス４４−ノードＮａ−配線インダクタンス４０−直流電源２−配線インダクタンス４１−ノードＮｃ―配線インダクタンス４５−ノードＮｉ−配線インダクタンス５３−半導体素子８−配線インダクタンス５２−ノードＮｅ−配線インダクタンス５５−ノードＮｋの経路では、還流期間からデッドタイム期間への移行時に、これまで電流が流れていなかったが電流が流れるようになる電流変化が生じる。

一方で、ノードＮｋ−配線インダクタンス５８−半導体素子１０−配線インダクタンス５７−半導体素子９−配線インダクタンス５６−ノードＮｊの経路では、これまで電流が流れていたが電流が流れなくなる電流変化が生じる。

図２６は、第３の動作パターンでの還流期間からデッドタイム期間への移行時に配線インダクタンスに発生する電位差を説明するための回路図である。

図２６を参照して、図２５で説明した電流変化が生じる経路に含まれる配線インダクタンスには、下記のように、電流変化を妨げる方向の電位差が発生する。

具体的には、配線インダクタンス４０は、直流電源２をマイナス側、ノードＮａをプラス側とする電位差を発生する。配線インダクタンス４４は、ノードＮａをマイナス側、ノードＮｈをプラス側とする電位差を発生する。配線インダクタンス４６は、ノードＮｈをマイナス側、半導体素子５をプラス側とする電位差を発生する。配線インダクタンス４７は、半導体素子５をマイナス側、ノードＮｄをプラス側とする電位差を発生する。配線インダクタンス５４は、ノードＮｄをマイナス側、ノードＮｊをプラス側とする電位差を発生する。配線インダクタンス５６は、ノードＮｊをマイナス側、半導体素子９をプラス側とする電位差を発生する。

同様に、配線インダクタンス５７は、半導体素子９をマイナス側、半導体素子１０をプラス側とする電位差を発生する。配線インダクタンス５８は、半導体素子１０をマイナス側、ノードＮｋをプラス側とする電位差を発生する。配線インダクタンス５５は、ノードＮｋをマイナス側、ノードＮｅをプラス側とする電位差を発生する。配線インダクタンス５２は、ノードＮｅをマイナス側、半導体素子８をプラス側とする電位差を発生する。配線インダクタンス５３は、半導体素子８をマイナス側、ノードＮｉをプラス側とする電位差を発生する。配線インダクタンス４５は、ノードＮｉをマイナス側、ノードＮｃをプラス側とする電位差を発生する。配線インダクタンス４１は、ノードＮｃをマイナス側、直流電源２をプラス側とした電位差を発生する。

ここで、還流期間からデッドタイム期間への移行時に、ターンオフされる半導体素子１０に印加される電圧を考える。デッドタイム期間では、半導体素子５、半導体素子８、及び、半導体素子９は導通状態であるため、これらの半導体素子５、半導体素子８、及び、半導体素子９には、電流Ｉ５による電圧降下分のみが印加される。

一方で、半導体素子１０に対しては、直流電源２の電圧と、配線インダクタンス４０電圧と、配線インダクタンス４４の電圧と、配線インダクタンス４６の電圧と、配線インダクタンス４７の電圧と、配線インダクタンス５４の電圧と、配線インダクタンス５６の電圧と、配線インダクタンス５７の電圧と、配線インダクタンス５８の電圧と、配線インダクタンス５５の電圧と、配線インダクタンス５２の電圧と、配線インダクタンス５３の電圧と、配線インダクタンス４５の電圧と、配線インダクタンス４１の電圧との和が印加される。これにより、半導体素子１０には、直流電源２の電圧よりも高い、オフサージ電圧が印加される。

以上より、クランプ回路を持つ３レベルインバータである電力変換装置１Ａでは、第３の動作パターン（交流電圧が正、かつ、交流電流が負）において、還流期間からデッドタイム期間への移行時には、直流電源２から半導体素子５−半導体素子９―半導体素子１０−半導体素子８―直流電源２を結ぶ経路上の配線インダクタンスが、サージ電圧の発生に寄与することが理解される。

次に、電力変換装置１Ａが、第３の動作パターンでのデッドタイム期間（図１０）から還流期間（図１１）へ移行する場合を考える。

デッドタイム期間（図１０）から還流期間（図１１）への移行時には、図２４において、実線で示された電流経路（Ｉ５）から、点線で示された電流経路（Ｉ４）への変化が生じる。この際に、実際には、半導体素子８のダイオードが導通状態から非導通状態へと移行する際に、リカバリ電流又は変異電流が発生する。

図２７は、第３の動作パターンでのデッドタイム期間から還流期間への移行時に発生するリカバリ電流又は変異電流の経路を説明する回路図である。

図２７を参照して、デッドタイム期間から還流期間への移行時には、実線で示されたデッドタイム期間（図１０）での電流経路（Ｉ５）と、点線で示された還流期間（図４）での電流経路（Ｉ４）とは異なる、リカバリ電流又は変異電流としての電流Ｉ７が生じる。電流Ｉ７は、図１９と同様に、一点鎖線で表記された、直流電源２−半導体素子５−半導体素子９−半導体素子１０−半導体素子８−直流電源２の経路を流れる。

電流Ｉ７は、半導体素子８のダイオード内部の電荷が抜けきる、又は、浮遊容量の充電が完了すると消滅する。この際に、電流Ｉ７の経路に含まれる配線インダクタンスは、電流Ｉ７が消滅する電流変化を妨げる方向に、電位差を発生させる。

図２８には、図２７に示された電流Ｉ７が消滅する際に配線インダクタンスに発生する電位差を説明するための回路図が示される。

図２８を参照して、電流Ｉ７（図２７）が消滅する際に、配線インダクタンス４０は、直流電源２をマイナス側、ノードＮａをプラス側とする電位差を発生する。配線インダクタンス４４は、ノードＮａをマイナス側、ノードＮｈをプラス側とする電位差を発生する。配線インダクタンス４６は、ノードＮｈをマイナス側、半導体素子５をプラス側とする電位差を発生する。配線インダクタンス４７は、半導体素子５をマイナス側、ノードＮｄをプラス側とした電位差を発生する。配線インダクタンス５４は、ノードＮｄをマイナス側、ノードＮｊをプラス側とする電位差を発生する。配線インダクタンス５６は、ノードＮｊをマイナス側、半導体素子９をプラス側とする電位差を発生する。配線インダクタンス５７は、半導体素子９をマイナス側、半導体素子１０をプラス側とする電位差を発生する。

更に、配線インダクタンス５８は、半導体素子１０をマイナス側、ノードＮｋをプラス側とする電位差を発生する。配線インダクタンス５５は、ノードＮｋをマイナス側、ノードＮｅをプラス側とする電位差を発生する。配線インダクタンス５２は、ノードＮｅをマイナス側、半導体素子８をプラス側とする電位差を発生する。配線インダクタンス５３は、半導体素子８をマイナス側、ノードＮｉをプラス側とする電位差を発生する。配線インダクタンス４５は、ノードＮｉをマイナス側、ノードＮｃをプラス側とする電位差を発生する。配線インダクタンス４１は、ノードＮｃをマイナス側、直流電源２をプラス側とした電位差を発生する。

このように、第３の動作パターンにおいて、デッドタイム期間から還流期間への移行時において、各配線インダクタンスに発生する電圧は、還流期間からデッドタイム期間への移行時と同じ方向である。但し、還流期間では、半導体素子９及び半導体素子１０はオン状態であるので、電流Ｉ７が消滅する際には、これらの半導体素子９及び半導体素子１０には、電流による電圧降下分しか印加されない。従って、デッドタイム期間から還流期間への移行時に、リカバリ電流又は変異電流が消滅する際には、半導体素子５及び半導体素子８に対して、直流電源２の電圧よりも高い、リカバリサージ電圧が印加される。

以上から、電力変換装置１Ａが、第３の動作パターン（交流電圧が正、かつ、交流電流が負）であるときに、デッドタイム期間及び還流期間の間での移行時に問題となる配線インダクタンス、即ち、サージ電圧の発生に寄与する配線インダクタンスは、直流電源２から半導体素子５−半導体素子９―半導体素子１０−半導体素子８―直流電源２を結ぶ経路に含まれる配線インダクタンスであることが理解される。

（電力変換装置の第４の動作パターンでのサージ電圧の考察）
次に、電力変換装置１Ａが、第４の動作パターン（交流電圧が負、かつ、交流電流が正）であるときに発生するサージ電圧を考察する。ここでは、図１４に示した還流期間から図１３に示したデッドタイム期間への移行時、及び、反対に、デッドタイム期間（図１３）から還流期間（図１４）への移行時を考えることが必要である。

図２９は、第４の動作パターンの還流期間（図１４）及びデッドタイム期間（図１３）の電流経路を比較するための回路図である。図２９では、デッドタイム期間（図１３）での電流経路（Ｉ６）が実線で示され、還流期間（図１４）での電流経路（Ｉ２）は点線で示される。図２９でも、図１３及び図１４での半導体素子５〜１０のいずれがオンしているかを示す表記は省略されている。

図２９を参照して、実線と点線が重なって表記される、ノードＮｊ―出力フィルタリアクトル１３−ノードＮｆ―交流電源１７−ノードＮｇ−出力フィルタリアクトル１４−ノードＮｋの経路では、還流期間及びデッドタイム期間の間の移行時、電流の変化は生じない。

これに対して、ノードＮｋ−配線インダクタンス５５−配線インダクタンス５１−半導体素子７−配線インダクタンス５０−ノードＮｈ―配線インダクタンス４４−ノードＮａ−配線インダクタンス４０−直流電源２−配線インダクタンス４１−ノードＮｃ―配線インダクタンス４５−ノードＮｉ−配線インダクタンス４９−半導体素子６−配線インダクタンス４８−ノードＮｄ−配線インダクタンス５４−ノードＮｊの経路では、還流期間からデッドタイム期間への移行時に、これまで電流が流れていなかったが電流が流れるようになる電流変化が生じる。

一方で、ノードＮｋ−配線インダクタンス５８−半導体素子１０−配線インダクタンス５７−半導体素子９−配線インダクタンス５６−ノードＮｊの経路では、これまで電流が流れていたが電流が流れなくなる電流変化が生じる。

図３０は、第４の動作パターンでの還流期間からデッドタイム期間への移行時に配線インダクタンスに発生する電位差を説明するための回路図である。

図３０を参照して、図２９で説明した電流変化が生じる経路に含まれる配線インダクタンスには、下記のように、電流変化を妨げる方向の電位差が発生する。

具体的には、配線インダクタンス４０は、直流電源２をマイナス側、ノードＮａをプラス側とする電位差を発生する。配線インダクタンス４４は、ノードＮａをマイナス側、ノードＮｈをプラス側とする電位差を発生する。配線インダクタンス５０は、ノードＮｈをマイナス側、半導体素子７をプラス側とする電位差を発生する。配線インダクタンス５１は、半導体素子７をマイナス側、ノードＮｅをプラス側とする電位差を発生する。配線インダクタンス５５は、ノードＮｅをマイナス側、ノードＮｋをプラス側とする電位差を発生する。

同様に、配線インダクタンス５８は、ノードＮｋをマイナス側、半導体素子１０をプラス側とする電位差を発生する。配線インダクタンス５７は、半導体素子１０をマイナス側、半導体素子９をプラス側とする電位差を発生する。配線インダクタンス５６は、半導体素子９をマイナス側、ノードＮｊをプラス側とする電位差を発生する。配線インダクタンス５４は、ノードＮｊをマイナス側、ノードＮｄをプラス側とする電位差を発生する。配線インダクタンス４８は、ノードＮｄをマイナス側、半導体素子６をプラス側とする電位差を発生する。配線インダクタンス４９は、半導体素子６をマイナス側、ノードＮｉをプラス側とする電位差を発生する。配線インダクタンス４５は、ノードＮｉをマイナス側、ノードＮｃをプラス側とする電位差を発生する。配線インダクタンス４１は、ノードＮｃをマイナス側、直流電源２をプラス側とした電位差を発生する。

ここで、還流期間からデッドタイム期間への移行時に、半導体素子９に印加される電圧を考える。デッドタイム期間では、半導体素子６、半導体素子７、及び、半導体素子１０には、電流Ｉ６による電圧降下分のみが印加される。

一方で、半導体素子９に対しては、直流電源２の電圧と、配線インダクタンス４０の電圧と、配線インダクタンス４４の電圧と、配線インダクタンス５０の電圧と、配線インダクタンス５１の電圧と、配線インダクタンス５５の電圧と、配線インダクタンス５８の電圧と、配線インダクタンス５７の電圧と、配線インダクタンス５６の電圧と、配線インダクタンス５４の電圧と、配線インダクタンス４８の電圧と、配線インダクタンス４９の電圧と、配線インダクタンス４５の電圧と、配線インダクタンス４１の電圧との和が印加される。これにより、半導体素子９には、直流電源２の電圧よりも高い、オフサージ電圧が印加される。

以上より、クランプ回路を持つ３レベルインバータである電力変換装置１Ａにおいて、第４の動作パターン（交流電圧が負、かつ、交流電流が正）において、還流期間からデッドタイム期間への移行時には、直流電源２から半導体素子７−半導体素子１０―半導体素子９−半導体素子６―直流電源２を結ぶ経路上の配線インダクタンスが、サージ電圧の発生に寄与することが理解される。

次に、電力変換装置１Ａが、第４の動作パターンでのデッドタイム期間（図１３）から還流期間（図１４）へ移行する場合を考える。

デッドタイム期間（図１３）から還流期間（図１４）への移行時には、図２９において、実線で示された電流経路（Ｉ６）から、点線で示された電流経路（Ｉ２）への変化が生じる。この際に、実際には、半導体素子７及び半導体素子６のダイオードが導通状態から非導通状態へと移行する際に、リカバリ電流又は変異電流が発生する。

図３１は、第４の動作パターンでのデッドタイム期間から還流期間への移行時に発生するリカバリ電流又は変異電流の経路を説明する回路図である。

図３１を参照して、デッドタイム期間から還流期間への移行時には、実線で示されたデッドタイム期間（図１３）での電流経路（Ｉ６）と、点線で示された還流期間（図１４）での電流経路（Ｉ２）とは異なる、リカバリ電流又は変異電流としての電流Ｉ８が生じる。電流Ｉ８は、図２３と同様に、一点鎖線で表記された、直流電源２−半導体素子７−半導体素子１０−半導体素子９−半導体素子６−直流電源２の経路を流れる。

電流Ｉ８は、半導体素子７及び半導体素子６のダイオード内部の電荷が抜けきる、又は、浮遊容量の充電が完了すると消滅する。この際に、電流Ｉ８の経路に含まれる配線インダクタンスは、電流Ｉ７が消滅する電流変化を妨げる方向に、電位差を発生させる。

図３２には、図３１に示された電流Ｉ７が消滅する際に配線インダクタンスに発生する電位差を説明するための回路図が示される。

図３２を参照して、電流Ｉ８（図３１）が消滅する際に、配線インダクタンス４０は直流電源２をマイナス側、ノードＮａをプラス側とする電位差を発生する。配線インダクタンス４４は、ノードＮａをマイナス側、ノードＮｈをプラス側とする電位差を発生する。配線インダクタンス５０は、ノードＮｈをマイナス側、半導体素子７をプラス側とする電位差を発生する。配線インダクタンス５１は、半導体素子７をマイナス側、ノードＮｅをプラス側とする電位差を発生する。配線インダクタンス５５は、ノードＮｅをマイナス側、ノードＮｋをプラス側とする電位差を発生する。配線インダクタンス５８は、ノードＮｋをマイナス側、半導体素子１０をプラス側とする電位差を発生する。

更に、配線インダクタンス５７は、半導体素子１０をマイナス側、半導体素子９をプラス側とする電位差を発生する。配線インダクタンス５６は、半導体素子９をマイナス側、ノードＮｊをプラス側とする電位差を発生する。配線インダクタンス５４は、ノードＮｊをマイナス側、ノードＮｄをプラス側とする電位差を発生する。配線インダクタンス４８は、ノードＮｄをマイナス側、半導体素子６をプラス側とする電位差を発生する。配線インダクタンス４９は、半導体素子６をマイナス側、ノードＮｉをプラス側とする電位差を発生する。配線インダクタンス４５は、ノードＮｉをマイナス側、ノードＮｃをプラス側とする電位差を発生する。配線インダクタンス４１は、ノードＮｃをマイナス側、直流電源２をプラス側とした電位差を発生する。

このように、第４の動作パターンにおいて、デッドタイム期間から還流期間への移行時において、各配線インダクタンスに発生する電圧は、還流期間からデッドタイム期間への移行時と同じ方向である。但し、還流期間では半導体素子９及び半導体素子１０はオン状態であるので、電流Ｉ７が消滅する際に、これらの半導体素子９及び半導体素子１０には、電流による電圧降下分しか印加されない。従って、デッドタイム期間から還流期間への移行時に、リカバリ電流又は変異電流が消滅する際には、半導体素子６及び半導体素子７に対して、直流電源２の電圧と、各配線インダクタンスで発生した電圧との和に従って、リカバリサージ電圧が印加される。

以上から、電力変換装置１Ａが、第４の動作パターン（交流電圧が負、かつ、交流電流が正）であるときに、デッドタイム期間及び還流期間の間での移行時に問題となる配線インダクタンス、即ち、サージ電圧の発生に寄与する配線インダクタンスは、直流電源２から半導体素子７−半導体素子１０―半導体素子９−半導体素子６―直流電源２を結ぶ経路に含まれる配線インダクタンスであることが理解される。

（電力変換装置の各動作パターンでのサージ電圧のまとめ）
図１８〜図３２で説明した、各動作パターンにおける、サージ電圧が発生する半導体素子、並びに、サージ電圧の原因となる電流経路を整理すると、図３３が得られる。

図３３は、実施の形態１に係る電力変換装置１Ａの各動作パターンにおける、サージ電圧が発生する半導体素子、並びに、サージ電圧の原因となる電流経路の一覧を示す図表である。

図３３を参照して、交流電圧及び交流電流が正である第１の動作パターンでは、図１７〜図２０で説明したように、半導体素子５及び半導体素子８にオフサージ電圧が発生する一方で、半導体素子１０にリカバリサージ電圧が発生する。図１８及び図２０で説明したように、オフサージ電圧及びリカバリサージ電圧のいずれについても、サージ電圧の原因となる電流経路は、直流電源２から、半導体素子５−半導体素子９―半導体素子１０−半導体素子８―直流電源２を結ぶ経路であり、当該経路上の配線インダクタンスが、サージ電圧を発生させる。

交流電圧及び交流電流が負である第２の動作パターンでは、図２１〜図２４で説明したように、半導体素子６及び半導体素子７にオフサージ電圧が発生する一方で、半導体素子９にリカバリサージ電圧が発生する。図２２及び図２４で説明したように、オフサージ電圧及びリカバリサージ電圧のいずれについても、サージ電圧の原因となる電流経路は、直流電源２から半導体素子７−半導体素子１０―半導体素子９−半導体素子６―直流電源２を結ぶ経路であり、当該経路上の配線インダクタンスが、サージ電圧を発生させる。

交流電圧が正、かつ、交流電流が負である第３の動作パターンでは、図２５〜図２８で説明したように、半導体素子１０にオフサージ電圧が発生する一方で、半導体素子５及び半導体素子８にリカバリサージ電圧が発生する。図２６及び図２８で説明したように、オフサージ電圧及びリカバリサージ電圧のいずれについても、サージ電圧を発生させる電流経路は、直流電源２から半導体素子５−半導体素子９―半導体素子１０−半導体素子８―直流電源２を結ぶ経路であり、当該経路上の配線インダクタンスが、サージ電圧を発生させる。

交流電圧が負、かつ、交流電流が正である第４の動作パターンでは、図２９〜図３２で説明したように、半導体素子９にオフサージ電圧が発生する一方で、半導体素子６及び半導体素子７にリカバリサージ電圧が発生する。図３０及び図３２で説明したように、オフサージ電圧及びリカバリサージ電圧のいずれについても、サージ電圧の原因となる電流経路は、直流電源２から半導体素子７−半導体素子１０―半導体素子９−半導体素子６―直流電源２を結ぶ経路であり、当該経路上の配線インダクタンスが、サージ電圧を発生させる。

図３３から、クランプ回路を持つ３レベルインバータである電力変換装置１Ａでは、第１の動作パターン及び第３の動作パターンの間で、サージ電圧が発生する半導体素子、及び、サージ電圧の原因となる電流経路が共通する。同様に、第２の動作パターン及び第２の動作パターンの間で、サージ電圧が発生する半導体素子、及び、サージ電圧の原因となる電流経路が共通する。従って、電力変換装置１Ａでは、サージ電圧の原因となる電流経路、即ち、サージ電圧を発生させる配線インダクタンスが含まれる経路は、２種類存在する。

（２レベルインバータでのサージ電圧低減）
次に、比較例として、２レベルインバータでのサージ電圧の低減について説明する。

図３４は、比較例として示される２レベルインバータの構成を説明する回路図である。
図３４を参照して、比較例として示される２レベルインバータ１Ｘは、フルブリッジ型インバータで構成されており、図１に示された電力変換装置１Ａから、半導体素子９及び半導体素子１０を除いた回路構成を有する。

即ち、２レベルインバータ１Ｘでは、ノードＮｄが、半導体素子を介さずに出力フィルタリアクトル１３と接続されるとともに、ノードＮｅが、半導体素子を介さずに出力フィルタリアクトル１４と接続される点が、図１の電力変換装置１Ａと異なる。一方で、２レベルインバータ１Ｘでは、半導体素子５〜半導体素子８によるブリッジ回路は、電力変換装置１Ａと同様に構成される。同様に、ノードＮｆ及びＮｇに対する、出力フィルタ回路及び交流電源１７の接続関係も、２レベルインバータ１Ｘ及び電力変換装置１Ａで共通である。言い換えると、電力変換装置１Ａは、ブリッジ回路（２レベルインバータ１Ｘ）の第１レグの中点、及び、第２レグの中点の間に、クランプ回路として作用する双方向スイッチを構成する、少なくとも１つの半導体素子が接続された構成を有している。

図３５は、図３４に示された２レベルインバータ１Ｘの半導体素子のオンオフ制御を説明する波形図である。

図３５を参照して、図２の交流出力指令値２０１と同様の交流出力指令値１００１を基準として、半導体素子５及び半導体素子８の駆動信号１００２と、半導体素子６及び半導体素子７の駆動信号１００３とが生成される。

交流出力指令値１００１が正の期間及び負の期間を通じて、駆動信号１００２及び１００３は、相補に「１」及び「０」に設定される。半導体素子５及び半導体素子８の駆動信号２７及び３０は、駆動信号１００２に従って生成され、半導体素子６及び半導体素子７の駆動信号２８及び２９は、駆動信号１００３に従って生成される。この際に、駆動信号２７〜３０には、上述のデッドタイムが適宜設けられる。この結果、半導体素子５〜８は、交流出力指令値１００１の正／負に関係なくスイッチング制御される。

図３６は、図３４に示された２レベルインバータ１Ｘ内に存在する配線インダクタンスを説明する回路図である。

図３６を図１５と比較して、２レベルインバータ１Ｘにおいても、半導体素子５〜８によって構成されるブリッジ回路に、図１５と同様の配線インダクタンス４０〜５３が存在する。一方で、図１での半導体素子９及び半導体素子１０が配置されないため、図１５での配線インダクタンス５４〜５８は考慮する必要がない。又、出力フィルタリアクトル１３，１４と、出力フィルタコンデンサ１５の間には、図１５と同様の配線インダクタンス５９及び６０が存在する。

２レベルインバータ１Ｘにおいても、半導体素子５〜８のスイッチング動作に伴いサージ電圧が発生する。但し、図３５で説明したスイッチング動作の相違により、実施の形態１に係る電力変換装置１Ａと、比較例の２レベルインバータ１Ｘとの間では、形成される電流経路が異なる。この結果、電力変換装置１Ａと、２レベルインバータ１Ｘとの間では、サージ電圧の発生パターンが異なる。

詳細な説明は省略するが、２レベルインバータ１Ｘ（図３４）においても、電力変換装置１Ａと同様の第１〜第４の動作パターンを定義し、各パターンにおいて、図１８〜図３２と同様の解析を行うことにより、図３３と同様の図３７を得ることができる。

図３７は、２レベルインバータ１Ｘの各動作パターンにおける、サージ電圧が発生する半導体素子、並びに、サージ電圧の原因となる電流経路の一覧を示す図表である。

図３７を参照して、２レベルインバータ１Ｘでは、第１〜第４の動作パターンを通じて、半導体素子５〜８の各々に、オフサージ電圧又はリカバリサージ電圧が発生している。具体的には、交流電流の正負に応じて、交流電流が正である第１及び第４の動作パターンでは、半導体素子５及び半導体素子８にオフサージ電圧が発生する一方で、半導体素子６及び半導体素子７にリカバリサージ電圧が発生する。これに対して、交流電流が負である第２及び第３の動作パターンでは、半導体素子６及び半導体素子７にオフサージ電圧が発生する一方で、半導体素子５及び半導体素子８にリカバリサージ電圧が発生する。

サージ電圧の原因となる電流経路は、第１〜第４の動作パターンで共通である。具体的には、直流電源２―半導体素子５−半導体素子６―直流電源２の経路と、直流電源２−半導体素子７−半導体素子８―直流電源２の経路との２つの経路上の配線インダクタンスが、各動作パターンにおいて共通に、サージ電圧を発生させる。

図３８は、比較例に係る２レベルインバータでのスナバコンデンサの配置例を説明する回路図である。

図３８を参照して、２レベルインバータ１Ｘ（図３４）に対して、サージ電圧を低減するためのスナバコンデンサ６２及び６５が設けられる。スナバコンデンサ６２は、配線インダクタンス６１及び６３を伴って、半導体素子５及び半導体素子６の直列接続体である第１レグに対して並列接続される。同様に、スナバコンデンサ６５は、配線インダクタンス６４及び６６を伴って、半導体素子７及び半導体素子８の直列接続体である第２レグに対して並列接続される。

この結果、２レベルインバータ１Ｘ全体では、直流電源２、平滑用コンデンサ３、第１レグ、第２レグ、スナバコンデンサ６２、及び、スナバコンデンサ６５が、並列接続される。図３８の例では、スナバコンデンサ６２及び６５は、第１レグ及び第２レグにそれぞれ近接させて配置される一般的な配置態様となっている。

図３７に示したように、２レベルインバータ１Ｘでは、直流電源２―半導体素子５−半導体素子６―直流電源２の電流経路と、直流電源２―半導体素子７−半導体素子８―直流電源２の電流経路とがサージ電圧を発生させる。

スナバコンデンサ６２は、前者の電流経路での半導体素子５及び半導体素子６（第１レグ）に対して、半導体素子５の正極と接続されたノードＮｏと、半導体素子６の負極と接続されたノードＮｐとの間に接続される。これにより、半導体素子５の正極及び半導体素子６の負極の間に、スナバコンデンサ６２を経由して形成される経路を短くすることができる。従って、半導体素子５の正極及び半導体素子６の負極の間に形成される、スナバコンデンサ６２を含む経路の配線インダクタンスを小さくすることができる。この結果、半導体素子５又は半導体素子６のスイッチング動作に伴う電流変化時に、スナバコンデンサ６２を通過する高周波電流によって上記経路の配線インダクタンスに生じる電圧が低減されるので、半導体素子５及び半導体素子６に発生するサージ電圧を低減することができる。

同様に、スナバコンデンサ６２は、後者の電流経路での半導体素子７及び半導体素子８（第２レグ）に対して、半導体素子７の正極と接続されたノードＮｑと、半導体素子８の負極と接続されたノードＮｒとの間に接続される。これにより、半導体素子７の正極及び半導体素子８の負極の間に、スナバコンデンサ６５を経由して形成される経路を短くすることができる。従って、半導体素子７の正極及び半導体素子８の負極の間に形成される、スナバコンデンサ６５を含む経路の配線インダクタンスを小さくすることができる。この結果、半導体素子７又は半導体素子８のスイッチング動作に伴う電流変化時に、スナバコンデンサ６５を通過する高周波電流によって上記経路の配線インダクタンスに生じる電圧が低減されるので、半導体素子７５及び半導体素子８に発生するサージ電圧を低減することができる。

このように、比較例の２レベルインバータ１Ｘでは、図３８に示すように、第１レグ及び第２レグにそれぞれに対してスナバコンデンサ６２及び６５を近接配置することによって、半導体素子５〜８で発生するサージ電圧を低減することができる。

（クランプ回路を有する３レベルインバータでのサージ電圧低減）
次に、実施の形態１に係る電力変換装置１Ａでのサージ電圧低減のためのスナバコンデンサの配置について説明する。

図１及び図３４から理解されるように、実施の形態１に係る電力変換装置１Ａ及び比較例の２レベルインバータの間で、半導体素子５〜８によるブリッジ回路の構成は同一である。しかしながら、電力変換装置１Ａでは、半導体素子５〜８によるブリッジ回路に対して、図３７と同様にスナバコンデンサを配置すると、サージ電圧の低減効果が十分ではなくなる。

図３３で説明したように、電力変換装置１Ａでは、サージ電圧を発生させる電流経路は、交流電圧が正のときと負のときとで異なっており、直流電源２−半導体素子５−半導体素子９―半導体素子１０−半導体素子８―直流電源２を結ぶ電流経路（以下、第１の電流経路）と、直流電源２−半導体素子７−半導体素子１０―半導体素子９−半導体素子６―直流電源２を結ぶ電流経路（以下、第２の電流経路）との２つが存在する。

従って、図３８の配置例に従って、スナバコンデンサ６２が配置されると、第１の電流経路に含まれる半導体素子５及び半導体素子８に対して、半導体素子５の正極及び半導体素子８の負極の間に、スナバコンデンサ６２を含んで形成される経路には、配線インダクタンス６１及び６３に加えて、配線インダクタンス４９及び５３がさらに含まれる。この結果、半導体素子５又は半導体素子８のスイッチング動作に伴う第１の電流経路での電流変化時に、スナバコンデンサ６２を通過する高周波電流によって上記経路の配線インダクタンスに生じる電圧が大きくなることで、サージ電圧の低減効果が不十分となることが懸念される。

同様に、図３８の配置例に従って、スナバコンデンサ６５が配置されると、第２の電流経路に含まれる半導体素子６及び半導体素子７に対して、半導体素子７の正極及び半導体素子６の負極の間に、スナバコンデンサ６５を含んで形成される経路には、配線インダクタンス６４及び６６に加えて、配線インダクタンス４９及び５３がさらに含まれる。この結果、同様の理由で、半導体素子６及び半導体素子７に対しても、サージ電圧の低減効果が不十分となることが懸念される。

図３９は、実施の形態１に係る電力変換装置に対するスナバコンデンサの配置例を説明する回路図である。

図３９を参照して、クランプ回路を有する３レベルインバータである電力変換装置１Ａに対して、スナバコンデンサ６８及び７１が設けられる。スナバコンデンサ６８、及び、スナバコンデンサ７１は、直流電源２、平滑用コンデンサ３、第１レグ、及び、第２レグと並列接続される。従って、電力変換装置１Ａにおける、スナバコンデンサ６８，７１と、直流電源２、平滑用コンデンサ３、第１レグ、及び、第２レグによる主回路との電気的な接続関係は、図３８におけるスナバコンデンサ６２，６５と、主回路との電気的な接続関係と同じである。

一方で、図３９では、半導体素子５〜８に対するスナバコンデンサ６８，７１の配置（各半導体素子との間の接続距離）が、図３８の配置例とは異なる。

具体的には、スナバコンデンサ６８は、半導体素子５の正極と接続されたノードＮｏと、半導体素子８の負極と接続されたノードＮｒとの間に接続される。スナバコンデンサ７１は、半導体素子７の正極と接続されたノードＮｑと、半導体素子６の負極と接続されたノードＮｐとの間に接続される。

これにより、スナバコンデンサ６８と半導体素子５の正極とを接続する導体の長さ（以下、「接続距離」とも称する）を、スナバコンデンサ６８と半導体素子７の正極との接続距離よりも短くすることができる。又、スナバコンデンサ６８と半導体素子８の負極との接続距離を、スナバコンデンサ６８と半導体素子６の負極との配線距離よりも短くすることができる。

同様に、スナバコンデンサ７１と半導体素子７の正極との接続距離を、スナバコンデンサ７１と半導体素子５の正極との接続距離よりも短くすることができる。又、スナバコンデンサ７１と半導体素子６の負極との接続距離を、スナバコンデンサ７１と半導体素子８の負極との接続距離よりも短くすることができる。

尚、厳密に言えば、スナバコンデンサ６８，７１の接続先となるノードＮｏ，Ｎｐ，Ｎｑ，Ｎｒについて、半導体素子５〜８の正極又は負極と完全に一致させることは難しい。このため、例えば、ノードＮｏ及び半導体素子５の正極の間にも、厳密には、配線インダクタンスは存在するが、図中では表記を省略している。同様に、ノードＮｑ及び半導体素子７の正極の間、ノードＮｐ及び半導体素子６の負極の間、並びに、ノードＮｒ及び半導体素子８の負極の間の各々についても、配線インダクタンスの表記は省略されている。尚、上記の表記を省略した各配線インダクタンスは、図３８（比較例）及び図３９（実施の形態１）の各々で同様に発生するものである。

図３９の構成例では、スナバ回路ＳＮＣ１は、スナバコンデンサ６８を含み、スナバ回路ＳＮＣ２は、スナバコンデンサ７１を含む。スナバ回路ＳＮＣ１は「第１のスナバ回路」の一実施例に対応し、スナバ回路ＳＮＣ２は「第２のスナバ回路」の一実施例に対応する。更に、半導体素子５は「第１の半導体素子」に対応し、半導体素子６は「第２の半導体素子」に対応し、半導体素子７は「第３の半導体素子」に対応し、半導体素子８は「第４の半導体素子」に対応する。又、半導体素子９は「第５の半導体素子」に対応し、半導体素子１０は「第６の半導体素子」に対応する。半導体素子９及び１０により「第１の双方向スイッチ」が構成される。

この結果、第１の電流経路において、半導体素子５の正極及び半導体素子８の負極の間に、スナバコンデンサ６８を経由して形成される経路を短くすることで、当該経路の配線インダクタンスを小さくすることができる。この結果、スイッチング動作に伴う第１の電流経路での電流変化時に、スナバコンデンサ６８を通過する高周波電流によって上記経路の配線インダクタンスに生じる電圧が低減されるので、半導体素子５及び半導体素子８の各々に発生するサージ電圧を低減することができる。

同様に、第１の電流経路においても、半導体素子７の正極及び半導体素子６の負極の間に、スナバコンデンサ７１を経由して形成される経路を短くすることで、当該経路の配線インダクタンスを小さくすることができる。この結果、スイッチング動作に伴う第２の電流経路での電流変化時に、スナバコンデンサ７１を通過する高周波電流によって上記経路の配線インダクタンスに生じる電圧が低減されるので、半導体素子６及び半導体素子７の各々に発生するサージ電圧を低減することができる。

これにより、実施の形態１に係る電力変換装置１Ａでは、図３９に従ってスナバコンデンサ６８，７１（スナバ回路ＳＮＣ１，ＳＮＣ２）を配置することにより、サージ電圧の原因となる配線インダクタンスを集中的に低減することが可能である。この結果、クランプ回路を有する３レベルインバータにおいて、半導体素子のスイッチング動作に伴うサージ電圧を低減することができる。

尚、図３９では、スナバコンデンサ６８，７１のみでスナバ回路ＳＮＣ１，ＳＮＣ２を構成する例を説明したが、スナバ回路の構成は、図４０又は図４１に示されるように変形することも可能である。

図４０に示された構成では、スナバ回路ＳＮＣ１は、図３９と比較して、スナバコンデンサ６８と直列に接続された抵抗素子６８Ｒを更に含む。同様に、スナバ回路ＳＮＣ２は、スナバコンデンサ７１と直列に接続された抵抗素子７１Ｒを更に含む。図４０のその他の部分の構成は、図３９と同様であるので詳細な説明は繰り返さない。このように、各スナバ回路ＳＮＣ１，ＳＮＣ２は、スナバコンデンサ及び抵抗素子を直列接続した、いわゆる、ＲＣスナバ回路の構成とすることも可能である。

図４１に示された構成では、スナバ回路ＳＮＣ１は、図４０と比較して、抵抗素子６８Ｒと並列接続されたダイオード６８Ｄを更に含む。同様に、スナバ回路ＳＮＣ２は、抵抗素子７１Ｒと並列接続されたダイオード７１Ｄを更に含む。図４１のその他の部分の構成は、図４０と同様であるので詳細な説明は繰り返さない。

このように、各スナバ回路ＳＮＣ１，ＳＮＣ２は、直列接続されたスナバコンデンサ及び抵抗素子と、抵抗素子に並列接続されたダイオードとを含む、いわゆる、ＲＣＤスナバ回路として構成することも可能である。

又、電力変換装置１Ａにおいて、半導体素子９及び半導体素子１０の接続を変更することも可能である。

図４２は、実施の形態１に係る電力変換装置の変形例を説明する回路図である。
図４２を参照して、実施の形態１の変形例に係る電力変換装置１Ｂは、図１に示した電力変換装置１Ａと比較して、半導体素子５〜８によるブリッジ回路のノードＮｄ及びノードＮｅに対する、半導体素子９及び半導体素子１０の接続が異なる。図１（電力変換装置１Ａ）では、ノードＮｄ及びノードＮｄの間に、逆並列ダイオードを有する半導体素子９及び半導体素子１０が、逆極性で直列接続されることによって「第１の双方向スイッチ」が構成される。

これに対して、電力変換装置１Ｂでは、逆方向に耐圧を持つ半導体素子９及び半導体素子１０が、ノードＮｄ及びノードＮｄの間に並列接続されることによって「第１の双方向スイッチ」が構成される。

図４１においても、ノードＮｄからノードＮｅの間には、半導体素子１０のオンに応じてノードＮｄからノードＮｅへの方向の電流経路が形成されるとともに。半導体素子９のオンに応じてノードＮｅからノードＮｄへの方向の電流経路が形成される。即ち、電力変換装置１Ｂにおいても、半導体素子９及び半導体素子１０によって、電力変換装置１Ａと同様の「双方向スイッチ」を構成することができる。

この結果、電力変換装置１Ｂは、図２の駆動信号に従って、電力変換装置１Ａに同様することができるとともに、スナバ回路についても、図３９〜図４１と同様に配置することで、サージ電圧を低減することができる。

尚、図１の電力変換装置１Ａにおいて、半導体素子９及び半導体素子１０については、負極同士を接続する一方で、半導体素子９の正極をノードＮｄと接続し、半導体素子１０の正極をノードＮｄと接続する構成に変形することも可能である。このようにしても、半導体素子９及び半導体素子１０によって「第１の双方向スイッチ」を構成することができる。

この場合には、半導体素子９のオン時に、ノードＮｄからノードＮｅへの方向の電流経路が形成される一方で、半導体素子１０のオン時には、ノードＮｅからノードＮｄへの方向の電流経路が形成される。従って、実施の形態１で説明した電力変換装置１Ａの回路動作を実現するためには、図２の駆動信号２０４及び２０５を入れ替えることが必要となる。

実施の形態２．
実施の形態２では、実施の形態１で説明した電力変換装置１Ａ，１Ｂの実装時における半導体素子及びスナバコンデンサの配置例について説明する。

図４３は、実施の形態２に係る電力変換装置の半導体素子及びスナバコンデンサの第１の配置図である。

図４３を参照して、電力変換装置１Ａ又は１Ｂの要素である、半導体素子５〜１０の各々は、ディスクリート素子、特に、四角形の表面実装型のディスクリートパッケージを有する素子で構成される。例えば、当該四角形の四辺のいずれか１辺に正極が配置される一方で、他の３辺の各々には負極が配置される。負極が配置される３辺は、互いに電気的に接続されている。尚、制御電極は、四角形のいずれの辺から出ていても問題ないが、ここでは負極が配置された３辺のうちの１辺に制御電極が配置されるものとする。

以下、図中では、四角形の４辺について、負極が配置された辺を太線で表記し、正極が配置された辺を細線で表記する。更に、制御電極が配置された辺については、四角のマークを付して表記する。尚、以下では、負極が配置される３辺を区別するため際には、正極の向かい合わせの辺を「底辺の負極」と称し、当該底辺から見て右側の辺を「右辺の負極」と称し、当該底辺から見て左側の辺を「左辺の負極」と称することとする。図４３の例では、各半導体素子において、制御電極は、右辺の負極に配置されている。

尚、ここでは負極及び正極が各辺の全域を占めているように図示しているが、負極及び正極は、各辺の一部に形成されてもよい。又、一般的な表面実装型のディスクリート素子で見られるように、各辺の端部は、絶縁体で構成されるケースも存在する。

図４３の第１の配置例では、半導体素子５の正極は、スナバコンデンサ６８の一方端と接続されており、半導体素子５の底辺の負極は、半導体素子９の右辺の負極と接続される。半導体素子９の左辺の負極は、半導体素子６の正極と接続されており、半導体素子６の底辺の負極は、スナバコンデンサ７１の一方端と接続される。

更に、半導体素子７の正極と、スナバコンデンサ７１の他方端とが接続される。半導体素子７の底辺の負極は、半導体素子１０の右辺の負極と接続される。半導体素子９及び半導体素子１０の正極同士が接続され、半導体素子１０の左辺の負極及び半導体素子８の正極が接続される。半導体素子８の底辺の負極と、スナバコンデンサ６８の他方端とが接続される。

第１の配置例では、半導体素子５、半導体素子９、及び、半導体素子６が一列に並んで１つの列を構成し、かつ、半導体素子８、半導体素子１０、及び、半導体素子７が一列に並んで、もう１つの列を構成する。これらの列は、並列に配列される。

上述のように、電力変換装置１Ａ，１Ｂにおいて、サージ電圧に影響する配線インピーダンスとして、図４３中に点線で示す経路Ｐ１と、一点鎖線で示す経路Ｐ２とが形成される。経路Ｐ１は、スナバコンデンサ６８−半導体素子５−半導体素子９−半導体素子１０−半導体素子８−スナバコンデンサ６８を通過する。経路Ｐ２は、スナバコンデンサ７１−半導体素子７−半導体素子１０―半導体素子９−半導体素子６−スナバコンデンサ７１を通過する。

経路Ｐ１及び経路Ｐ２に共通する半導体素子９及び半導体素子１０は、それぞれの列で真ん中に配置される。更に、２つの列の間で、半導体素子５及び半導体素子８を近接させるとともに、半導体素子６及び半導体素子７を近接させるように、それぞれの列内での半導体素子の配列順が決められている。

この結果、半導体素子５の正極に対して、半導体素子８の負極との接続距離が、半導体素子８の負極との接続距離よりも短くなり、かつ、半導体素子７の正極に対して、半導体素子６の負極との接続距離が、半導体素子８の負極との接続距離よりも短くなるように、半導体素子５〜１０は配列することができる。

図４３の第１の配置例では、スナバコンデンサ６８及び７１は、６つの半導体素子５〜１０が配列される範囲の外側に配置される。図１に示されるように、半導体素子５及び半導体素子７の正極は、スナバコンデンサ６８及び７１と接続されるとともに、平滑用コンデンサ３とも接続される必要がある。

従って、第１の配置例によれば、１辺のみ配置される半導体素子５及び半導体素子７の正極を、半導体素子５〜１０の配列群の外側を向くように配列することで、電力変換装置１Ａを構成するための他素子（平滑用コンデンサ３等）と容易に接続することが可能である。又、半導体素子９及び半導体素子１０の負極についても、外側を向くように配列されているので、図１に示した出力フィルタリアクトル１３，１４との接続が容易であることが理解される。

図４４には、実施の形態２に係る電力変換装置の半導体素子及びスナバコンデンサの第２の配置例が示される。

図４４を参照して、第２の配置例では、第１の配置例（図４３）と比較して、半導体素子５及び半導体素子７の正極及び負極の位置が異なる。具体的には、半導体素子５及び半導体素子７は、図４３の配置から、それぞれ時計と反対回り方向に９０度回転させて配置されている。これにより、半導体素子５の正極は、半導体素子８の負極（左辺の負極）と対向し、半導体素子７の正極は、半導体素子６の負極（左辺の負極）と対向する。

この結果、スナバコンデンサ６８と、半導体素子５の正極及び半導体素子８の負極のそれぞれとの接続距離を、図４３の配置例よりも短くすることができる。同様に、スナバコンデンサ７１と、半導体素子７の正極及び半導体素子６の負極のそれぞれとの接続距離について、図４３の配置例よりも短くすることができる。

これにより、図３９に示した配線インダクタンス６７，６９及び配線インダクタンス７０，７２が低減される。又、経路Ｐ１及び経路Ｐ２についても、図４３と比較して経路長を短くすることが可能である。この結果、サージ電圧を更に低減することが可能となる。

一方で、第２の配置例では、半導体素子５及び半導体素子７の正極が、図４３とは異なり、半導体素子５〜１０の配列群の外側を向いていない。従って、半導体素子５及び半導体素子７の正極から、平滑用コンデンサ３等の他素子との接続用配線を引き出す際には、絶縁距離の確保を考慮することが必要となる。

図４５は、実施の形態２に係る電力変換装置の半導体素子及びスナバコンデンサの第３の配置図である。図４５では、実施の形態１の末尾で説明した、半導体素子９及び半導体素子１０の負極同士を接続し、半導体素子９の正極をノードＮｄと接続し、半導体素子１０の正極をノードＮｅと接続する構成とした場合の配置例が示される。

図４５を参照して、第３の配置例では、それぞれの列で中央に位置する半導体素子９及び半導体素子１０は、底辺の負極同士が対向するように配置される。図４５では、半導体素子５の底辺の負極と、半導体素子９の正極とが接続され、半導体素子９の正極と、半導体素子６の正極とが接続される。更に、半導体素子７の底辺の負極と、半導体素子１０の正極とが接続され、半導体素子１０の底辺の負極と、半導体素子９の底辺の負極とが接続される。又、半導体素子１０の正極と、半導体素子８の正極とが接続される。

第３の配置例に従って半導体素子５〜１０を配置しても、実施の形態１に係る電力変換装置を実装することが可能である。尚、図４５の第３の配置例における半導体素子９及び半導体素子１０の配置は、第２の配置例（図４４）に適用することも可能である。この場合、半導体素子９の正極が、半導体素子５の左辺の負極、及び、半導体素子６の正極に接続され、半導体素子１０の正極が、半導体素子７の左辺の負極、及び、半導体素子８の正極に接続される。又、半導体素子９及び半導体素子１０については、図４２で説明したように、逆方向に耐圧を持つ半導体素子として、それぞれ逆方向に並列接続して構成することも可能である。

尚、図４３〜図４５の配置例では、半導体素子５、半導体素子９、及び、半導体素子６が一列に並べられるとともに、半導体素子８、半導体素子１０、及び、半導体素子７が一列に並べられると説明したが、各列において、複数の半導体素子は、正確に真っ直ぐ一列に並んでいることを要するものではない。同様に、それぞれの列が、正確に並列に配置されることも必須ではない。上述した、半導体素子５の正極に対して、半導体素子８の負極との接続距離が、半導体素子８の負極との接続距離よりも短くなり、かつ、半導体素子７の正極に対して、半導体素子６の負極との接続距離が、半導体素子８の負極との接続距離よりも短くなるという条件が成立する範囲内で、配列のずれは許容される。

尚、実施の形態２において、実施の形態１に係る電力変換装置１Ａ（１Ｂ）を構成する半導体素子５〜１０が実装される基板の種類は特定のものである必要はない。当該基板には、例えば、多層のプリント基板、単層のプリント基板、又は、片面が金属により構成された金属基板等を適用することが可能である。一般的に、多層のプリント基板を適用すると、各層にパターン配線が可能であるため、配線の自由度が高くなる。この結果、配線インダクタンスの少ない配線パターンを実現することが容易である。又、金属基板を適用すると、半導体素子の放熱面で有利であり、素子温度の低減が容易である。

図４３〜図４５では、半導体素子５〜１０に、四角形の表面実装タイプのディスクリート素子を適用したときの配置例を説明した。次に、異なる態様のディスクリート素子が適用されたときの配置例を説明する。

図４６は、実施の形態２に係る電力変換装置の半導体素子及びスナバコンデンサの第４の配置図である。

図４６では、半導体素子５〜１０は、正極を背面に有し、負極及び制御電極を引き出し線（リード）により外部接続するディスクリートパッケージを有する素子で構成される。例えば、図４６では、半導体素子５〜１０は、ＴＯ−２６３パッケージのディスクリート素子により構成される。

図４６においても、上記パッケージ構成において、負極の引き出し線を太線で表記するとともに、制御電極の引き出し線については、四角のマークを付して表記している。

図４６に示された第４の配置例では、半導体素子５、半導体素子９、及び、半導体素子６が一列に並べられて１つの列を構成するとともに、半導体素子８、半導体素子１０、及び、半導体素子７が一列に並べられて、もう１つの列が構成される。これらの列を並列に配設するとともに、半導体素子９の正極（リード）及び半導体素子１０の正極（リード）が接続される。

更に、半導体素子５の正極（背面）と、半導体素子８の負極（リード）との間にスナバコンデンサ６８が接続される。同様に、半導体素子７の正極（背面）と、半導体素子６の負極（リード）との間に、スナバコンデンサ７１が接続される。これにより、図４３と同様に、サージ電圧に影響する配線インピーダンスを含む、点線で示す経路Ｐ１と、一点鎖線で示す経路Ｐ２とが形成される。

図４６の配置例においても、図４３と同様に、半導体素子５の正極に対して、半導体素子８の負極との接続距離が、半導体素子８の負極との接続距離よりも短くなり、かつ、半導体素子７の正極に対して、半導体素子６の負極との接続距離が、半導体素子８の負極との接続距離よりも短くなるという条件が成立するように、半導体素子５〜１０が配設されていることが理解される。

特に、図４６の例では、半導体素子５〜１０の各々について、制御電極が、半導体素子５〜１０が配列される領域の外側に位置する方向で揃って配置されている。このため、各制御電極へ駆動信号２７〜３２（図１）を伝送する信号線の配設が容易となる。

或いは、制御電極への信号線の接続がコネクタ等によって実現されるため、プリント基板上に信号線を配設する必要がない場合には、制御電極を外側に位置させるメリットが低下する。このような場合には、半導体素子９及び半導体素子１０の正極同士の間の接続を容易にするために、図４６の配置例において、正極（リード）同士、又は、負極（背面）同士が対向するように、半導体素子９及び半導体素子１０を９０度ずつ回転させることも可能である。

図４７は、実施の形態２に係る電力変換装置の半導体素子及びスナバコンデンサの第５の配置図である。

図４７では、半導体素子５〜１０は、正極、負極、及び、制御電極がそれぞれ個別にリードによって外部接続されるディスクリートパッケージを有する素子で構成される。例えば、図４７では、半導体素子５〜１０は、ＴＯ−２４７パッケージのディスクリート素子により構成される。

図４７においても、負極のリードを太線で表記するとともに、制御電極のリードについては、四角のマークを付して表記している。残りのリードは、正極である。

図４７に示された第５の配置例では、半導体素子５、半導体素子９、及び、半導体素子６が一列に並べられて１つの列を構成するともに、半導体素子８、半導体素子１０、及び、半導体素子７が一列に並べられて、もう１つの列を構成する。当該２つの列は並列に配設される。更に、半導体素子５の正極リードと、半導体素子８の負極リードとの間にスナバコンデンサ６８が接続され、半導体素子７の正極リードと、半導体素子６の負極リードとの間に、スナバコンデンサ７１が接続される。図４７においても、サージ電圧に影響する配線インピーダンスを含む、点線で示す経路Ｐ１と、一点鎖線で示す経路Ｐ２とが形成される。

図４７の配置例においても、図４３等と同様に、半導体素子５の正極に対して、半導体素子８の負極との接続距離が、半導体素子８の負極との接続距離よりも短くなり、かつ、半導体素子７の正極に対して、半導体素子６の負極との接続距離が、半導体素子８の負極との接続距離よりも短くなるという条件が成立するように、半導体素子５〜１０が配設されていることが理解される。これにより、上記経路Ｐ１及び経路Ｐ２の配線長を短くすることで、配線インダクタンスによって発生するサージ電圧を低減することができる。

図４７の配置例においても、制御電極のリードが揃って外側に位置するように、半導体素子５〜１０を揃えて配列することにより、各制御電極へ駆動信号２７〜３２（図１）を伝送する信号線の配設が容易となる。

又、図４６で説明したのと同様に、図４６においても、正極（リード）同士、又は、負極（リード）同士が対向するように、半導体素子９及び半導体素子１０を９０度ずつ回転させることも可能である。尚、ＴＯ−２５７パッケージには、制御電極が並列に２個設けられることで、４つのリードを有する構成とされるタイプもあるが、この場合にも、正極及び負極について上記と同様にすることで、同様のサージ電圧低減効果を得ることができる。

実施の形態３．
実施の形態１で説明したスナバ回路の配置は、いわゆる、中性点クランプ型３レベルインバータに対しても適用可能である。

図４８は、実施の形態３に係る電力変換装置１Ｃの構成を説明する回路図である。電力変換装置１Ｃは、中性点クランプ型３レベルインバータの回路構成を有する。

図４８を参照して、実施の形態３に係る電力変換装置１Ｃは、平滑用コンデンサ３（図１）に代えて、直列接続された平滑用コンデンサ３Ａ及び３Ｂを備えるとともに、半導体素子９及び半導体素子１０に代えて、半導体素子８１〜８４を備える点で異なる。半導体素子８１〜８４は、半導体素子５〜１０と同様に、ＩＧＢＴ又はＭＯＳＦＥＴ等のオンオフ制御可能なスイッチング素子で構成されて、正極、負極、及び、制御電極を有する。半導体素子８１〜８４についても、負極から正極への方向の電流経路を形成するための逆並列ダイオードが、内蔵又は外部接続されている。

電力変換装置１Ｃにおいて、半導体素子５〜８によって構成されるブリッジ回路は、電力変換装置１Ａと同様であるが、ブリッジ回路のノードＮｄ（第１レグの中間点）及びノードＮｅ（第２レグの中間点）は、半導体素子を介さずに、出力フィルタリアクトル１３及び出力フィルタリアクトルと接続される。

ブリッジ回路の入力側において、直流電源２と接続されるノードＮａ及びノードＮｃの間に、平滑用コンデンサ３Ａ及び３Ｂが直列接続される。平滑用コンデンサ３Ａの一方端はノードＮａと接続され、平滑用コンデンサ３Ａの他方端は、平滑用コンデンサ３Ｂの一方端と、ノードＮｍ及びＮｎで接続される。平滑用コンデンサ３Ｂの他方端は、ノードＮｃと接続される。ノードＮｍ及びノードＮｍは同電位であり、電気的には同一ノードであるが、後述するように、接続先が異なるため、説明の都合上別個に記載している。平滑用コンデンサ３Ａ及び３Ｂには、電圧検出器１９Ａ及び１９Ｂが設けられる。

ノードＮｍと、ブリッジ回路のノードＮｄとの間には、半導体素子８１と半導体素子８２による双方向スイッチが接続される。同様に、ノードＮｎと、ブリッジ回路のノードＮｅとの間には、半導体素子８３及び半導体素子８４による双方向スイッチが接続される。

図４８では、半導体素子８１及び半導体素子８２は、正極同士が接続される態様で直列接続されることによって、双方向スイッチを構成する。同様に、半導体素子８３及び半導体素子８４は、正極同士が接続される態様で直列接続されることによって、双方向スイッチを構成する。

電圧検出器１９Ａによる平滑用コンデンサ３Ａの電圧検出値、及び、電圧検出器１９Ｂによる平滑用コンデンサ３Ｂの電圧検出値は、制御回路３５に入力される。制御回路３５は、駆動信号２７〜３０に加えて、半導体素子８１〜８４をそれぞれ駆動するための駆動信号８５〜８８を更に出力する。駆動信号８５〜８８は、半導体素子８１〜８４の制御電極へそれぞれ伝達される。この結果、半導体素子８１〜８４は、制御回路３５からの駆動信号８５〜８８にそれぞれ応答してオンオフ制御される。

図４９は、図４８に示された電力変換装置１Ｃの半導体素子のオンオフ制御を説明する波形図である。

図４９を参照して、図１と同様の交流出力指令値２０１を基準として、図１と同様に、半導体素子５及び半導体素子８の駆動信号２０２と、半導体素子６及び半導体素子７の駆動信号２０３とが生成される。更に、半導体素子８２及び半導体素子８３の駆動信号２１４と、半導体素子８１及び半導体素子８４の駆動信号２１５とが生成される。

図４９の駆動信号２１４は、図２の駆動信号２０４と同一であり、図４９の駆動信号２１５は、図２の駆動信号２０５と同一である。半導体素子８２及び８３の駆動信号８６及び駆動信号８７は、駆動信号２１４に従って、デッドタイムを付与して生成される。同様に、半導体素子８１及び８４の駆動信号８６及び駆動信号８７は、駆動信号２１５に従って、デッドタイムを付与して生成される。

従って、電力変換装置１Ｃにおいて、半導体素子５〜８は、電力変換装置１Ａ（実施の形態１）と同様にオンオフ制御される。更に、半導体素子８２及び半導体素子８３は、電力変換装置１Ａ（実施の形態１）の半導体素子９と同様にオンオフ制御され、半導体素子８１及び半導体素子８４は、電力変換装置１Ａ（実施の形態１）の半導体素子１０と同様にオンオフ制御される。

従って、交流出力指令値２０１が正の期間では、半導体素子６及び半導体素子７は常時オフされ、半導体素子８２及び８３は常時オンされる、一方で、半導体素子５及び半導体素子８、並びに、半導体素子８１及び８４は、スイッチング制御される。具体的には、半導体素子５及び半導体素子８は共通にオンオフされ、半導体素子８１及び半導体素子８４は、半導体素子５及び半導体素子８と相補的にオンオフされる。

一方で、交流出力指令値２０１が負の期間では、半導体素子５及び半導体素子８は常時オフされ、半導体素子８１及び半導体素子８４は常時オンされる。一方で、半導体素子６及び半導体素子７、並びに、半導体素子８２及び半導体素子８３は、スイッチング制御される。具体的には、半導体素子６及び半導体素子７は共通にオンオフされ、半導体素子８２及び半導体素子８３は、半導体素子６及び半導体素子７と相補的にオンオフされる。

電力変換装置１Ｃでは、ノードＮｄ及びＮｅの間に、電力変換装置１Ａでは２個の半導体素子の直列接続体による１個の双方向スイッチが接続されていたのに対して、４個の半導体素子による２個の双方向スイッチが直列接続された構成となっている。但し、電力変換装置１Ｃでは、ノードＮｍ，Ｎｎ、即ち、２個の双方向スイッチの中間点の電位が一意に決まることが差になる。

実施の形態３に係る電力変換装置１Ｃについても、電力変換装置１Ａと同様に、交流電圧及び交流電流の正／負の組み合わせによる４つの動作パターンが存在する。図５０〜図５２を用いて、交流電圧が正、かつ、交流電流が正である、第１の動作パターンでの電力変換装置１Ｃでの電流経路を説明する。

上述のように、交流電圧が正の期間では、半導体素子８２及び８３がオン固定されるとともに、半導体素子６及び半導体素子７はオフ固定される。一方で、半導体素子５及び半導体素子８、並びに、半導体素子８１及び８４がスイッチング制御される。

図５０には、第１の動作パターン中の半導体素子５及び半導体素子８のオン期間（電力伝送期間）での電流経路が示される。

図５０を参照して、半導体素子５及び半導体素子８のオン期間では、半導体素子８２及び半導体素子８３もオンされて、直流電源２の正側−半導体素子５−出力フィルタリアクトル１３−交流電源１７−出力フィルタリアクトル１４−半導体素子８−直流電源２の負側の経路に、電流Ｉａが流れる。

図５でも説明したように、この際の電流は、図５０に示したように直流電源２を経路とするのみではなく、平滑用コンデンサ３Ａ及び平滑用コンデンサ３Ｂを通る電流も存在する。同様に、ブリッジ回路の二次側において、図５０に示したように交流電源１７を経路とするのみではなく、出力フィルタコンデンサ１５を通る電流も存在する。

図５１には、半導体素子５及び半導体素子８がオンからオフに切り替わったデッドタイム期間での電流経路が示される。

図５１を参照して、デッドタイム期間では、ノードＮｄ−出力フィルタリアクトル１３―交流電源１７−出力フィルタリアクトル１４−半導体素子８４（逆並列ダイオード）―半導体素子８３−ノードＮｎ，Ｎｍ−半導体素子８１（逆並列ダイオード）−半導体素子８２−ノードＮｄの経路に、電流Ｉｂが流れる。

図５２には、デッドタイム期間（図５１）後に半導体素子８１及び８４がオフからオンに切り替わったときの電流経路（還流期間）での電流経路が示される。

図５２を参照して、還流期間では、ノードＮｄ−出力フィルタリアクトル１３―交流電源１７−出力フィルタリアクトル１４−半導体素子８４―半導体素子８３−ノードＮｎ，Ｎｍ−半導体素子８１−半導体素子８２−ノードＮｄの経路に、図５１と同様の電流Ｉｂが流れる。還流期間及びデッドタイム期間では、電流経路は同一であるが、半導体素子８１及び半導体素子８４がオンすることで同期整流が行われて、電力損失が低減される。

図５２の状態（還流期間）から半導体素子８１及び半導体素子８４がオンからオフに切り替わると、再び、図５１に示したデッドタイム期間での電流経路が形成される。更にその後、半導体素子５及び半導体素子８がオフからオンに切り替わると、再度、図５０（伝送期間）に示された電流経路に電流Ｉａが流れることになる。

図３〜図５と、図５０〜５２との比較から理解されるように、電力変換装置１Ｃで形成される電流経路は、電力変換装置１Ａでの電流経路と比較すると、半導体素子９及び１０が、半導体素子８１〜８４に変わった以外は同じである。

詳細な説明は省略するが、その他の第２の動作パターン、第３の動作パターン、及び、第４の動作パターンにおいても、電力変換装置１Ｃの電流経路と、電力変換装置１Ａでの電流経路の違いは、第１の動作パターンと同じである。

従って、実施の形態３に係る電力変換装置１Ｃにおいて、図３３と同様に、各動作パターンにおける、サージ電圧が発生する半導体素子、並びに、サージ電圧の原因となる電流経路を整理すると、図５３が得られる。

図５３は、実施の形態３に係る電力変換装置１Ｃの各動作パターンにおける、サージ電圧が発生する半導体素子、並びに、サージ電圧の原因となる電流経路の一覧を示す図表である。

図５３を参照して、第１〜第４の動作パターンの各々において、半導体素子５〜８では、図３３（電力変換装置１Ａ）と同様のサージ電圧が発生する。更に、実施の形態３に係る電力変換装置１Ｃでは、図３３での半導体素子９と同様のサージ電圧が、半導体素子９と同様の駆動信号（図４９）に従ってオンオフ制御される、半導体素子８２及び半導体素子８３に発生する。例えば、動作パターン２において、図３３の半導体素子９と同様に、リカバリサージ電圧が、半導体素子８２及び８３に発生する。更に、動作パターン４では、半導体素子８２及び８３にオフサージ電圧が発生する。

同様に、電力変換装置１Ｃでは、図３３での半導体素子１０と同様のサージ電圧が、半導体素子１０と同様の駆動信号（図４９）に従ってオンオフ制御される、半導体素子８１及び半導体素子８４に発生する。例えば、動作パターン１において、図３３の半導体素子１０と同様に、リカバリサージ電圧が、半導体素子８１及び８４に発生する。更に、動作パターン３では、半導体素子８１及び８４にオフサージ電圧が発生する。

更に、上述した電流経路の相違点を考慮すると、電力変換装置１Ｃでは、第１及び第３の動作パターンにおいて、サージ電圧の原因となる電流経路は、図３３に示された経路中の「−半導体素子９―半導体素子１０−」を、「−半導体素子８２−半導体素子８１―半導体素子８３−半導体素子８４」に置換したものとなることが理解される。同様に、第１及び第３の動作パターンにおいて、サージ電圧の原因となる電流経路は、図３３に示された経路中の「−半導体素子１０―半導体素子９−」を、「−半導体素子８４−半導体素子８３―半導体素子８１−半導体素子８２」に置換したものとなる。

図５３から、電力変換装置１Ｃにおいても、サージ電圧の原因となる電流経路は、ブリッジ回路を構成する半導体素子５〜８に関しては、電力変換装置１Ａと同様である。従って、半導体素子５〜８に接続されるスナバ回路については、実施の形態１と同様に配置することで、サージ電圧を低減することができる。

図５４は、実施の形態３に係る電力変換装置に対するスナバコンデンサ（スナバ回路）の配置例を説明する回路図である。

図５４を参照して、図５３に示したサージ電圧の原因となる電流経路から、電力変換装置１Ｃにおいても、半導体素子５の正極及び半導体素子８の負極の間の接続距離、並びに、半導体素子７の正極及び半導体素子６の負極の間の接続距離が短くなるように、スナバコンデンサ６８，７１が配置される。

具体的には、実施の形態１と同様に、スナバコンデンサ６８と半導体素子５の正極との接続距離が、スナバコンデンサ６８と半導体素子７の正極との接続距離よりも短くなるとともに、スナバコンデンサ６８と半導体素子８の負極との接続距離が、スナバコンデンサ６８と半導体素子６の負極との配線距離よりも短くなるように、スナバコンデンサ６８は配置される。

同様に、スナバコンデンサ７１と半導体素子７の正極との接続距離が、スナバコンデンサ７１と半導体素子５の正極との接続距離よりも短くなるとともに、スナバコンデンサ７１と半導体素子６の負極との接続距離が、スナバコンデンサ７１と半導体素子８の負極との接続距離よりも短くなるように、スナバコンデンサ７１は配置される。

図５４の構成例においても、半導体素子５は「第１の半導体素子」に対応し、半導体素子６は「第２の半導体素子」に対応し、半導体素子７は「第３の半導体素子」に対応し、半導体素子８は「第４の半導体素子」に対応する。又、スナバ回路ＳＮＣ１は「第１のスナバ回路」の一実施例に対応し、スナバ回路ＳＮＣ２は「第２のスナバ回路」の一実施例に対応する。更に、平滑用コンデンサ３Ａ及び３Ｂは「第１のコンデンサ」及び「第２のコンデンサ」に対応し、ノードＮｍ，Ｎｎは、「第１及び第２のコンデンサの接続点」に対応する。又、半導体素子８１は「第７の半導体素子」に対応し、半導体素子８２は「第８の半導体素子」に対応する。半導体素子８１及び８２により「第２の双方向スイッチ」が構成される。同様に、半導体素子８３は「第９の半導体素子」に対応し、半導体素子８４は「第１０の半導体素子」に対応し、半導体素子８３及び８４により「第３の双方向スイッチ」が構成される。

このようにすると、実施の形態３に係る電力変換装置においても、サージ電圧の原因となる配線インダクタンスを集中的に低減することにより、半導体素子のスイッチング動作に伴うサージ電圧を低減することができる。

実施の形態１に係る電力変換装置１Ａ及び実施の形態３に係る電力変換装置１Ｃは、比較例に係る２レベルインバータに相当するブリッジ回路（半導体素子５〜８）の第１レグの中点及び第２レグの中点の間に、クランプ回路として機能する双方向スイッチを構成する半導体素子を備える点で共通している。双方スイッチの動作により、電力変換装置１Ａ及び電力変換装置１Ｃでは、比較例の２レベルインバータとは異なり、ブリッジ回路を構成する半導体素子５〜８に電流が流れない期間が発生する。

この結果、電力変換装置１Ａ，１Ｃでは、半導体素子５〜８を含まない電流経路からの、スイッチング動作に伴う転流によってサージ電圧が発生する際には、サージ電圧の原因となる配線インダクタンスが、半導体素子５〜８によるブリッジ回路のみで構成される２レベル型インバータとは異なってくる。

従って、電力変換装置１Ａ，１Ｃにおいては、スナバ回路ＳＮＣ１、ＳＮＣ２の半導体素子５〜８に対する電気的な接続関係は同一であるものの、その配置位置（接続距離の長短）は、図３８で説明した比較例（２レベルインバータに対するスナバ回路配置）とは異なってくる。即ち、図３９及び図５４で説明した内容とすることで、サージ電圧を低減することが可能となる。

尚、図４８の主回路構成において、半導体素子８１及び半導体素子８２は、負極同士が接続される態様で直列接続されることによって、双方向スイッチを構成することが可能である。同様に、半導体素子８３及び半導体素子８４についても、負極同士が接続される態様で直列接続されることによって、双方向スイッチを構成することが可能である。

又、実施の形態３に係る電力変換装置１Ｃにおいても、実施の形態１で説明したのと同様に、半導体素子８１及び半導体素子８２について、逆方向に耐圧を持つ素子でそれぞれを構成し、かつ、両者を逆並列に接続することで、双方向スイッチを構成することが可能である。又、半導体素子８３及び半導体素子８４についても、上記と同様に、双方向スイッチを構成することが可能である。

更に、実施の形態３に係る電力変換装置１Ｃにおいても、図５４に示したスナバ回路は、図４０に示した、ＲＣスナバ回路、又は、図４１に示したＲＣＤスナバ回路によって構成とすることが可能である。

実施の形態４．
実施の形態４では、実施の形態３で説明した電力変換装置１Ｃの実装時における半導体素子及びスナバコンデンサの配置例について説明する。

図５５は、実施の形態４に係る電力変換装置の半導体素子及びスナバコンデンサの第１の配置図である。

図５５を参照して、電力変換装置１Ｃの要素である、半導体素子５〜８及び半導体素子８１〜８４の各々は、図４３〜図４５と同様に、四角形の表面実装型のディスクリートパッケージを有するディスクリート素子で構成される。実施の形態４においても、正極、負極、及び、制御電極が配置される辺の表記は、実施の形態２（図４３〜図４５）と同様である。

半導体素子５の正極は、スナバコンデンサ６８の一方端と接続されており、半導体素子５の底辺の負極と、半導体素子８２の右辺の負極が接続される。半導体素子８２の左辺の負極は、半導体素子６の正極と接続され、半導体素子６の底辺の負極と、スナバコンデンサの一方端が接続される。半導体素子７の正極と、スナバコンデンサ７１の他方端とが接続され、半導体素子７の底辺の負極と、半導体素子８４の右辺の負極とが接続される。

更に、半導体素子８４の正極と、半導体素子８３の正極とが接続され、半導体素子８３の左辺の負極と、半導体素子８１の左辺の負極とが接続される。半導体素子８１の正極は、半導体素子８２の正極と接続され、半導体素子８４の左辺の負極と、半導体素子８の正極とが接続される。半導体素子８の底辺の負極は、スナバコンデンサ６８の他方端と接続される。

第１の配置例では、半導体素子５、半導体素子８２、及び、半導体素子６が一列に並んで配置されて１つの列を構成し、かつ、半導体素子８、半導体素子８４、及び、半導体素子７が一列に並んで１つの列を構成する。これらの列は、並列に配列され、半導体素子８３及び半導体素子８１は、これらの列の間に配置される。

上述のように、電力変換装置１Ｃにおいて、サージ電圧に影響する配線インピーダンスとして、図５５中に点線で示す経路Ｐ３と、一点鎖線で示す経路Ｐ４とが形成される。経路Ｐ３は、スナバコンデンサ６８−半導体素子５−半導体素子８２−半導体素子８１−半導体素子８３−半導体素子８４−半導体素子８−スナバコンデンサ６８を通過する。経路Ｐ４は、スナバコンデンサ７１−半導体素子７−半導体素子８４−半導体素子８３−半導体素子８１―半導体素子８２−半導体素子６−スナバコンデンサ７１を通過する。

経路Ｐ３及び経路Ｐ４に共通する半導体素子８１〜８４を中央部に配置するように、半導体素子８２及び半導体素子８４は、それぞれの列で真ん中に配置される。更に、２つの列の間で、半導体素子５及び半導体素子８を近接させるとともに、半導体素子６及び半導体素子７を近接させるように、それぞれの列内での半導体素子の配列順が決められている。

具体的には、実施の形態２と同様に、半導体素子５の正極に対して、半導体素子８の負極との接続距離が、半導体素子８の負極との接続距離よりも短くなり、かつ、半導体素子７の正極に対して、半導体素子６の負極との接続距離が、半導体素子８の負極との接続距離よりも短くなるように、半導体素子５〜８及び半導体素子８１〜８４は配列される。

図５５では、図４３と同様に、スナバコンデンサ６８及び７１は、６つの半導体素子５〜８及び半導体素子８１〜８４が配列される範囲の外側に配置される。これにより、スナバコンデンサ６８及び７１に加えて、平滑用コンデンサ３とも接続される、半導体素子５及び半導体素子７の正極は、半導体素子５〜８及び半導体素子８１〜８４の配列群の外側を向くように配列することができる。この結果、半導体素子５及び半導体素子７の正極と、平滑用コンデンサ３との接続が容易になる。

図５６には、実施の形態４に係る電力変換装置の半導体素子及びスナバコンデンサの第２の配置例が示される。

図５６を参照して、第２の配置例では、第１の配置例（図５５）と比較して、半導体素子５及び半導体素子７の正極及び負極の位置が異なる。具体的には、半導体素子５及び半導体素子７は、図５５の配置から、それぞれ時計と反対回り方向に９０度回転させて配置されている。これにより、半導体素子５の正極は、半導体素子８の負極（左辺の負極）と対向し、半導体素子７の正極は、半導体素子６の負極（左辺の負極）と対向する。

これにより、スナバコンデンサ６８と、半導体素子５の正極及び半導体素子８の負極のそれぞれとの接続距離を、図５５の配置例よりも短くすることができる。同様に、スナバコンデンサ７１と、半導体素子７の正極及び半導体素子６の負極のそれぞれとの接続距離についても、図５５の配置例よりも短くすることができる。

これにより、スナバコンデンサ６８及びスナバコンデンサ７１の接続に伴う配線インダクタンスが低減される。又、経路Ｐ３及び経路Ｐ３についても、図５５と比較して経路長を短くすることが可能である。この結果、サージ電圧を更に低減することが可能となる。

一方で、第２の配置例では、半導体素子５及び半導体素子７の正極が、図５５とは異なり、半導体素子５〜８及び半導体素子８１〜８４の配列群の外側を向いていない。従って、図４３で説明したのと同様に、半導体素子５及び半導体素子７の正極から、平滑用コンデンサ３等の他素子との接続用配線を引き出す際には、絶縁距離の確保を考慮することが必要となる。

実施の形態３の最後で説明したように、半導体素子８１及び半導体素子８２、並びに、半導体素子８３及び半導体素子８４の各々について、負極同士を接続することも可能である。この場合には、図５５及び図５６において、半導体素子８１〜８４を適宜回転させて配置することにより、電力変換装置１Ｃを構成するための電気的な接続関係を容易に確保することができる。同様に、半導体素子８１及び半導体素子８２、並びに、半導体素子８３及び半導体素子８４の各々については、逆方向に耐圧を持つ２個の半導体素子とし、それぞれ逆方向に並列に接続して構成することも可能である。

図５５及び図５６の配置例では、半導体素子５、半導体素子８２、及び、半導体素子６が一列に並べられるとともに、半導体素子８、半導体素子８４、及び、半導体素子７が一列に並べられると説明したが、各列において、複数の半導体素子は、正確に真っ直ぐ一列に並んでいることを要するものではない。同様に、それぞれの列が、正確に並列に配置されることも必須ではない。実施の形態４において、実施の形態２と同様に、半導体素子５の正極に対して、半導体素子８の負極との接続距離が、半導体素子８の負極との接続距離よりも短くなり、かつ、半導体素子７の正極に対して、半導体素子６の負極との接続距離が、半導体素子８の負極との接続距離よりも短くなるという条件が成立する範囲内で、配列のずれは許容される。

尚、実施の形態４においても、実施の形態３に係る電力変換装置１Ｃを構成する半導体素子５〜８及び半導体素子８１〜８４が実装される基板の種類は、実施の形態２での説明と同様に任意である。即ち、当該基板には、多層のプリント基板、単層のプリント基板、又は、片面が金属により構成された金属基板等を適用することが可能である。

図５７は、実施の形態４に係る電力変換装置の半導体素子及びスナバコンデンサの第３の配置図である。

図５７を参照して、電力変換装置１Ｃの要素である、半導体素子５〜８及び半導体素子８１〜８４の各々は、図４６と同様に、ＴＯ−２６３パッケージに代表されるディスクリートパッケージを有する素子で構成される。即ち、図５７中の各半導体素子では、正極はパッケージ背面に形成され、負極及び制御電極は、引き出し線（リード）により外部接続される。実施の形態４においても、負極及び制御電極の引き出し線の表記は、実施の形態２（図４６）と同様である。

図５７に示された第３の配置例では、半導体素子５、半導体素子８２、及び、半導体素子６が一列に並べられて１つの列を構成するとともに、半導体素子８、半導体素子８４、及び、半導体素子７が一列に並べられて、もう１つの列が構成される。これらの列を並列に配設するとともに、半導体素子５の正極と、半導体素子８の負極との間には、スナバコンデンサ６８が接続される。更に、半導体素子７の正極と、半導体素子６の負極との間に、スナバコンデンサ７１が接続される。これにより、図５５及び図５６と同様に、サージ電圧に影響する配線インピーダンスを含む、点線で示す経路Ｐ３と、一点鎖線で示す経路Ｐ４とが形成される。

図５７の配置例においても、図５５及び図５６と同様に、半導体素子５の正極に対して、半導体素子８の負極との接続距離が、半導体素子８の負極との接続距離よりも短くなり、かつ、半導体素子７の正極に対して、半導体素子６の負極との接続距離が、半導体素子８の負極との接続距離よりも短くなるという条件が成立するように、半導体素子５〜８及び半導体素子８１〜８４は配列される。

特に、図５７の配置例では、半導体素子５〜８及び半導体素子８１〜８４の各々について、制御電極が、半導体素子５〜８及び半導体素子８１〜８４が配列される領域の外側に位置する方向で揃って配置されている。このため、各制御電極へ駆動信号２７〜３０及び駆動信号８５〜８８（図４８）を伝送する信号線の配設が容易となる。

或いは、制御電極への信号線の接続がコネクタ等によって実現されるため、プリント基板上に信号線を配設する必要がない場合には、制御電極を外側に位置させるメリットが低下する。この場合には、半導体素子８１〜８４の方向は、特に限定されない。

図５８は、実施の形態４に係る電力変換装置の半導体素子及びスナバコンデンサの第４の配置図である。

図５８を参照して、電力変換装置１Ｃの要素である、半導体素子５〜８及び半導体素子８１〜８４の各々は、図４７と同様に、ＴＯ−２４７パッケージに代表されるディスクリートパッケージを有する素子で構成される。即ち、図５８中の各半導体素子では、正極、負極、及び、制御電極がそれぞれ個別にリードによって外部接続される。実施の形態４においても、正極、負極及び制御電極の引き出し線の表記は、実施の形態２（図４７）と同様である。

図５８に示された第４の配置例では、半導体素子５、半導体素子８２、及び、半導体素子６が一列に並べられて１つの列を構成するともに、半導体素子８、半導体素子８４、及び、半導体素子７が一列に並べられてもう１つの列を構成する。当該２つの列は並列に配設されて、半導体素子８１及び８３は、２つの列の間に配置される。

更に、半導体素子５の正極リードと、半導体素子８の負極リードとの間にスナバコンデンサ６８が接続され、半導体素子７の正極リードと、半導体素子６の負極リードとの間に、スナバコンデンサ７１が接続される。図５８においても、サージ電圧に影響する配線インピーダンスを含む、点線で示す経路Ｐ３と、一点鎖線で示す経路Ｐ４とが形成される。

図５８の配置例においても、図５５等と同様に、半導体素子５の正極に対して、半導体素子８の負極との接続距離が、半導体素子８の負極との接続距離よりも短くなり、かつ、半導体素子７の正極に対して、半導体素子６の負極との接続距離が、半導体素子８の負極との接続距離よりも短くなるという条件が成立するように、半導体素子５〜８及び半導体素子８１〜８４が配設されていることが理解される。これにより、上記経路Ｐ３及び経路Ｐ４の配線長を短くすることで、配線インダクタンスによって発生するサージ電圧を低減することができる。

図５８においても、図５７と同様に、半導体素子５〜８及び半導体素子８１〜８４の各々について、制御電極が、半導体素子５〜８及び半導体素子８１〜８４が配列される領域の外側に位置する方向で揃って配置されている。このため、各制御電極へ駆動信号２７〜３０及び駆動信号８５〜８８（図４８）を伝送する信号線の配設が容易となる。

又、制御電極への信号線の接続がコネクタ等によって実現されるため、プリント基板上に信号線を配設する必要がない場合には、制御電極を外側に位置させるメリットが低下する。この場合には、半導体素子８１〜８４の方向は、特に限定されない。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。

１Ａ，１Ｂ，１Ｃ 電力変換装置、１Ｘ ２レベルインバータ（比較例）、２ 直流電源、３，３Ａ，３Ｂ 平滑用コンデンサ、５，６，７，８，９，１０，７５，８１，８２，８３，８４ 半導体素子、１３，１４ 出力フィルタリアクトル、１５ 出力フィルタコンデンサ、１７ 交流電源、１９，１９Ａ，１９Ｂ，２３ 電圧検出器、２１ 電流検出器、２７〜３２，８５〜８８，２０２〜２０５，２１４，２１５，１００２，１００３ 駆動信号、３５ 制御回路、４０〜６１，６４，６７，６９，７０，７２，１７０３ 配線インダクタンス、６２，６５，６８，７１ スナバコンデンサ、６８Ｄ，７１Ｄ ダイオード、６８Ｒ，７１Ｒ 抵抗素子、２０１，１００１ 交流出力指令値、１７０２ スイッチ、１７０４ 負荷、Ｎａ〜Ｎｋ，Ｎｍ，Ｎｎ，Ｎｏ，Ｎｐ，Ｎｑ，Ｎｒ ノード、ＳＮＣ１，ＳＮＣ２ スナバ回路。

Claims (17)

1. 互いに直列に接続された第１および第２の半導体素子を含む第１レグと、
   前記第１レグと並列に接続され、互いに直列に接続された第３および第４の半導体素子を含む第２レグと、
   前記第１レグ及び前記第２レグに並列に接続された第１のスナバ回路と、
   前記第１レグ、前記第２レグ、及び、前記第１のスナバ回路と並列に接続された第２のスナバ回路と、
   前記第１の半導体素子及び前記第２の半導体素子の接続点である前記第１レグの中点と、前記第３の半導体素子及び前記第４の半導体素子の接続点である前記第２レグの中点との間に電気的に接続された少なくとも１つの半導体素子とを備え、
   前記第１の半導体素子の正極及び前記第３の半導体素子の正極が互いに接続され、前記第１の半導体素子の負極及び前記第２の半導体素子の負極が接続され、前記第３の半導体素子の負極及び前記第４の半導体素子の正極が接続され、前記第２の半導体素子の負極及び前記第４の半導体素子の負極が接続され、
   前記第１のスナバ回路及び前記第１の半導体素子の正極の間の接続距離は、前記第１のスナバ回路及び前記第３の半導体素子の間の接続距離よりも短く、かつ、前記第１のスナバ回路及び前記第４の半導体素子の負極の間の接続距離は、前記第１のスナバ回路及び前記第２の半導体素子の負極の間の接続距離よりも短く、
   前記第２のスナバ回路及び前記第３の半導体素子の正極の間の接続距離は、前記第２のスナバ回路及び前記第１の半導体素子の正極の接続距離よりも短く、前記第２のスナバ回路及び前記第２の半導体素子の負極の間の接続距離は、前記第２のスナバ回路及び前記第４の半導体素子の負極の間の接続距離よりも短い、電力変換装置。
2. 前記第１及び第２のスナバ回路の各々は、コンデンサを含む、請求項１記載の電力変換装置。
3. 前記第１及び第２のスナバ回路の各々は、直列接続されたコンデンサ及び抵抗を含む、請求項１記載の電力変換装置。
4. 前記第１及び第２のスナバ回路の各々は、
   直列接続されたコンデンサ及び抵抗と、
   前記抵抗と並列接続されたダイオードとを含む、請求項１記載の電力変換装置。
5. 前記少なくとも１つの半導体素子は、前記第１レグの中点及び前記第２レグの中点の間に接続された第１の双方向スイッチを構成する、第５及び第６の半導体素子を含む、請求項１〜４のいずれか１項に記載の電力変換装置。
6. 前記第５の半導体素子の負極は、前記第１レグの中点と接続され、前記第６の半導体素子の負極は、前記第２レグの中点と接続され、前記第５及び第６の半導体素子の正極同士は互いに接続される、請求項５記載の電力変換装置。
7. 前記第５の半導体素子の正極は、前記第１レグの中点と接続され、前記第６の半導体素子の正極は、前記第２レグの中点と接続され、前記第５及び第６の半導体素子の負極同士は互いに接続される、請求項５記載の電力変換装置。
8. 前記第５及び第６の半導体素子は、逆方向に耐圧を持つように、前記第１レグの中点と前記第２レグの中点との間に並列に接続される、請求項５記載の電力変換装置。
9. 前記第１の半導体素子、前記第５の半導体素子、及び、前記第２の半導体素子は、第１の列を成すように配列され、
   前記第３の半導体素子、前記第６の半導体素子、及び、前記第４の半導体素子は、第２の列を成すように配列され、
   前記第１の列において、前記第５の半導体素子は、前記第１の半導体素子及び前記第５の半導体素子の間に配置され、
   前記第２の列において、前記第６の半導体素子は、前記第３の半導体素子及び前記第４の半導体素子の間に配置され、
   並列配置される前記第１及び第２の列のそれぞれにおける配列順は、前記第１の半導体素子が、前記第３の半導体素子よりも前記第４の半導体素子と近接し、かつ、前記第２の半導体素子が、前記第４の半導体素子よりも前記第３の半導体素子と近接するように決められる、請求項５〜８のいずれか１項に記載の電力変換装置。
10. 前記第１レグ及び前記第２レグと並列に接続される、直列接続された第１及び第２のコンデンサを更に備え、
    前記少なくとも１つの半導体素子は、
    前記第１及び第２のコンデンサの接続点と、前記第１レグの中点の間に接続された第２の双方向スイッチを構成する、第７及び第８の半導体素子と、
    前記第１及び第２のコンデンサの接続点と、前記第２レグの中点の間に接続された第３の双方向スイッチを構成する、第９及び第１０の半導体素子とを含む、請求項１〜４のいずれか１項に記載の電力変換装置。
11. 前記第７の半導体素子の負極は、前記第１及び第２のコンデンサの接続点と接続され、前記第８の半導体素子の負極は、前記第１レグの中点と接続され、前記第７及び第８の半導体素子の正極同士は互いに接続され、
    前記第９の半導体素子の負極は、前記第１及び第２のコンデンサの接続点と接続され、前記第１０の半導体素子の負極は、前記第２レグの中点と接続され、前記第９及び第１０の半導体素子の正極同士は互いに接続される、請求項１０記載の電力変換装置。
12. 前記第７の半導体素子の正極は、前記第１及び第２のコンデンサの接続点と接続され、前記第８の半導体素子の正極は、前記第１レグの中点と接続され、前記第７及び第８の半導体素子の負極同士は互いに接続され、
    前記第９の半導体素子の正極は、前記第１及び第２のコンデンサの接続点と接続され、前記第１０の半導体素子の正極は、前記第２レグの中点と接続され、前記第９及び第１０の半導体素子の負極同士は互いに接続される、請求項１０記載の電力変換装置。
13. 前記第７及び第８の半導体素子は、逆方向に耐圧を持つように、前記第１及び第２のコンデンサの接続点と前記第１レグの中点との間に並列に接続され、
    前記第９及び第１０の半導体素子は、逆方向に耐圧を持つように、前記第１及び第２のコンデンサの接続点と前記第２レグの中点との間に並列に接続される、請求項１０記載の電力変換装置。
14. 前記第１の半導体素子、前記第２の半導体素子、前記第３の半導体素子、前記第４の半導体素子、及び、前記少なくとも１つの半導体素子の各々は、ディスクリート素子で構成される、請求項１〜１３のいずれか１項に記載の電力変換装置。
15. 各前記半導体素子は、四角形の面実装型のディスクリートパッケージで構成され、正極は前記四角形の４辺のうちの１辺に配置され、負極は前記４辺の他の３辺に配置される、請求項１４記載の電力変換装置。
16. 各前記半導体素子は、少なくとも負極及び制御電極のそれぞれのリードを有する、面実装型のディスクリートパッケージで構成される、請求項１４記載の電力変換装置。
17. 各全半導体素子は、少なくとも正極、負極、及び、制御電極のそれぞれのリードを有する、ディスクリートパッケージで構成される、請求項１４記載の電力変換装置。

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