JP2018099004A

JP2018099004A - 電力変換装置および電源装置

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Publication number: JP2018099004A
Application number: JP2016244933A
Authority: JP
Inventors: 功天野; Isao Amano; 直樹久世; Naoki Kuze
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2016-12-16
Filing date: 2016-12-16
Publication date: 2018-06-21

Abstract

【課題】電力変換装置において高速でスイッチングするとき、配線のインダクタンス成分と、その配線に流れる電流の変化に起因してサージ電圧が生じる。これに備えて素子の耐圧を上げると素子の消費電力が増加する等によって電力損失が増加してしまう。【解決手段】ハイ側電源入力端子およびロー側電源入力端子の間に直列に接続された第１および第２スイッチング素子と、ハイ側電源入力端子およびロー側電源入力端子の間の電圧が入力される中間電源入力端子と、第１および第２スイッチング素子の間に設けられた電源出力端子との間に直列に接続された第３および第４スイッチング素子と、第１スイッチング素子におけるハイ側電源入力端子の側と、第２スイッチング素子におけるロー側電源入力端子の側と、第１および第２スイッチング素子の間とのうちの２点間に接続されたスナバキャパシタと、を備える電力変換装置が提供される。【選択図】図１

Description

本発明は、電力変換装置および電源装置に関する。

従来、直流電圧を交流電圧に変換する電力変換装置として、ハイ側電源入力、ロー側電源入力、およびこれらの間の中間電源入力を受けて、これらの入力をスイッチング素子で切り替えながら交流電圧を出力するＴ型の３レベル電力変換装置が知られている（例えば、特許文献１、２参照）。
特許文献１特開２０１３−１１６０２０号公報
特許文献２特許第５５５４１４０号明細書

電力変換装置において高速でスイッチングするとき、配線のインダクタンス成分（L）と、その配線に流れる電流（I）の変化（dI/dt）に起因してサージ電圧（Vs）(＝L×（dI/dt）)が生じる。これに備えて素子の耐圧を上げると素子の消費電力が増加する等によって電力損失が増加してしまう。このような問題は、ＳｉＣ半導体を用いて高速化したデバイスではより顕著に生じる。

本発明の第１の態様においては、ハイ側電源入力端子およびロー側電源入力端子の間に直列に接続された第１および第２スイッチング素子と、ハイ側電源入力端子およびロー側電源入力端子の間の電圧が入力される中間電源入力端子と、第１および第２スイッチング素子の間に設けられた電源出力端子との間に直列に接続された第３および第４スイッチング素子と、第１スイッチング素子におけるハイ側電源入力端子の側と、第２スイッチング素子におけるロー側電源入力端子の側と、第１および第２スイッチング素子の間とのうちの２点間に接続されたスナバキャパシタと、を備える電力変換装置が提供される。

本発明の第２の態様においては、第１の態様の電力変換装置と、ハイ側電源入力端子およびロー側電源入力端子の間に接続された電圧源とを備える電源装置が提供される。

上記の発明の概要は、本発明の特徴の全てを列挙したものではない。これらの特徴群のサブコンビネーションも発明となりうる。

本実施形態に係る電源装置を示す。出力電圧をＥ〜２Ｅとする場合の電源装置の動作を示す。出力電圧を０〜Ｅとする場合の電源装置の動作を示す。スイッチング回路およびスナバキャパシタの外観例を示す。本実施形態に係る他の電源装置を示す。スイッチング回路およびスナバキャパシタの外観例を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係る電源装置１を示す。電源装置１は、電圧源１０と、電力変換装置２とを備える。電源装置１は、電圧源１０からの直流電圧を電力変換装置２で交流電圧に変換して出力する。

電圧源１０は、直流電圧Ｅの電圧源である。電圧源１０は、後述の電力変換装置２におけるハイ側電源入力端子Ｐおよびロー側電源入力端子Ｎの間に接続されている。

電力変換装置２は、電圧源１０から供給される直流電圧を交流電圧に変換する。本実施形態においては一例として、電力変換装置２はいわゆるＴ型の３レベル電力変換装置である。電力変換装置２は、ハイ側電源入力端子Ｐと、ロー側電源入力端子Ｎと、中間電源入力端子Ｍと、電源出力端子Ｕと、第１および第２キャパシタＣ１，Ｃ２と、スイッチング回路２０と、スナバキャパシタＣｓとを有する。

ハイ側電源入力端子Ｐは、ロー側電源入力端子Ｎおよび中間電源入力端子Ｍよりも高い電圧（例えば正電圧、本実施形態では一例として２Ｅの電圧）の入力を受ける端子である。ハイ側電源入力端子Ｐは、電圧源１０のハイ側端子に接続されている。

ロー側電源入力端子Ｎは、ハイ側電源入力端子Ｐおよび中間電源入力端子Ｍよりも低い電圧（例えばゼロ以下の電圧、本実施形態では一例としてゼロの電圧）の入力を受ける端子である。ロー側電源入力端子Ｎは、電圧源１０のロー側端子に接続されている。

中間電源入力端子Ｍは、ハイ側電源入力端子Ｐおよびロー側電源入力端子Ｎの間の電圧（本実施形態では一例として、ハイ側電源入力端子Ｐおよびロー側電源入力端子Ｎの間の中点電圧であるＥの電圧）の入力を受ける端子である。中間電源入力端子Ｍは、第１および第２キャパシタＣ１，Ｃ２の間に接続されている。

電源出力端子Ｕは、スイッチング回路２０により生成された３レベルの交流電圧を出力する端子であり、本実施形態では一例として、ロー側電源入力端子Ｎの電位を基準として０，２００および４００（Ｖ）の電圧値の電力を出力可能となっている。電源出力端子Ｕは、スイッチング回路２０における後述の第１および第２スイッチング素子Ｔ１，Ｔ２の間に設けられている。なお、電力変換装置２の外部において電源出力端子Ｕおよびロー側電源入力端子Ｎの間には出力キャパシタが接続されてもよい。

第１および第２キャパシタＣ１，Ｃ２は、ハイ側電源入力端子Ｐおよびロー側電源入力端子Ｎの間に直列に接続されている。このうち第１キャパシタＣ１はハイ側電源入力端子Ｐおよび中間電源入力端子Ｍの間に接続されている。また、第２キャパシタ１２は、ロー側電源入力端子Ｎおよび中間電源入力端子Ｍの間に接続されている。ここで、第１キャパシタＣ１から第１スイッチング素子Ｔ１に至る配線には、その配線長に応じて配線インダクタンスＬｓ１が存在し得る。また、第２キャパシタＣ２から第２スイッチング素子Ｔ２に至る配線には、その配線長に応じて配線インダクタンスＬｓ３が存在し得る。

第１および第２キャパシタＣ１，Ｃ２は、直流電圧を保持して供給電圧を平滑化するキャパシタであり、本実施形態では一例としてそれぞれＥの電圧を保持してよい。例えば、第１および第２キャパシタＣ１，Ｃ２の容量は数千μ（Ｆ）であってよい。第１および第２キャパシタＣ１，Ｃ２は、アルミ電解キャパシタであってよい。

スイッチング回路２０は、第１〜第４スイッチング素子Ｔ１〜Ｔ４と、第１および第２ショットキーダイオードＤｓ１，Ｄｓ２とを含む。

第１および第２スイッチング素子Ｔ１，Ｔ２は、第１および第２キャパシタＣ１，Ｃ２と並列な状態でハイ側電源入力端子Ｐおよびロー側電源入力端子Ｎの間に直列に順次接続されている。第１および第２スイッチング素子Ｔ１，Ｔ２は、ＭＯＳＦＥＴであってよく、ハイ側電源入力端子Ｐ側がカソードである寄生ダイオードＤ１，Ｄ２を有してよい。但し、第１および第２スイッチング素子Ｔ１，Ｔ２は逆阻止型ＩＧＢＴまたはバイポーラトランジスタなど、他の種類のスイッチング素子でもよい。

第３および第４スイッチング素子Ｔ３，Ｔ４は、中間電源入力端子Ｍと、電源出力端子Ｕとの間に直列に接続されている。第３スイッチング素子Ｔ３は、第４スイッチング素子Ｔ４よりも中間電源入力端子Ｍの側に配設されてよい。第３スイッチング素子Ｔ３は、ＭＯＳＦＥＴであってよく、電源出力端子Ｕ側がカソードである寄生ダイオードＤ３を有してよい。第４スイッチング素子Ｔ４は、ＭＯＳＦＥＴであってよく、第３スイッチング素子Ｔ３側がカソードである寄生ダイオードＤ４を有してよい。但し、第３および第４スイッチング素子Ｔ３，Ｔ４は逆阻止型ＩＧＢＴまたはバイポーラトランジスタなど、他の種類のスイッチング素子でもよい。ここで、第１，第２キャパシタＣ１，Ｃ２から第３スイッチング素子Ｔ３に至る配線には、その配線長に応じて配線インダクタンスＬｓ２が存在し得る。

なお、第１〜第４スイッチング素子Ｔ１〜Ｔ４は、スイッチング速度を向上させるべく、ワイドギャップ半導体を含んでよい。ワイドバンドギャップ半導体とは、シリコン半導体よりもバンドギャップが大きい半導体であり、例えばＳｉＣ、ＧａＮ、ダイヤモンド、ＡｌＮ、ＡｌＧａＮ、または、ＺｎＯなどの半導体である。

第１ショットキーダイオードＤｓ１は第１スイッチング素子Ｔ１と並列に接続されており、第２ショットキーダイオードＤｓ２は第２スイッチング素子Ｔ２と並列に接続されている。第１および第２ショットキーダイオードＤｓ１，Ｄｓ２は、ハイ側電源入力端子Ｐ側のカソードを有してよい。

第１および第２ショットキーダイオードＤｓ１，Ｄｓ２は、ワイドバンドギャップ半導体を含んでよい。一例として、第１および第２ショットキーダイオードＤｓ１，Ｄｓ２は、ＳｉＣ半導体を含んでよい。一般に、ＳｉＣ半導体を含むショットキーダイオードでは、定格電圧が数１００Ｖであり、Ｓｉ半導体を含むショットキーダイオードよりも大きい。そのため第１および第２ショットキーダイオードＤｓ１，Ｄｓ２に対する順方向の印加電圧は一例として１０Ｖより大きく１００Ｖ未満であってよい。

ここで、ショットキーダイオードは、原理的にキャリアを蓄積しないので、微小時間の動作でも動作速度が変わらないという性質を有している。すなわち、金属と半導体との接合によって生じるショットキー障壁を利用しない通常のダイオード（例えばＭＯＳＦＥＴの寄生ダイオード）では、微小時間の動作を行うと通常時の状態遷移（つまり順回復（過渡オン状態）、定常オン状態、逆回復およびオフ状態の順の遷移）とは異なり、キャリア蓄積を行わずに過渡オン状態、逆回復およびオフ状態の順の遷移（いわゆる微小パルス逆回復）を行い、通常よりも逆回復時間が短くなって動作（状態遷移）が高速化するのに対し、ショットキーダイオードではこのような問題がない。そのため、微小時間の動作時に寄生ダイオードでは動作速度が高くなって回路の振動が誘発されるのに対し、ショットキーダイオードでは動作速度が維持される結果、素子が十分に保護される。

スナバキャパシタＣｓは、本実施形態においては一例として第１スイッチング素子Ｔ１におけるハイ側電源入力端子Ｐの側と、第２スイッチング素子Ｔ２におけるロー側電源入力端子Ｎの側との２点間に接続されている。スナバキャパシタＣｓは、第１および第２キャパシタＣ１，Ｃ２よりも第１および第２スイッチング素子Ｔ１，Ｔ２の近くに配設されてよい。

スナバキャパシタＣｓは、スイッチ回路２０の駆動時に生じる瞬時的なサージ電圧（一例として１０ｎｓより大きく１０００ｎｓ未満の期間で素子に印加されるサージ電圧）を吸収してよい。例えば、スナバキャパシタＣｓは、第１および第２キャパシタＣ１，Ｃ２よりも高い周波数（一例として１ＭＨｚより大きく１００ＭＨｚ未満）の振動を抑えてよい。

スナバキャパシタＣｓは、第１および第２キャパシタＣ１，Ｃ２よりも容量が小さくてよい。例えば、スナバキャパシタＣｓの容量は、第１および第２キャパシタＣ１，Ｃ２の１／１００以下であってよい。一例として、スナバキャパシタＣｓの容量は１（μＦ）より大きく１００（μＦ）未満であってよい。同様に、スナバキャパシタＣｓは、上述の出力キャパシタよりも容量が小さくてよい。

また、スナバキャパシタＣｓは、第１および第２キャパシタＣ１，Ｃ２よりもＥＳＬ（等価直列インダクタンス）が小さくてよい。これにより、スナバキャパシタＣｓ自体に生じるサージ電圧を低減することができる。同様に、スナバキャパシタＣｓは、上述の出力キャパシタよりもＥＳＬが小さくてよい。

スナバキャパシタＣｓは、フィルムキャパシタまたは積層セラミックキャパシタであってよい。

以上の電源装置１によれば、第１スイッチング素子Ｔ１におけるハイ側電源入力端子Ｐの側と、第２スイッチング素子Ｔ２におけるロー側電源入力端子Ｎの側との２点間にスナバキャパシタＣｓが接続されているので、スイッチング回路２０の駆動時に配線インダクタンスＬＳ１〜Ｌｓ３に生じるサージ電圧をスナバキャパシタＣｓによって吸収し、素子を保護することができる。

また、第１スイッチング素子Ｔ１と第１ショットキーダイオードＤｓ１が並列に接続され、第２スイッチング素子Ｔ２と第２ショットキーダイオードＤｓ２が並列に接続されるので、第１スイッチング素子Ｔ１および／または第２スイッチング素子Ｔ２の寄生ダイオードＤ１，Ｄ２の代わりに導通して瞬時的なサージ電圧をスナバキャパシタＣｓに吸収させることができる。従って、いわゆる微小パルス逆回復によって動作が高速化する寄生ダイオードＤ１，Ｄ２が微小な時間だけ導通するのを防ぐことができるため、寄生ダイオードＤ１，Ｄ２の高速動作に起因する回路の振動を防止し、素子を保護することができる。

図２は、出力電圧をＥ〜２Ｅとする場合の電源装置１の動作を示す。ここで、図中の太線矢印は電流の流れを示し、破線の円はオン状態のスイッチング素子を示す。また、太字の斜字体で示した「２Ｅ」、「Ｅ」および「０」は各点での電位を示す。また、図中に示した白抜きの矢印記号は後述のサージ電圧を示し、先端側（矢尻側）が高電位、基端側（矢筈側）が低電位を示す。なお、この図と、寄生ダイオードＤ１，Ｄ２の図示を省略している。

図２（ａ）では、第１および第４スイッチング素子Ｔ１，Ｔ４がオン、第２および第３スイッチング素子Ｔ２，Ｔ３がオフであり、出力電圧は２Ｅである。図２（ｂ）では、第１および第２スイッチング素子Ｔ１，Ｔ２がオフ、第３および第４スイッチング素子Ｔ３，Ｔ４がオンであり、出力電圧はＥである。電圧指令値がＥ〜２Ｅの場合は、図２（ａ）と図２（ｂ）の状態がＰＷＭ制御によって切り換えられることで、出力電圧の平均電圧が電圧指令値に追従する。なお、第１スイッチング素子Ｔ１の印加電圧の振動周波数は１ＭＨｚより大きく１００ＭＨｚ未満であってよい。また、図２（ａ）および図２（ｂ）の状態の間には、スイッチング周期に対して限りなく短い時間で第４スイッチング素子Ｔ４がオン、第１〜第３スイッチング素子Ｔ１〜Ｔ３がオフの状態が介在してよい。

ここで、図２（ａ）と図２（ｂ）の状態が切り換えられる場合には、配線インダクタンスにサージ電圧が生じる。例えば、図２（ａ）から図２（ｂ）の状態に切り替える場合には、第３および第４スイッチング素子Ｔ３，Ｔ４に電流が転流する結果、配線インダクタンスＬＳ２でサージ電圧ΔＶ２が生じ、また、第１スイッチング素子Ｔ１に流れる電流が遮断される結果、配線インダクタンスＬｓ１でサージ電圧ΔＶ１が生じる。

図２（ｃ）に破線矢印で示すように、このとき配線インダクタンスＬｓ１からの電流はスナバキャパシタＣｓに至り、サージ電圧ΔＶ１はスナバキャパシタＣｓによって吸収される。また、スナバキャパシタＣｓからの電流が第２ショットキーダイオードＤｓ２並びに第４および第３スイッチング素子Ｔ４，Ｔ３を順に通って配線インダクタンスＬｓ２に至り、サージ電圧ΔＶ２がスナバキャパシタＣｓによって吸収される。このようにサージ電圧ΔＶ１，ΔＶ２が吸収されることで第１スイッチング素子Ｔ１等が保護される。また、サージ電圧ΔＶ２の吸収経路で寄生ダイオードＤ２の代わりにショットキーダイオードＤｓ２が用いられることで、回路の振動が防止されて素子がより確実に保護される。なお、第１ショットキーダイオードＤｓ２の導通時間は１０ｎｓより大きく１０００ｎｓ未満であってよい。

図３は、出力電圧を０〜Ｅとする場合の電源装置１の動作を示す。図３（ａ）では、第１および第３スイッチング素子Ｔ１，Ｔ３がオフ、第２および第４スイッチング素子Ｔ２，Ｔ４がオンであり、出力電圧はゼロである。図３（ｂ）では、第１および第２スイッチング素子Ｔ１，Ｔ２がオフ、第３および第４スイッチング素子Ｔ３，Ｔ４がオンであり、出力電圧はＥである。電圧指令値が０〜Ｅの場合は、図３（ａ）と図３（ｂ）の状態がＰＷＭ制御によって切り換えられることで、出力電圧の平均電圧が電圧指令値に追従する。なお、第２スイッチング素子Ｔ２の印加電圧の振動周波数は１ＭＨｚより大きく１００ＭＨｚ未満であってよい。また、図３（ａ）および図３（ｂ）の状態の間には、スイッチング周期に対して限りなく短い時間で第３スイッチング素子Ｔ３がオン、第１、第２および第４スイッチング素子Ｔ１，Ｔ２，Ｔ４がオフの状態が介在してよい。

ここで、図３（ａ）と図３（ｂ）の状態が切り換えられる場合には、配線インダクタンスにサージ電圧が生じる。例えば、図３（ａ）から図３（ｂ）の状態に切り替える場合には、第３および第４スイッチング素子Ｔ３，Ｔ４に電流が転流する結果、配線インダクタンスＬＳ２でサージ電圧ΔＶ２が生じ、また、第２スイッチング素子Ｔ２に流れる電流が遮断される結果、配線インダクタンスＬｓ３でサージ電圧ΔＶ３が生じる。

図３（ｃ）に破線矢印で示すように、このとき配線インダクタンスＬｓ２からの電流は第３および第４スイッチング素子Ｔ３，Ｔ４並びに第１ショットキーダイオードＤｓ１を順に通ってスナバキャパシタＣｓに至り、サージ電圧ΔＶ２はスナバキャパシタＣｓによって吸収される。また、スナバキャパシタＣｓからの電流が配線インダクタンスＬｓ３に至り、サージ電圧ΔＶ３がスナバキャパシタＣｓによって吸収される。このようにサージ電圧ΔＶ２，ΔＶ３が吸収されることで第２スイッチング素子Ｔ２等が保護される。また、サージ電圧ΔＶ２の吸収経路で寄生ダイオードＤ１の代わりにショットキーダイオードＤｓ１が用いられることで、回路の振動が防止されて素子がより確実に保護される。なお、第１ショットキーダイオードＤｓ１の導通時間は１０ｎｓより大きく１０００ｎｓ未満であってよい。

図４は、スイッチング回路２０およびスナバキャパシタＣｓの外観例を示す。スイッチング回路２０は、ハイ側電源入力端子Ｐ、ロー側電源入力端子Ｎ、並びに第３および第４スイッチング素子Ｔ３，Ｔ４を有する第１ユニットＵ１と、中間電源入力端子Ｍ、電源出力端子Ｕ、並びに第１および第２スイッチング素子Ｔ１，Ｔ２を有する第２ユニットＵ２とを相互に接続させることで形成されてよい。また、スナバキャパシタＣｓは、第１ユニットＵ１のハイ側電源入力端子Ｐおよびロー側電源入力端子Ｎに外付けで接続されてよい。

なお、上記の実施形態においては、スナバキャパシタＣｓが第１スイッチング素子Ｔ１におけるハイ側電源入力端子Ｐの側と、第２スイッチング素子Ｔ２におけるロー側電源入力端子Ｎの側との２点間に接続されることとして説明したが、これに代えて、第１スイッチング素子Ｔ１におけるハイ側電源入力端子Ｐの側と、第１および第２スイッチング素子Ｔ１，Ｔ２の間との２点間にスナバキャパシタＣｓ２が接続されてもよいし、第２スイッチング素子Ｔ２におけるロー側電源入力端子Ｎの側と、第１および第２スイッチング素子Ｔ１，Ｔ２の間との２点間にスナバキャパシタＣｓ３が接続されてもよい。また、例えば図５に示すように、第１スイッチング素子Ｔ１におけるハイ側電源入力端子Ｐの側と、第２スイッチング素子Ｔ２におけるロー側電源入力端子Ｎの側と、第１および第２スイッチング素子Ｔ１，Ｔ２の間とのうちの互いに異なる２点間にそれぞれ別個の複数のスナバキャパシタが接続されてもよい。一例として図６に示すように、スイッチング回路２０はハイ側電源入力端子Ｐ、ロー側電源入力端子Ｎ、中間電源入力端子Ｍ、電源出力端子（図示せず）および第１〜第４スイッチング素子Ｔ１〜Ｔ４を有する１つのユニットに形成されてよく、スナバキャパシタＣｓ２がハイ側電源入力端子Ｐおよび中間電源入力端子Ｍに、スナバキャパシタＣｓ３がロー側電源入力端子Ｎおよび中間電源入力端子Ｍに外付けで接続されてよい。

また、電力変換装置２は第１および第２キャパシタＣ１，Ｃ２並びに第１および第２ショットキーダイオードＤｓ１，Ｄｓ２を有することとして説明したが、これらの少なくとも１つを有しないこととしてもよい。電力変換装置２が第１および第２ショットキーダイオードＤｓ１，Ｄｓ２を有しない場合には、第１および第２スイッチング素子Ｔ１，Ｔ２の寄生ダイオードＤ１，Ｄ２を介してサージ電圧がスナバキャパシタＣｓに吸収される。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１電源装置、２電力変換装置、１０電圧源、２０スイッチング回路、Ｃ１第１キャパシタ、Ｃ２第２キャパシタ、Ｃｓ，Ｃｓ２，Ｃｓ３スナバキャパシタ、Ｄｓ１第１ショットキーダイオード、Ｄｓ２第２ショットキーダイオード、Ｄ３，Ｄ４寄生ダイオード、Ｌｓ１〜Ｌｓ３配線インダクタンス、Ｍ中間電源入力端子、Ｎロー側電源入力端子、Ｐハイ側電源入力端子、Ｔ１〜Ｔ４第１〜第４スイッチング素子、Ｕ電源出力端子、Ｕ１第１ユニット、Ｕ２第２ユニット

Claims

ハイ側電源入力端子およびロー側電源入力端子の間に直列に接続された第１および第２スイッチング素子と、
前記ハイ側電源入力端子および前記ロー側電源入力端子の間の電圧が入力される中間電源入力端子と、前記第１および第２スイッチング素子の間に設けられた電源出力端子との間に直列に接続された第３および第４スイッチング素子と、
前記第１スイッチング素子における前記ハイ側電源入力端子の側と、前記第２スイッチング素子における前記ロー側電源入力端子の側と、前記第１および第２スイッチング素子の間とのうちの２点間に接続されたスナバキャパシタと、
を備える電力変換装置。
前記第１スイッチング素子と並列に接続された第１ショットキーダイオードと、
前記第２スイッチング素子と並列に接続された第２ショットキーダイオードと
を備える、請求項１に記載の電力変換装置。
前記第１および第２スイッチング素子は、前記ハイ側電源入力端子側がカソードである寄生ダイオードを有するＭＯＳＦＥＴであり、
前記第３スイッチング素子は、前記電源出力端子側がカソードである寄生ダイオードを有するＭＯＳＦＥＴであり、前記第４スイッチング素子における前記中間電源入力端子の側に配設され、
前記第４スイッチング素子は、前記第３スイッチング素子側がカソードである寄生ダイオードを有するＭＯＳＦＥＴであり、
前記第１および第２ショットキーダイオードは、前記ハイ側電源入力端子側のカソードを有する、請求項２に記載の電力変換装置。
前記第１および第２ショットキーダイオードは、ワイドバンドギャップ半導体を含む、請求項２または３に記載の電力変換装置。
前記第１および第２ショットキーダイオードは、ＳｉＣ半導体を含む、請求項４に記載の電力変換装置。
前記ハイ側電源入力端子および前記中間電源入力端子の間に接続された第１キャパシタと、
前記ロー側電源入力端子および前記中間電源入力端子の間に接続された第２キャパシタと
を備え、
前記スナバキャパシタは、
前記第１および第２キャパシタよりも前記第１および第２スイッチング素子の近くに配設される、請求項１から５の何れか一項に記載の電力変換装置。
前記スナバキャパシタは、前記第１および第２キャパシタよりも容量が小さい、請求項６に記載の電力変換装置。
前記スナバキャパシタの容量は、前記第１および第２キャパシタの１／１００以下である、請求項６または７に記載の電力変換装置。
前記スナバキャパシタは、前記第１および第２キャパシタよりもＥＳＬ（等価直列インダクタンス）が小さい、請求項６から８の何れか一項に記載の電力変換装置。
前記スナバキャパシタは、フィルムキャパシタまたは積層セラミックキャパシタであり、
前記第１および第２キャパシタは、アルミ電解キャパシタである、請求項６から９の何れか一項に記載の電力変換装置。
前記スナバキャパシタは、前記第１および第２キャパシタよりも高い周波数の振動を抑える、請求項６から１０の何れか一項に記載の電力変換装置。
前記第１スイッチング素子における前記ハイ側電源入力端子の側と、前記第２スイッチング素子における前記ロー側電源入力端子の側と、前記第１および第２スイッチング素子の間とのうちの互いに異なる２点間にそれぞれ接続された複数の前記スナバキャパシタを備える、請求項１から１１の何れか一項に記載の電力変換装置。
請求項１〜１２の何れか一項に記載の電力変換装置と、
前記ハイ側電源入力端子および前記ロー側電源入力端子の間に接続された電圧源と
を備える電源装置。