JP2018099004A - 電力変換装置および電源装置 - Google Patents

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功 天野
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Abstract

【課題】電力変換装置において高速でスイッチングするとき、配線のインダクタンス成分と、その配線に流れる電流の変化に起因してサージ電圧が生じる。これに備えて素子の耐圧を上げると素子の消費電力が増加する等によって電力損失が増加してしまう。【解決手段】ハイ側電源入力端子およびロー側電源入力端子の間に直列に接続された第1および第2スイッチング素子と、ハイ側電源入力端子およびロー側電源入力端子の間の電圧が入力される中間電源入力端子と、第1および第2スイッチング素子の間に設けられた電源出力端子との間に直列に接続された第3および第4スイッチング素子と、第1スイッチング素子におけるハイ側電源入力端子の側と、第2スイッチング素子におけるロー側電源入力端子の側と、第1および第2スイッチング素子の間とのうちの2点間に接続されたスナバキャパシタと、を備える電力変換装置が提供される。【選択図】図1

Description

本発明は、電力変換装置および電源装置に関する。
従来、直流電圧を交流電圧に変換する電力変換装置として、ハイ側電源入力、ロー側電源入力、およびこれらの間の中間電源入力を受けて、これらの入力をスイッチング素子で切り替えながら交流電圧を出力するT型の3レベル電力変換装置が知られている(例えば、特許文献1、2参照)。
特許文献1 特開2013−116020号公報
特許文献2 特許第5554140号明細書
電力変換装置において高速でスイッチングするとき、配線のインダクタンス成分(L)と、その配線に流れる電流(I)の変化(dI/dt)に起因してサージ電圧(Vs)(=L×(dI/dt))が生じる。これに備えて素子の耐圧を上げると素子の消費電力が増加する等によって電力損失が増加してしまう。このような問題は、SiC半導体を用いて高速化したデバイスではより顕著に生じる。
本発明の第1の態様においては、ハイ側電源入力端子およびロー側電源入力端子の間に直列に接続された第1および第2スイッチング素子と、ハイ側電源入力端子およびロー側電源入力端子の間の電圧が入力される中間電源入力端子と、第1および第2スイッチング素子の間に設けられた電源出力端子との間に直列に接続された第3および第4スイッチング素子と、第1スイッチング素子におけるハイ側電源入力端子の側と、第2スイッチング素子におけるロー側電源入力端子の側と、第1および第2スイッチング素子の間とのうちの2点間に接続されたスナバキャパシタと、を備える電力変換装置が提供される。
本発明の第2の態様においては、第1の態様の電力変換装置と、ハイ側電源入力端子およびロー側電源入力端子の間に接続された電圧源とを備える電源装置が提供される。
上記の発明の概要は、本発明の特徴の全てを列挙したものではない。これらの特徴群のサブコンビネーションも発明となりうる。
本実施形態に係る電源装置を示す。 出力電圧をE〜2Eとする場合の電源装置の動作を示す。 出力電圧を0〜Eとする場合の電源装置の動作を示す。 スイッチング回路およびスナバキャパシタの外観例を示す。 本実施形態に係る他の電源装置を示す。 スイッチング回路およびスナバキャパシタの外観例を示す。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図1は、本実施形態に係る電源装置1を示す。電源装置1は、電圧源10と、電力変換装置2とを備える。電源装置1は、電圧源10からの直流電圧を電力変換装置2で交流電圧に変換して出力する。
電圧源10は、直流電圧Eの電圧源である。電圧源10は、後述の電力変換装置2におけるハイ側電源入力端子Pおよびロー側電源入力端子Nの間に接続されている。
電力変換装置2は、電圧源10から供給される直流電圧を交流電圧に変換する。本実施形態においては一例として、電力変換装置2はいわゆるT型の3レベル電力変換装置である。電力変換装置2は、ハイ側電源入力端子Pと、ロー側電源入力端子Nと、中間電源入力端子Mと、電源出力端子Uと、第1および第2キャパシタC1,C2と、スイッチング回路20と、スナバキャパシタCsとを有する。
ハイ側電源入力端子Pは、ロー側電源入力端子Nおよび中間電源入力端子Mよりも高い電圧(例えば正電圧、本実施形態では一例として2Eの電圧)の入力を受ける端子である。ハイ側電源入力端子Pは、電圧源10のハイ側端子に接続されている。
ロー側電源入力端子Nは、ハイ側電源入力端子Pおよび中間電源入力端子Mよりも低い電圧(例えばゼロ以下の電圧、本実施形態では一例としてゼロの電圧)の入力を受ける端子である。ロー側電源入力端子Nは、電圧源10のロー側端子に接続されている。
中間電源入力端子Mは、ハイ側電源入力端子Pおよびロー側電源入力端子Nの間の電圧(本実施形態では一例として、ハイ側電源入力端子Pおよびロー側電源入力端子Nの間の中点電圧であるEの電圧)の入力を受ける端子である。中間電源入力端子Mは、第1および第2キャパシタC1,C2の間に接続されている。
電源出力端子Uは、スイッチング回路20により生成された3レベルの交流電圧を出力する端子であり、本実施形態では一例として、ロー側電源入力端子Nの電位を基準として0,200および400(V)の電圧値の電力を出力可能となっている。電源出力端子Uは、スイッチング回路20における後述の第1および第2スイッチング素子T1,T2の間に設けられている。なお、電力変換装置2の外部において電源出力端子Uおよびロー側電源入力端子Nの間には出力キャパシタが接続されてもよい。
第1および第2キャパシタC1,C2は、ハイ側電源入力端子Pおよびロー側電源入力端子Nの間に直列に接続されている。このうち第1キャパシタC1はハイ側電源入力端子Pおよび中間電源入力端子Mの間に接続されている。また、第2キャパシタ12は、ロー側電源入力端子Nおよび中間電源入力端子Mの間に接続されている。ここで、第1キャパシタC1から第1スイッチング素子T1に至る配線には、その配線長に応じて配線インダクタンスLs1が存在し得る。また、第2キャパシタC2から第2スイッチング素子T2に至る配線には、その配線長に応じて配線インダクタンスLs3が存在し得る。
第1および第2キャパシタC1,C2は、直流電圧を保持して供給電圧を平滑化するキャパシタであり、本実施形態では一例としてそれぞれEの電圧を保持してよい。例えば、第1および第2キャパシタC1,C2の容量は数千μ(F)であってよい。第1および第2キャパシタC1,C2は、アルミ電解キャパシタであってよい。
スイッチング回路20は、第1〜第4スイッチング素子T1〜T4と、第1および第2ショットキーダイオードDs1,Ds2とを含む。
第1および第2スイッチング素子T1,T2は、第1および第2キャパシタC1,C2と並列な状態でハイ側電源入力端子Pおよびロー側電源入力端子Nの間に直列に順次接続されている。第1および第2スイッチング素子T1,T2は、MOSFETであってよく、ハイ側電源入力端子P側がカソードである寄生ダイオードD1,D2を有してよい。但し、第1および第2スイッチング素子T1,T2は逆阻止型IGBTまたはバイポーラトランジスタなど、他の種類のスイッチング素子でもよい。
第3および第4スイッチング素子T3,T4は、中間電源入力端子Mと、電源出力端子Uとの間に直列に接続されている。第3スイッチング素子T3は、第4スイッチング素子T4よりも中間電源入力端子Mの側に配設されてよい。第3スイッチング素子T3は、MOSFETであってよく、電源出力端子U側がカソードである寄生ダイオードD3を有してよい。第4スイッチング素子T4は、MOSFETであってよく、第3スイッチング素子T3側がカソードである寄生ダイオードD4を有してよい。但し、第3および第4スイッチング素子T3,T4は逆阻止型IGBTまたはバイポーラトランジスタなど、他の種類のスイッチング素子でもよい。ここで、第1,第2キャパシタC1,C2から第3スイッチング素子T3に至る配線には、その配線長に応じて配線インダクタンスLs2が存在し得る。
なお、第1〜第4スイッチング素子T1〜T4は、スイッチング速度を向上させるべく、ワイドギャップ半導体を含んでよい。ワイドバンドギャップ半導体とは、シリコン半導体よりもバンドギャップが大きい半導体であり、例えばSiC、GaN、ダイヤモンド、AlN、AlGaN、または、ZnOなどの半導体である。
第1ショットキーダイオードDs1は第1スイッチング素子T1と並列に接続されており、第2ショットキーダイオードDs2は第2スイッチング素子T2と並列に接続されている。第1および第2ショットキーダイオードDs1,Ds2は、ハイ側電源入力端子P側のカソードを有してよい。
第1および第2ショットキーダイオードDs1,Ds2は、ワイドバンドギャップ半導体を含んでよい。一例として、第1および第2ショットキーダイオードDs1,Ds2は、SiC半導体を含んでよい。一般に、SiC半導体を含むショットキーダイオードでは、定格電圧が数100Vであり、Si半導体を含むショットキーダイオードよりも大きい。そのため第1および第2ショットキーダイオードDs1,Ds2に対する順方向の印加電圧は一例として10Vより大きく100V未満であってよい。
ここで、ショットキーダイオードは、原理的にキャリアを蓄積しないので、微小時間の動作でも動作速度が変わらないという性質を有している。すなわち、金属と半導体との接合によって生じるショットキー障壁を利用しない通常のダイオード(例えばMOSFETの寄生ダイオード)では、微小時間の動作を行うと通常時の状態遷移(つまり順回復(過渡オン状態)、定常オン状態、逆回復およびオフ状態の順の遷移)とは異なり、キャリア蓄積を行わずに過渡オン状態、逆回復およびオフ状態の順の遷移(いわゆる微小パルス逆回復)を行い、通常よりも逆回復時間が短くなって動作(状態遷移)が高速化するのに対し、ショットキーダイオードではこのような問題がない。そのため、微小時間の動作時に寄生ダイオードでは動作速度が高くなって回路の振動が誘発されるのに対し、ショットキーダイオードでは動作速度が維持される結果、素子が十分に保護される。
スナバキャパシタCsは、本実施形態においては一例として第1スイッチング素子T1におけるハイ側電源入力端子Pの側と、第2スイッチング素子T2におけるロー側電源入力端子Nの側との2点間に接続されている。スナバキャパシタCsは、第1および第2キャパシタC1,C2よりも第1および第2スイッチング素子T1,T2の近くに配設されてよい。
スナバキャパシタCsは、スイッチ回路20の駆動時に生じる瞬時的なサージ電圧(一例として10nsより大きく1000ns未満の期間で素子に印加されるサージ電圧)を吸収してよい。例えば、スナバキャパシタCsは、第1および第2キャパシタC1,C2よりも高い周波数(一例として1MHzより大きく100MHz未満)の振動を抑えてよい。
スナバキャパシタCsは、第1および第2キャパシタC1,C2よりも容量が小さくてよい。例えば、スナバキャパシタCsの容量は、第1および第2キャパシタC1,C2の1/100以下であってよい。一例として、スナバキャパシタCsの容量は1(μF)より大きく100(μF)未満であってよい。同様に、スナバキャパシタCsは、上述の出力キャパシタよりも容量が小さくてよい。
また、スナバキャパシタCsは、第1および第2キャパシタC1,C2よりもESL(等価直列インダクタンス)が小さくてよい。これにより、スナバキャパシタCs自体に生じるサージ電圧を低減することができる。同様に、スナバキャパシタCsは、上述の出力キャパシタよりもESLが小さくてよい。
スナバキャパシタCsは、フィルムキャパシタまたは積層セラミックキャパシタであってよい。
以上の電源装置1によれば、第1スイッチング素子T1におけるハイ側電源入力端子Pの側と、第2スイッチング素子T2におけるロー側電源入力端子Nの側との2点間にスナバキャパシタCsが接続されているので、スイッチング回路20の駆動時に配線インダクタンスLS1〜Ls3に生じるサージ電圧をスナバキャパシタCsによって吸収し、素子を保護することができる。
また、第1スイッチング素子T1と第1ショットキーダイオードDs1が並列に接続され、第2スイッチング素子T2と第2ショットキーダイオードDs2が並列に接続されるので、第1スイッチング素子T1および/または第2スイッチング素子T2の寄生ダイオードD1,D2の代わりに導通して瞬時的なサージ電圧をスナバキャパシタCsに吸収させることができる。従って、いわゆる微小パルス逆回復によって動作が高速化する寄生ダイオードD1,D2が微小な時間だけ導通するのを防ぐことができるため、寄生ダイオードD1,D2の高速動作に起因する回路の振動を防止し、素子を保護することができる。
図2は、出力電圧をE〜2Eとする場合の電源装置1の動作を示す。ここで、図中の太線矢印は電流の流れを示し、破線の円はオン状態のスイッチング素子を示す。また、太字の斜字体で示した「2E」、「E」および「0」は各点での電位を示す。また、図中に示した白抜きの矢印記号は後述のサージ電圧を示し、先端側(矢尻側)が高電位、基端側(矢筈側)が低電位を示す。なお、この図と、寄生ダイオードD1,D2の図示を省略している。
図2(a)では、第1および第4スイッチング素子T1,T4がオン、第2および第3スイッチング素子T2,T3がオフであり、出力電圧は2Eである。図2(b)では、第1および第2スイッチング素子T1,T2がオフ、第3および第4スイッチング素子T3,T4がオンであり、出力電圧はEである。電圧指令値がE〜2Eの場合は、図2(a)と図2(b)の状態がPWM制御によって切り換えられることで、出力電圧の平均電圧が電圧指令値に追従する。なお、第1スイッチング素子T1の印加電圧の振動周波数は1MHzより大きく100MHz未満であってよい。また、図2(a)および図2(b)の状態の間には、スイッチング周期に対して限りなく短い時間で第4スイッチング素子T4がオン、第1〜第3スイッチング素子T1〜T3がオフの状態が介在してよい。
ここで、図2(a)と図2(b)の状態が切り換えられる場合には、配線インダクタンスにサージ電圧が生じる。例えば、図2(a)から図2(b)の状態に切り替える場合には、第3および第4スイッチング素子T3,T4に電流が転流する結果、配線インダクタンスLS2でサージ電圧ΔV2が生じ、また、第1スイッチング素子T1に流れる電流が遮断される結果、配線インダクタンスLs1でサージ電圧ΔV1が生じる。
図2(c)に破線矢印で示すように、このとき配線インダクタンスLs1からの電流はスナバキャパシタCsに至り、サージ電圧ΔV1はスナバキャパシタCsによって吸収される。また、スナバキャパシタCsからの電流が第2ショットキーダイオードDs2並びに第4および第3スイッチング素子T4,T3を順に通って配線インダクタンスLs2に至り、サージ電圧ΔV2がスナバキャパシタCsによって吸収される。このようにサージ電圧ΔV1,ΔV2が吸収されることで第1スイッチング素子T1等が保護される。また、サージ電圧ΔV2の吸収経路で寄生ダイオードD2の代わりにショットキーダイオードDs2が用いられることで、回路の振動が防止されて素子がより確実に保護される。なお、第1ショットキーダイオードDs2の導通時間は10nsより大きく1000ns未満であってよい。
図3は、出力電圧を0〜Eとする場合の電源装置1の動作を示す。図3(a)では、第1および第3スイッチング素子T1,T3がオフ、第2および第4スイッチング素子T2,T4がオンであり、出力電圧はゼロである。図3(b)では、第1および第2スイッチング素子T1,T2がオフ、第3および第4スイッチング素子T3,T4がオンであり、出力電圧はEである。電圧指令値が0〜Eの場合は、図3(a)と図3(b)の状態がPWM制御によって切り換えられることで、出力電圧の平均電圧が電圧指令値に追従する。なお、第2スイッチング素子T2の印加電圧の振動周波数は1MHzより大きく100MHz未満であってよい。また、図3(a)および図3(b)の状態の間には、スイッチング周期に対して限りなく短い時間で第3スイッチング素子T3がオン、第1、第2および第4スイッチング素子T1,T2,T4がオフの状態が介在してよい。
ここで、図3(a)と図3(b)の状態が切り換えられる場合には、配線インダクタンスにサージ電圧が生じる。例えば、図3(a)から図3(b)の状態に切り替える場合には、第3および第4スイッチング素子T3,T4に電流が転流する結果、配線インダクタンスLS2でサージ電圧ΔV2が生じ、また、第2スイッチング素子T2に流れる電流が遮断される結果、配線インダクタンスLs3でサージ電圧ΔV3が生じる。
図3(c)に破線矢印で示すように、このとき配線インダクタンスLs2からの電流は第3および第4スイッチング素子T3,T4並びに第1ショットキーダイオードDs1を順に通ってスナバキャパシタCsに至り、サージ電圧ΔV2はスナバキャパシタCsによって吸収される。また、スナバキャパシタCsからの電流が配線インダクタンスLs3に至り、サージ電圧ΔV3がスナバキャパシタCsによって吸収される。このようにサージ電圧ΔV2,ΔV3が吸収されることで第2スイッチング素子T2等が保護される。また、サージ電圧ΔV2の吸収経路で寄生ダイオードD1の代わりにショットキーダイオードDs1が用いられることで、回路の振動が防止されて素子がより確実に保護される。なお、第1ショットキーダイオードDs1の導通時間は10nsより大きく1000ns未満であってよい。
図4は、スイッチング回路20およびスナバキャパシタCsの外観例を示す。スイッチング回路20は、ハイ側電源入力端子P、ロー側電源入力端子N、並びに第3および第4スイッチング素子T3,T4を有する第1ユニットU1と、中間電源入力端子M、電源出力端子U、並びに第1および第2スイッチング素子T1,T2を有する第2ユニットU2とを相互に接続させることで形成されてよい。また、スナバキャパシタCsは、第1ユニットU1のハイ側電源入力端子Pおよびロー側電源入力端子Nに外付けで接続されてよい。
なお、上記の実施形態においては、スナバキャパシタCsが第1スイッチング素子T1におけるハイ側電源入力端子Pの側と、第2スイッチング素子T2におけるロー側電源入力端子Nの側との2点間に接続されることとして説明したが、これに代えて、第1スイッチング素子T1におけるハイ側電源入力端子Pの側と、第1および第2スイッチング素子T1,T2の間との2点間にスナバキャパシタCs2が接続されてもよいし、第2スイッチング素子T2におけるロー側電源入力端子Nの側と、第1および第2スイッチング素子T1,T2の間との2点間にスナバキャパシタCs3が接続されてもよい。また、例えば図5に示すように、第1スイッチング素子T1におけるハイ側電源入力端子Pの側と、第2スイッチング素子T2におけるロー側電源入力端子Nの側と、第1および第2スイッチング素子T1,T2の間とのうちの互いに異なる2点間にそれぞれ別個の複数のスナバキャパシタが接続されてもよい。一例として図6に示すように、スイッチング回路20はハイ側電源入力端子P、ロー側電源入力端子N、中間電源入力端子M、電源出力端子(図示せず)および第1〜第4スイッチング素子T1〜T4を有する1つのユニットに形成されてよく、スナバキャパシタCs2がハイ側電源入力端子Pおよび中間電源入力端子Mに、スナバキャパシタCs3がロー側電源入力端子Nおよび中間電源入力端子Mに外付けで接続されてよい。
また、電力変換装置2は第1および第2キャパシタC1,C2並びに第1および第2ショットキーダイオードDs1,Ds2を有することとして説明したが、これらの少なくとも1つを有しないこととしてもよい。電力変換装置2が第1および第2ショットキーダイオードDs1,Ds2を有しない場合には、第1および第2スイッチング素子T1,T2の寄生ダイオードD1,D2を介してサージ電圧がスナバキャパシタCsに吸収される。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
1 電源装置、2 電力変換装置、10 電圧源、20 スイッチング回路、C1 第1キャパシタ、C2 第2キャパシタ、Cs,Cs2,Cs3 スナバキャパシタ、Ds1 第1ショットキーダイオード、Ds2 第2ショットキーダイオード、D3,D4 寄生ダイオード、Ls1〜Ls3 配線インダクタンス、M 中間電源入力端子、N ロー側電源入力端子、P ハイ側電源入力端子、T1〜T4 第1〜第4スイッチング素子、U 電源出力端子、U1 第1ユニット、U2 第2ユニット

Claims (13)

  1. ハイ側電源入力端子およびロー側電源入力端子の間に直列に接続された第1および第2スイッチング素子と、
    前記ハイ側電源入力端子および前記ロー側電源入力端子の間の電圧が入力される中間電源入力端子と、前記第1および第2スイッチング素子の間に設けられた電源出力端子との間に直列に接続された第3および第4スイッチング素子と、
    前記第1スイッチング素子における前記ハイ側電源入力端子の側と、前記第2スイッチング素子における前記ロー側電源入力端子の側と、前記第1および第2スイッチング素子の間とのうちの2点間に接続されたスナバキャパシタと、
    を備える電力変換装置。
  2. 前記第1スイッチング素子と並列に接続された第1ショットキーダイオードと、
    前記第2スイッチング素子と並列に接続された第2ショットキーダイオードと
    を備える、請求項1に記載の電力変換装置。
  3. 前記第1および第2スイッチング素子は、前記ハイ側電源入力端子側がカソードである寄生ダイオードを有するMOSFETであり、
    前記第3スイッチング素子は、前記電源出力端子側がカソードである寄生ダイオードを有するMOSFETであり、前記第4スイッチング素子における前記中間電源入力端子の側に配設され、
    前記第4スイッチング素子は、前記第3スイッチング素子側がカソードである寄生ダイオードを有するMOSFETであり、
    前記第1および第2ショットキーダイオードは、前記ハイ側電源入力端子側のカソードを有する、請求項2に記載の電力変換装置。
  4. 前記第1および第2ショットキーダイオードは、ワイドバンドギャップ半導体を含む、請求項2または3に記載の電力変換装置。
  5. 前記第1および第2ショットキーダイオードは、SiC半導体を含む、請求項4に記載の電力変換装置。
  6. 前記ハイ側電源入力端子および前記中間電源入力端子の間に接続された第1キャパシタと、
    前記ロー側電源入力端子および前記中間電源入力端子の間に接続された第2キャパシタと
    を備え、
    前記スナバキャパシタは、
    前記第1および第2キャパシタよりも前記第1および第2スイッチング素子の近くに配設される、請求項1から5の何れか一項に記載の電力変換装置。
  7. 前記スナバキャパシタは、前記第1および第2キャパシタよりも容量が小さい、請求項6に記載の電力変換装置。
  8. 前記スナバキャパシタの容量は、前記第1および第2キャパシタの1/100以下である、請求項6または7に記載の電力変換装置。
  9. 前記スナバキャパシタは、前記第1および第2キャパシタよりもESL(等価直列インダクタンス)が小さい、請求項6から8の何れか一項に記載の電力変換装置。
  10. 前記スナバキャパシタは、フィルムキャパシタまたは積層セラミックキャパシタであり、
    前記第1および第2キャパシタは、アルミ電解キャパシタである、請求項6から9の何れか一項に記載の電力変換装置。
  11. 前記スナバキャパシタは、前記第1および第2キャパシタよりも高い周波数の振動を抑える、請求項6から10の何れか一項に記載の電力変換装置。
  12. 前記第1スイッチング素子における前記ハイ側電源入力端子の側と、前記第2スイッチング素子における前記ロー側電源入力端子の側と、前記第1および第2スイッチング素子の間とのうちの互いに異なる2点間にそれぞれ接続された複数の前記スナバキャパシタを備える、請求項1から11の何れか一項に記載の電力変換装置。
  13. 請求項1〜12の何れか一項に記載の電力変換装置と、
    前記ハイ側電源入力端子および前記ロー側電源入力端子の間に接続された電圧源と
    を備える電源装置。
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