具体实施方式
作为GaN-FP-HEMT,提出了包括连接至源极的FP的HEMT和包括连接至栅极的FP的HEMT。如果FP连接至源极,则源极电位施加给了FP,导通电阻趋于较高。结果是,包括连接至源极的FP的GaN-HEMT的功耗趋于较大。
另一方面,如果FP连接至栅极,则要一起驱动栅极电容和FP电容,包括连接至栅极的FP的GaN-HEMT的开关速度趋于较慢。
因此,实施例的一个方案的目的是加速包括栅极和场板的晶体管的开关。
(第1实施例)
(1)结构
图1为根据本实施例的控制装置(电路)2的结构图。在图1中,与控制装置2一起示出了控制装置2所控制的晶体管4以及晶体管4的负载电感器6。负载电感器6例如是电源系统中包括的元件。图2为晶体管4的截面图。
如图2所示,晶体管4是在Si衬底8上形成的GaN-HEMT。该GaN-HEMT包括AlGaN/GaN异质结构12、源电极(以下称为源极)14、漏电极(以下称为漏极)16、栅极18以及FP20。
AlGaN/GaN异质结构12包括未掺杂GaN层22和AlGaN阻挡层24。由于AlGaN阻挡层24与GaN层22之间出现的晶格畸变,因而发生了压电极化。由于该压电极化以及本征极化,因而在AlGaN阻挡层24与GaN层22之间的界面处产生二维电子气体。从而,在不向AlGaN阻挡层24掺杂n型杂质的情况下,在AlGaN/GaN异质结构12中产生二维电子气体。
在AlGaN/GaN异质结构12的表面上形成诸如SiN等的第一绝缘膜26。在第一绝缘膜26上形成栅极18。另外,在第一绝缘膜26上形成诸如SiO2膜等的第二绝缘膜28。在第二绝缘膜28上形成FP20。形成源极14和漏极16,使得栅极18和FP20放置在源极14和漏极16之间。
从而,栅极18和异质结构12(包括绝缘膜26、28)作为HEMT晶体管运行。而且,FP20和异质结构12(包括绝缘膜26、28)从而作为HEMT晶体管运行。因此,如图1所示,晶体管4的等效电路是对应于栅极18的晶体管30(以下称为“GaN-HEMT”)以及对应于FP20的晶体管32(以下称为“FP晶体管”)的串联电路。
此处,GaN-HEMT30的阈值例如是大约1V至3V。另一方面,FP晶体管32的阈值例如是大约-40V。即,如图2所示,根据本实施例的晶体管4包括具有正的阈值电压的第一晶体管区域34以及串联连接至第一晶体管区域34且具有负的阈值电压的第二晶体管区域36。
GaN-HEMT30的源极与漏极之间的击穿电压(以下称为击穿电压)例如是大约100V,FP晶体管32的击穿电压充分高于恒压电源VDD的电压(例如,380V)。GaN-HEMT30与FP晶体管32的特性(阈值和击穿电压)的不同是由栅极18下方的绝缘膜26的厚度与FP20下方的绝缘膜26、28的厚度的不同引起的。
如图1所示,晶体管4的源极14接地。另一方面,晶体管4的漏极连接至负载电感器6的一端。负载电感器6的另一端例如连接至恒压电源VDD。控制电路2的输出提供至GaN-HEMT30和FP晶体管32。另外,上述负载电感器6的一端例如连接至电源系统中包括的二极管。
如图1所示,控制装置2包括检测电路38、时序(timing)控制电路40以及驱动电路42。检测电路38测量电源系统(未示出)产生的电源电压,并检测用来驱动晶体管4的时序。基于该结果,产生PWM信号,控制晶体管4的开启/关断,并且获得目标电压。
响应于用来驱动晶体管4的时序,时序控制电路40控制用来驱动栅极18的第一驱动时序以及控制用来驱动FP20的第二驱动时序。第二驱动时序是在不同于第一驱动时序的时刻出现的时序。
驱动电路42响应于第一驱动时序驱动栅极18并响应于第二驱动时序驱动FP20。
另外,检测电路38产生用来终止驱动晶体管4的终止时序。响应于用来终止驱动晶体管4的时序,时序控制电路40控制用来终止驱动栅极18的第一终止时序并控制用来终止驱动FP20的第二终止时序。第二终止时序是在不同于第一终止时序的时刻出现的时序。
驱动电路42响应于该第一终止时序终止驱动栅极18,并响应于第二终止时序终止驱动FP20。
(2)运行
图3为示出控制电路2的运行示例的时间图。水平轴表示时间。垂直轴表示电压。检测电路38监控外部信号并检测用于驱动晶体管4的时序。检测电路38响应于所检测的时序产生时序生成脉冲。例如,检测电路38检测外部信号的电压变得低于参考电压时的时序,并且响应于所检测的时序生成PWM(脉冲宽度调制)脉冲。
如图3所示,时序控制电路40响应于PWM脉冲的上升时序T0生成FP控制脉冲FC和栅极控制脉冲GC。此处,脉冲的上升时序是处于脉冲的上升沿内的时刻(例如,当脉冲上升到高达峰值的90%时的时刻)。
驱动电路42响应于栅极控制脉冲GC的上升时序T1生成栅极驱动脉冲G2。栅极18由该栅极驱动脉冲G2来驱动。而且,驱动电路42响应于FP控制脉冲FC的上升时序T2生成FP驱动脉冲G1。FP20由该FP驱动脉冲G1来驱动。通过这一系列的操作,使晶体管4导电。
而且,时序控制电路40响应于PWM脉冲的下降时序T3终止栅极控制脉冲GC和FP控制脉冲FC。驱动电路42响应于FP控制脉冲FC的下降时序T4终止FP驱动脉冲G1。而且,驱动电路42响应于栅极控制脉冲GC的下降时序T5终止栅极驱动脉冲G2。通过这一系列的操作,使晶体管4不导通。此处,脉冲的下降时序是处于脉冲的下降沿内的时刻(例如,脉冲下降为低至峰值的10%时的时刻)。
从时序序列的角度来说明控制装置2的这种操作。检测电路38例如检测外部信号的电压变得等于或小于参考电压时的时序。检测电路38响应于所检测的时序生成PWM脉冲的上升时序T0。
时序控制电路40响应于上升时序T0生成栅极控制脉冲GC的上升时序T1(第一驱动时序)和FP控制脉冲FC的上升时序T2(第二驱动时序)。
驱动电路42响应于栅极控制脉冲GC的上升时序T1生成栅极驱动脉冲G2并驱动栅极18。而且,驱动电路42响应于FP控制脉冲FC的上升时序T2生成FP驱动脉冲G1并驱动FP20。从而,使晶体管4导通。此处,FP控制脉冲FC的上升时序T2是迟于栅极控制脉冲GC的上升时序T1出现的时序。
如上所述,通过从检测电路38所检测的时序开始的时序序列来驱动晶体管4。因此,检测电路38所检测的时序是用于驱动晶体管的时序。而且,检测电路38所检测的时序是用于使晶体管导通的时序。
而且,检测电路40例如根据外部信号的电压与参考电压之间的不同来调节PWM脉冲的宽度。即,检测电路40生成PWM脉冲的下降时序T3。
时序控制电路40响应于下降时序T3生成FP控制脉冲FC的下降时序T4(第二终止时序)和栅极控制脉冲GC的下降时序T5(第一终止时序)。
驱动电路42响应于FP控制脉冲FC的下降时序T4终止FP驱动脉冲G1。即,驱动电路42终止驱动FP20。而且,驱动电路42响应于栅极控制脉冲GC的下降时序T5终止栅极驱动脉冲G2。即,驱动电路42终止驱动栅极18。从而,使晶体管4不导通。此处,栅极控制脉冲GC的下降时序T5是迟于FP控制脉冲FC的下降时序T4出现的时序。
如上所述,通过从PWM脉冲的下降时序T3开始的时序序列来终止驱动晶体管4。因此,PWM脉冲的下降时序T3是用于终止驱动晶体管4的时序。而且,PWM脉冲的下降时序T3是用于使晶体管4不导通的时序。
图4为用于示出晶体管4的运行示例的图。水平轴表示时间。垂直轴表示电压。图4示出了晶体管4的漏极电位随时间的变化Vd以及节点N1处电位随时间的变化Vn1。如图1所示,节点N1是GaN-HEMT30与FP晶体管32之间的节点。而且,图4还示出了提供至FP20的FP驱动脉冲G1和提供至栅极18的栅极驱动脉冲G2。在图4所示的示例中,提供至负载电感器6的电压VDD是380V。
从四个时间段来说明晶体管4的运行。第一时间段46是栅极驱动脉冲G2和FP驱动脉冲G1被提供之前的时间段。第一时间段46的栅极电位和FP的电位(以下称为“FP电位”)例如是0V(源极14的电位)。由于栅极电位等于或小于阈值(1-3V),因而GaN-HEMT30不导通。从而,节点N1的电位上升到稍微高于FP晶体管32的阈值的绝对值的电压,使得FP晶体管32不导通。
例如,如果FP晶体管32的阈值是-40V,则由Vn1表示的节点N1的电位变得稍微高于40V,使得FP晶体管32不导通。就这点而论,由于节点N1的电位变得低于输入电源的电压(例如,380V),GaN-HEMT30不发生介电击穿。
第二时间段48是开始提供栅极驱动脉冲G2的时间段。在第二时间段48中,栅极电位例如从0V上升到10V。另一方面,FP电位例如保持在大约0V。响应于栅极电位的上升,首先使得GaN-HEMT30导通。从而,节点N1的电位Vn1下降到几乎为0V,FP20的电压相对于节点N1例如从-40V上升到0V。结果是,使得FP晶体管32也导通,并且漏极电位Vd下降。然而,由于FP晶体管32的导通电阻没有充分下降,漏极电位Vd不会下降到几乎为0V。
第三时间段50是向FP20提供FP驱动脉冲G1的时间段。FP电位例如从0V上升到50V。另一方面,贯穿第三时间段50,栅极电位保持在例如10V。就这点而论,在时间段50中,通过高于栅极18的驱动电压的电压来驱动FP20。因此,FP晶体管32的导通电阻变得充分低于第二时间段48中的所述导通电阻。结果是,漏极电位Vd变为几乎是0V,减小了晶体管4的功耗。
第四时间段52是先于栅极驱动脉冲G2而终止提供FP驱动脉冲G1的时间段。第四时间段52中的栅极电位例如是10V。FP电位例如从50V下降到0V(源极14的电位)。响应于FP电位的下降,FP晶体管32的导通电阻增大。然而,由于栅极电位维持等于或大于GaN-HEMT的阈值,因而GaN-HEMT30和FP晶体管32导通。
第五时间段54是终止提供栅极驱动脉冲G2的时间段。第五时间段54中的栅极电位例如从10V下降到0V。FP电位保持在例如0V(源极14的电位)。响应于栅极电位的下降,首先使GaN-HEMT30不导通。从而,节点N1的电位Vn1上升,FP20的电压相对于节点N1变得等于或小于FP20的阈值。结果是,使FP晶体管32不导通。
如图4所示,在本实施例中,在不同的时序驱动FP20和栅极18。因此,减小了驱动电路42上的负载。从而,加速了晶体管4的开关。顺便说一句,FP20的电容值例如高达数百pF。
而且,在本实施例中,在开始驱动栅极18之后驱动FP20。从而,当GaN-HEMT30从不导通状态转变为导通状态(第二时间段48)时,FP驱动脉冲G1没有拉高节点N1的电位Vn1,这样,节点N1的电位Vn1未上升。因此,节点电位Vn1未过度加速二维电子,这样,二维电子未注入AlGaN阻挡层24或绝缘膜26中。从而,AlGaN阻挡层24或绝缘膜26未捕获二维电子,因此,GaN-HEMT30的阈值未发生改变。
当GaN-HEMT30从导通状态转变为不导通状态(第五时间段54的开始)时,节点N1的电位Vn1加速经过GaN-HEMT30的二维电子。在本实施例中,在终止驱动FP20之后终止驱动栅极18。因此,当GaN-HEMT30从导通状态转变为不导通状态时,FP20电位没有拉动节点N1的电位Vn1,因此,节点N1的电位Vn1未过度上升。因此,同样在这种情况下,AlGaN阻挡层24或绝缘膜26未捕获二维电子,因此,GaN-HEMT30的阈值未发生改变。
另外,贯穿第三时间段50,电流流过GaN-HEMT30。然而,由于节点N1的电位Vn1低至几伏,因此GaN阻挡层24或绝缘膜26未捕获二维电子。
图5示出了晶体管的等效电路,其中FP20连接至GaN-HEMT30的源极。在该晶体管中,即使使GaN-HEMT30导通,FP20的电位仍保持在0V(源极14的电位)。因此,FP晶体管32的导通电阻没有下降到充分低,晶体管的功耗趋于增大。另一方面,在本实施例中,由于FP晶体管32的导通电阻降低,因而没有出现此类问题。
图6示出了晶体管的等效电路,其中FP20连接至栅极18。在该晶体管中,同时驱动栅极18和FP20。因此,驱动电路42上的负载较大,这样,难以加速晶体管的开关。而且,由于FP20提供有与栅极18相同的驱动电压,因此当使GaN-HEMT30导通时,使得GaN-HEMT30的漏极电位(节点N1的电位)由于被FP电位(栅极电位)拉动而上升。从而,紧临栅极下方的绝缘膜等捕获了过度加速的二维电子,因此GaN-HEMT30的阈值发生改变。另一方面,在本实施例中,由于在开始驱动栅极18之后驱动FP20,因而没有出现此类问题。
而且,当使GaN-HEMT30不导通时,紧临栅极下方的绝缘膜等捕获了二维电子,这样GaN-HEMT30的阈值发生改变。另一方面,在本实施例中,由于在终止驱动FP20之后终止驱动栅极,因而没有出现此类问题。
-检测电路-
图7为检测电路38的结构图的示例。如图7所示,检测电路38包括模拟数字转换器54和逻辑电路56。逻辑电路56例如包括FPGA(现场可编程门阵列)。在逻辑电路56的位置可以设置CPU(中央处理单元)和存储器,其中该存储器存储用于使CPU(中央处理单元)执行逻辑电路56的功能的程序。该存储器用于由CPU执行的计算处理。
模拟数字转换器54对提供至外部端子55的外部信号执行模拟数字转换,然后获得外部信号上的数据且将其提供至逻辑电路56。逻辑电路56基于获得的外部信号上的数据(例如,外部信号的电压)产生时序生成脉冲(例如,PWM脉冲)。经由输出端子57将时序生成脉冲提供至时序控制电路40。
-时序控制电路-
图8为时序控制电路40的结构图的示例。图9为示出图8的时序控制电路的运行的时间图。如图8所示,该时序控制电路例如包括延迟电路58、与门60以及或门62。
如图9所示,当将时序生成脉冲(图9中的PWM脉冲)提供至输入端子64时,或门62响应于时序生成脉冲的上升时序T0生成栅极控制脉冲GC。在下一个阶段(stage)经由第二输出端子65b将生成的栅极控制脉冲GC提供至驱动电路42。
延迟电路58响应于时序生成脉冲的上升时序T0生成延迟脉冲D1。延迟时间例如是大约100ns。响应于延迟脉冲D1的上升时序T10,与门60生成FP控制脉冲FC。在下一个阶段经由第一输出端子65a将生成的FP控制脉冲FC提供至驱动电路42。
之后,时序生成脉冲下降。响应于其下降时序T3,与门60终止FP控制脉冲FC。延迟电路58响应于时序生成脉冲的下降时序T3终止延迟脉冲D1。响应于延迟脉冲D1的下降时序T12,或门62终止栅极控制脉冲GC。
图10为用于示出时序控制电路40的其它示例的结构图。图11为示出图10的时序控制电路的运行的时间图。如图10所示,该时序控制电路例如包括第一延迟电路58a、第二延迟电路58b、与门60以及或门62。此处,将栅极驱动脉冲G2提供至第一延迟电路58a的输入端子66a。另一方面,将FP驱动脉冲G1提供至第二延迟电路58b的输入端子66b。
如图11所示,当将时序生成脉冲(图11中的PWM脉冲)提供至输入端子64时,或门62响应于时序生成脉冲的上升时序T0生成栅极控制脉冲GC。在下一个阶段经由第二输出端子65b将生成的栅极控制脉冲GC提供至驱动电路42。
响应于该栅极控制脉冲GC的上升时序,驱动电路42在下一个阶段生成栅极驱动脉冲G2。响应于栅极驱动脉冲G2的上升时序T20,第一延迟电路58a生成第一延迟脉冲D1。响应于第一延迟脉冲D1的上升时序T22,与门60生成FP控制脉冲FC。在下一个阶段经由第一输出端子65a将生成的FP控制脉冲FC提供至驱动电路42。
响应于该FP控制脉冲FC的上升时序,驱动电路42在下一个阶段生成FP驱动脉冲G1。第二延迟电路58b响应于FP驱动脉冲G1的上升时序T24生成第二延迟脉冲D2。
之后,时序生成脉冲(PWM脉冲)下降。响应于其下降时序T3,与门60终止FP控制脉冲FC。响应于该FP控制脉冲FC的下降时序T4,驱动电路42在下一个阶段终止FP驱动脉冲G1。
响应于该FP驱动脉冲G1的终止时序T26,第二延迟电路58b终止第二延迟脉冲D2。响应于该第二延迟脉冲D2的终止时序T28,或门62终止栅极驱动脉冲GC。响应于该栅极驱动脉冲GC的终止时序T30,驱动电路42在下一个阶段终止栅极驱动脉冲G2。
-驱动电路-
图12为驱动电路42的结构图的示例。如图12所示,该驱动电路包括第一电平转换和驱动电路(第一电平转换&驱动电路)68a、FP电源70a、第二电平转换和驱动电路(第二电平转换&驱动电路)68b以及栅极电源70b。
将FP控制脉冲FC提供给连接至第一“电平转换和驱动电路”68a的第一输入端子72a。当提供了FP控制脉冲FC时,第一“电平转换和驱动电路”68a将FP控制脉冲FC转换为FP驱动脉冲G1。FP驱动脉冲G1的峰值是FP电源70a供应给第一“电平转换和驱动电路”68a的电压VFP(例如,50V)。经由第一输出端子73a将FP驱动脉冲G1提供至晶体管4的FP20。
将栅极控制脉冲GC提供给连接至第二“电平转换和驱动电路”68b的第二输入端子72b。当提供了栅极控制脉冲GC时,第二“电平转换和驱动电路”68b将栅极控制脉冲GC转换为栅极驱动脉冲G2。栅极驱动脉冲G2的峰值是栅极电源70b供应给第二“电平转换和驱动电路”68b的电压VG(例如,10V)。经由第二输出端子73b将栅极驱动脉冲G2提供至晶体管4的栅极18。
(第2实施例)
图13为本实施例的包括控制系统74的PFC(功率因数控制)电路76的结构图。如图13所示,本实施例的PFC电路76包括控制系统74、激励电路78以及反馈电路80。
控制系统74包括控制电路2和晶体管4。在上述第1实施例中说明了控制电路2和晶体管4。激励电路78包括电感器82、二极管84以及电容器86。反馈电路80包括第一电阻器R1和第二电阻器R2。
输入电源连接至激励电路78的输入端子Vin。可以提供恒压电源、交流电源、产生整流电压的整流电源等作为输入电源。例如,输入电源的电压是100V。激励电路78为电容器86充电。PFC电路76将被充电的电容器86两端之间产生的电压(以下称为输出电压)输出。
反馈电路80将该输出电压分压(divide),并将其反馈到控制装置2的检测电路38。检测电路38将反馈电压与对应于目标电压(例如,380V)的电压(例如,380V×R2/(R1+R2))进行比较。如果反馈电压低于对应于目标电压的电压,则检测电路38生成时序生成脉冲(例如,PWM脉冲)。通过例如对应于目标电压(例如,380V)的电压与反馈电压之间的差来调节PWM脉冲的宽度。响应于该PWM脉冲,时序控制电路40和驱动电路42使晶体管4导通。
当使晶体管4导通时,输入电源经由电感器82接地。结果是,电流流过电感器82,并且静磁能储存在电感器82中。然后,当使晶体管4不导通时,通过储存在电感器82中的电磁能为电容器86充电。因此,PFC电路76的输出电压大约维持在目标电压。
如第1实施例所阐述的,根据控制系统74,减小了晶体管4的导通电阻。结果是,减小了晶体管4的电功率损耗。因此,通过控制系统74,增强了PFC电路的功率转换效率。
顺便说一句,作为PFC电路的输出电压的控制方法,除上述之外还有其它各种方法。例如,检测电路38检测PFC电路的输出电压变得等于或小于最小目标电压(例如,375V)时的时序,并且重复生成PWM脉冲。之后,检测电路38在输出电压超过最大目标电压(例如,385V)时的时序终止生成PWM脉冲。时序控制电路40和驱动电路42响应于检测电路38生成的PWM脉冲使晶体管4导通。通过该控制,PFC电路76的输出电压保持在最小目标电压与最大目标电压之间。
(第3实施例)
本实施例涉及一种包括不同于第2实施例的晶体管的控制系统。图14为本实施例的控制系统中的晶体管4a的截面图。图15为晶体管4a的等效电路。如图14所示,晶体管4a包括第一FP20a和第二FP20b。
因此,晶体管4a的等效电路(参见图15)包括GaN-HEMT30、第一FP晶体管32a以及第二FP晶体管32b。GaN-HEMT30、第一FP晶体管32a以及第二FP晶体管32b分别对应于栅极18、第一FP20a以及第二FP20b。
将控制电路2生成的栅极驱动脉冲提供至栅极18。而且,将控制电路2生成的FP驱动脉冲提供至第一FP20a。另一方面,晶体管4a的源极S连接至第二FP20b(参见图15)。
GaN-HEMT30的阈值例如是大约1-3V。第一FP晶体管32a的阈值是负电压(例如,大约-10V)。第二FP晶体管32b的阈值是低于第一FP晶体管32a阈值的负电压(例如,大约-40V)。
通过提供第二FP晶体管32b,使得第一FP晶体管32a的漏极电位(节点N2的电位)成为低于晶体管4a的漏极D电位(例如,380V)的电位(例如,40V)。因此,使得第一FP32a下方的绝缘膜28a、26更薄。因此,使得第一FP晶体管32a的导通电阻更低。
而且,由于第一FP晶体管32a的漏极电位(节点N2的电位)变得更低,因此第一FP32a的长度(沿电子行进方向的长度)被缩短。从而,第一FP32a的电容变得更小,晶体管4a的开关速度变得更快。
其它结构和运行与根据第1实施例和第2实施例的晶体管4基本相同。而且,控制电路也与第1实施例和第2实施例的控制电路2相同。
在上述实施例中,晶体管4、4a是包括GaN/AlGaN异质结的高电子迁移率化合物半导体晶体管。然而,晶体管4、4a也可以是其它高电子迁移率化合物半导体晶体管。例如,晶体管4、4a可以是包括GaAs/AlGaAs异质结的高电子迁移率化合物半导体晶体管。
或者,在上述实施例中,检测电路38生成的控制脉冲是PWM脉冲。然而,检测电路38可以生成其它控制脉冲。例如,检测电路38可以生成PFM(脉冲频率调制)脉冲。
本文列举的全部示例和条件性语言是为了教示性的目的,以帮助读者理解本发明以及发明人为了促进技术而贡献的概念,并应解释为不限制于这些具体列举的示例和条件,说明书中这些示例的组织也不是为了显示本发明的优劣。尽管已经详细描述了本发明的实施例,但应理解在不背离本发明的精神和范围的情况下可作出各种变化、替换以及更改。