JP2017017071A - 窒化物半導体装置 - Google Patents

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Abstract

【課題】ゲート漏れ電流を抑制することができるとともにターンオフ時の応答速度が速いノーマリオフ型の窒化物半導体装置を提供する。【解決手段】第１窒化物半導体層１６と、第１窒化物半導体層１６（電子走行層）上に配置されているとともに第１窒化物半導体層１６よりもバンドギャップが大きい第２窒化物半導体層１８（電子供給層）と、第２窒化物半導体層１８上に配置されているｐ型半導体層３４（ゲート層）と、ｐ型半導体層３４上に配置されているゲート電極３６を有している。ゲート電極３６とｐ型半導体層３４の間に、ｐ型半導体層３４からゲート電極３６に向う方向において流れるホールに対して第１の障壁を有する第１界面３８ａ（オーミック界面）と、ｐ型半導体層３４からゲート電極３６に向かって流れるホールに対して第１の障壁よりも大きい第２の障壁を有する第２界面３７ａ（ショットキー界面）とが、並列に配置されている。【選択図】図１

Description

本明細書が開示する技術は、窒化物半導体装置に関する。
特許文献１に、窒化物半導体装置としてＨＥＭＴ（High Electron Mobility Transistor）が開示されている。このＨＥＭＴは、ゲート閾値が０Ｖよりも高いノーマリオフ型のＨＥＭＴである。このＨＥＭＴは、第１窒化物半導体層と、第１窒化物半導体層上に配置された第２窒化物半導体層を有している。第２窒化物半導体層のバンドギャップは、第１窒化物半導体層のバンドギャップよりも大きい。第１窒化物半導体層と第２窒化物半導体層の界面にヘテロ接合が形成されている。第２窒化物半導体層上には、ソース電極とドレイン電極が配置されている。また、ソース電極とドレイン電極の間の第２窒化物半導体層上には、ｐ型半導体層、ｎ型半導体層及びゲート電極が積層されている。このＨＥＭＴでは、第１窒化物半導体層と第２窒化物半導体層の界面のヘテロ接合に沿って二次元電子ガス（以下、２ＤＥＧという）が形成されている。但し、ゲート電圧がゲート閾値未満の状態では、ｐ型半導体層から第２窒化物半導体層内に空乏層が伸びている。以下では、この空乏層を第１空乏層という場合がある。ゲート電圧がゲート閾値未満の状態では、第１空乏層が、ヘテロ接合まで達している。このため、ｐ型半導体層の直下のヘテロ接合には２ＤＥＧが形成されておらず、第１空乏層によって２ＤＥＧがソース電極側とドレイン電極側とに分離されている。このため、ゲート電圧がゲート閾値未満の状態では、ソース電極とドレイン電極の間に電圧を印加しても、ＨＥＭＴに電流は流れない。ゲート電圧を上昇させていくと、ゲート電圧の上昇に伴ってｐ型半導体層の電位が上昇し、第１空乏層がｐ型半導体層側に縮小していく。これによって第１空乏層がヘテロ接合から離れると、ｐ型半導体層の直下のヘテロ接合に２ＤＥＧが形成される。このため、ヘテロ接合の全域に２ＤＥＧが形成された状態となり、ソース電極とドレイン電極の間に電流が流れる。すなわち、ＨＥＭＴがオンする。また、上記のようにゲート電圧を上昇させると、ｐ型半導体層とｎ型半導体層の界面のｐｎ接合からその周囲に空乏層が広がる。以下では、この空乏層を第２空乏層という場合がある。このように、特許文献１の半導体装置では、ゲート電圧を上昇させたときにｐ型半導体層とｎ型半導体層に第２空乏層が広がるので、ゲート漏れ電流を抑制することができる。
特開２０１３−８０８９４号公報
上述したように、特許文献１のＨＥＭＴでは、ゲート電圧が高いときにｐ型半導体層とｎ型半導体層の界面のｐｎ接合の周囲に第２空乏層が広がっている。この状態では、ｐ型半導体層は、第２空乏層によってゲート電極から電気的に分離されており、ｐ型半導体層の電位がフローティングしている。ＨＥＭＴをターンオフさせるときには、この状態からゲート電圧をゲート閾値未満まで低下させる。すると、まず、ｐｎ接合の周囲の第２空乏層が縮小する。第２空乏層が存在している間は、ｐ型半導体層の電位はほとんど低下しない。ゲート電圧が低下すると、第２空乏層は、その存在を無視できる程度まで縮小される。以下では、空乏層がその存在を無視できる程度まで縮小されることを、空乏層が消滅するという。第２空乏層が消滅すると、ｐ型半導体層がゲート電極と電気的に接続されるので、この段階でｐ型半導体層の電位が低下し始める。ｐ型半導体層の電位が低下するのに伴って、ｐ型半導体層から第２窒化物半導体層内に第１空乏層が伸展する。第１空乏層がヘテロ接合に到達することで、ｐ型半導体層の直下の２ＤＥＧが消滅し、ＨＥＭＴがオフする。以上に説明したように、特許文献１のＨＥＭＴをターンオフさせるときには、第２空乏層が消滅するまではｐ型半導体層の電位がほとんど下がらず、ｐ型半導体層の直下の２ＤＥＧが消滅するタイミングが遅くなる。このため、特許文献１のＨＥＭＴは、ターンオフ時の応答速度が遅いという問題があった。したがって、本明細書では、ゲート漏れ電流を抑制できるとともにターンオフ時の応答速度が速いノーマリオフ型の窒化物半導体装置を提供する。
本明細書が開示する窒化物半導体装置は、第１窒化物半導体層と、第２窒化物半導体層と、ｐ型半導体層と、ゲート電極を有している。前記第２窒化物半導体層は、前記第１窒化物半導体層上に配置されており、前記第１窒化物半導体層よりもバンドギャップが大きい。前記ｐ型半導体層は、前記第２窒化物半導体層上に配置されている。ゲート電極は、前記ｐ型半導体層上に配置されている。前記ゲート電極と前記ｐ型半導体層の間に、前記ｐ型半導体層から前記ゲート電極に向かう方向においてホールに対して第１の障壁を有する第１界面と、前記ｐ型半導体層から前記ゲート電極に向かう方向においてホールに対して第１の障壁よりも大きい第２の障壁を有する第２界面とが、並列に配置されている。
なお、第１界面と第２界面が並列に配置されているとは、ｐ型半導体層からゲート電極に向かってホールが流れるときに、第１界面と第２界面の何れか一方だけを通るようにこれらが配置されていることを意味する。また、第１の障壁及び第２の障壁は、ゲート電圧が所定の固定電圧（例えば、０Ｖ）のときの障壁を意味する。
この窒化物半導体装置では、ゲート電圧がゲート閾値未満の場合には、ｐ型半導体層から第２窒化物半導体層に第１空乏層が広がっている。空乏層がヘテロ接合（第１窒化物半導体層と第２窒化物半導体層の界面）に達していることで、窒化物半導体装置がオフしている。ｐ型半導体層から第２窒化物半導体層に伸びる第１空乏層によって、ノーマリオフ型の窒化物半導体装置が実現されている。この窒化物半導体装置をターンオンさせる場合には、ゲート電圧をゲート閾値以上まで上昇させる。ゲート電圧をゲート閾値以上まで上昇させると、ｐ型半導体層の電位が上昇するので、ヘテロ接合から第１空乏層が退避する。したがって、窒化物半導体装置がオンする。また、ゲート電圧を上昇させると、障壁が大きい第２界面に、障壁を拡大する方向に電圧が印加される。すると、第２界面からその周囲のｐ型半導体層に空乏層が広がる。以下では、この空乏層を第３空乏層という場合がある。他方、障壁が小さい第１界面からは空乏層は広がらない。しかしながら、第２界面から広がる第３空乏層が第１界面近傍のｐ型半導体層に進展する。このように第２界面の周囲だけでなく第１界面の近傍にも第３空乏層が広がることで、ゲート漏れ電流（すなわち、ゲート電極からｐ型半導体層に流れる電流）を抑制することができる。窒化物半導体装置をターンオフさせる場合には、ゲート電圧をゲート閾値未満に低下させる。すると、ｐ型半導体層内の第３空乏層が第２界面側に向かって縮小する。第３空乏層が第２界面側に縮小するので、第１界面の近傍から第３空乏層が退避する。その結果、ｐ型半導体層が第１界面を介してゲート電極に接続され、ｐ型半導体層の電位が低下する。すなわち、ｐ型半導体層から第３空乏層が消滅するよりも早い段階で、ｐ型半導体層の電位が低下し始める。ｐ型半導体層の電位が低下すると、ｐ型半導体層から第２窒化物半導体層に第１空乏層が伸びる。第１空乏層がヘテロ接合に達すると、窒化物半導体装置がオフする。このように、この構造によれば、窒化物半導体装置をターンオフさせるときに、より早い段階でｐ型半導体層の電位が低下し始める。したがって、この窒化物半導体装置は、ターンオフ時の応答速度が速い。以上に説明したように、この構造によれば、ゲート漏れ電流を抑制することができるとともにターンオフ時の応答速度が速いノーマリオフ型の窒化物半導体装置を実現することができる。
実施例１のＨＥＭＴ１０の縦断面図。 実施例１のＨＥＭＴ１０の平面図（但し、ゲート電極３６の図示を省略し、界面３７ａ、３８ａの配置を示す図）。 実施例１のＨＥＭＴ１０のゲート近傍の拡大断面図。 実施例１のＨＥＭＴ１０のゲート近傍の拡大断面図。 実施例１のＨＥＭＴ１０のゲート近傍の拡大断面図。 第１変形例のＨＥＭＴのゲート近傍の拡大断面図。 第２変形例のＨＥＭＴ１０の平面図（但し、ゲート電極３６の図示を省略し、界面３７ａ、３８ａの配置を示す図）。 第３変形例のＨＥＭＴ１０の平面図（但し、ゲート電極３６の図示を省略し、界面３７ａ、３８ａの配置を示す図）。 実施例２のＨＥＭＴのゲート近傍の拡大断面図。 実施例２のＨＥＭＴのゲート近傍の拡大断面図。 実施例２のＨＥＭＴのゲート近傍の拡大断面図。 実施例３のＨＥＭＴのゲート近傍の拡大断面図。 実施例４のＨＥＭＴのゲート近傍の拡大断面図。 実施例５のＨＥＭＴの縦断面図。 実施例６のＨＥＭＴのゲート近傍の拡大断面図。 実施例６のＨＥＭＴのゲート近傍の拡大断面図。 実施例６のＨＥＭＴのゲート近傍の拡大断面図。
図１に示す実施例のＨＥＭＴ１０は、積層基板１１を有している。積層基板１１は、下地基板１２、バッファ層１４、電子走行層１６及び電子供給層１８が積層された構造を有している。なお、以下では、積層基板１１の厚み方向をｚ方向といい、ｚ方向に直交する一方向（図１の左右方向）をｘ方向といい、ｘ方向及びｚ方向に直交する方向をｙ方向という。
下地基板１２は、シリコンにより構成されている。但し、下地基板１２は、表面に窒化物半導体層を結晶成長させることが可能な別の材料（例えば、サファイア、ＳｉＣ、ＧａＮ等）により構成されていてもよい。
バッファ層１４は、下地基板１２上に配置されている。バッファ層１４は、ＧａＮにより構成されている。但し、バッファ層１４は、ＡｌＧａＮ、ＡｌＮ等の別の材料により構成されていてもよい。
電子走行層１６は、バッファ層１４上に配置されている。電子走行層１６は、ｉ型（すなわち、アンドープ型）のＧａＮにより構成されている。
電子供給層１８は、電子走行層１６上に配置されている。電子供給層１８は、ｉ型のＩｎＡｌＧａＮにより構成されている。より詳細には、電子供給層１８は、Ｉｎｘ１Ａｌｙ１Ｇａ１−ｘ１−ｙ１Ｎ（０≦ｘ１≦１、０＜ｙ１≦１、０≦１−ｘ１−ｙ１≦１）により構成されている。電子供給層１８のバンドギャップは、電子走行層１６のバンドギャップよりも大きい。電子供給層１８（すなわち、ＧａＮ）と電子走行層１６（すなわち、ＩｎＡｌＧａＮ）の界面に、ヘテロ接合１８ａが形成されている。ヘテロ接合１８ａ近傍の電子走行層１６に、２ＤＥＧ（２次元電子ガス）が形成されている。
積層基板１１上には、ソース電極３０、ドレイン電極３２、ｐ型ゲート層３４及びゲート電極３６が形成されている。
ソース電極３０は、電子供給層１８上に配置されている。ソース電極３０は、ＴｉとＡｌを積層させた電極である。Ｔｉが電子供給層１８に接しており、ＡｌがＴｉ上に積層されている。ソース電極３０は、電子供給層１８にオーミック接触している。図２に示すように、ソース電極３０は、ｙ方向に長く伸びている。
図１に示すように、ドレイン電極３２は、電子供給層１８上に配置されている。ドレイン電極３２は、ソース電極３０からｘ方向に離れた位置に配置されている。ドレイン電極３２は、ＴｉとＡｌを積層させた電極である。Ｔｉが電子供給層１８に接しており、ＡｌがＴｉ上に積層されている。ドレイン電極３２は、電子供給層１８にオーミック接触している。図２に示すように、ドレイン電極３２は、ｙ方向に長く伸びている。
図１に示すように、ｐ型ゲート層３４は、電子供給層１８上に配置されている。ｐ型ゲート層３４は、電子供給層１８に接している。ｐ型ゲート層３４は、ソース電極３０とドレイン電極３２の間に配置されている。より詳細には、図２に示すように、ｐ型ゲート層３４は、積層基板１１の表面１１ａ（すなわち、電子供給層１８の表面）を平面視したときに、ソース電極３０とドレイン電極３２の間の範囲内に配置されている。ｐ型ゲート層３４は、ｙ方向に長く伸びている。ｐ型ゲート層３４は、ｐ型のＧａＮにより構成されている。但し、ｐ型ゲート層３４は、ｐ型のＡｌＧａＮ等の他のｐ型半導体によって構成されていてもよい。
ゲート電極３６は、ｐ型ゲート層３４上に配置されている。ゲート電極３６は、ショットキー電極部３７とオーミック電極部３８を有している。
オーミック電極部３８は、ＰｔとＰｂの何れか、または、これらを含む合金等により構成されている。オーミック電極部３８は、ｐ型ゲート層３４の幅方向（すなわち、ｘ方向）の略中央部において、ｐ型ゲート層３４の表面に接触している。オーミック電極部３８は、ｐ型ゲート層３４にオーミック接触している。以下では、オーミック電極部３８とｐ型ゲート層３４の界面を、オーミック界面３８ａと呼ぶ。図２の斜線によりハッチングされた領域は、オーミック界面３８ａを示している。図２に示すように、オーミック界面３８ａは、ｙ方向に長く伸びている。
ショットキー電極部３７は、Ｎｉ、Ｗ、Ｔｉ及びＡｌの何れか、または、これらを含む合金等により構成されている。ショットキー電極部３７は、ｐ型ゲート層３４とオーミック電極部３８を覆うように形成されている。ショットキー電極部３７は、オーミック電極部３８に接している。また、ショットキー電極部３７は、オーミック電極部３８が形成されていない範囲で、ｐ型ゲート層３４の表面にショットキー接触している。以下では、ショットキー電極部３７とｐ型ゲート層３４の界面を、ショットキー界面３７ａと呼ぶ。図２のドットによりハッチングされた領域は、ショットキー界面３７ａを示している。図２に示すように、ショットキー界面３７ａは、オーミック界面３８ａのｘ方向の両側に形成されている。各ショットキー界面３７ａは、オーミック界面３８ａに隣接している。各ショットキー界面３７ａは、ｙ方向に長く伸びている。
次に、オーミック界面３８ａとショットキー界面３７ａの特性について説明する。ゲート電圧が０Ｖの状態では、ショットキー界面３７ａは、ｐ型ゲート層３４からゲート電極３６に向かう方向において、ホールに対して障壁を有している。ゲート電極３６の電位がｐ型ゲート層３４の電位よりも低くなると、ショットキー界面３７ａの障壁が小さくなる。ゲート電極３６の電位がｐ型ゲート層３４の電位よりも所定値以上に低くなると、障壁が十分に小さくなり、ショットキー界面３７ａを介してｐ型ゲート層３４からゲート電極３６に向かってホールが流れるようになる。他方、オーミック界面３８ａは、このような障壁が極めて小さい（ほぼゼロである）。したがって、ゲート電極３６の電位がｐ型ゲート層３４の電位よりも低くなると、オーミック界面３８ａを介してｐ型ゲート層３４からゲート電極３６に向かってホールが流れる。つまり、ゲート電圧が０Ｖの状態では、ｐ型ゲート層３４からゲート電極３６に向かう方向におけるホールに対する障壁は、ショットキー界面３７ａでオーミック界面３８ａよりも高い。
ゲート電極３６の電位がｐ型ゲート層３４の電位よりも高いと、図４、５に示すように、上述した障壁が高いショットキー界面３７ａからｐ型ゲート層３４内に空乏層４２が広がる。他方、ゲート電極３６の電位がｐ型ゲート層３４の電位よりも高くても、上述した障壁が低いオーミック界面３８ａからｐ型ゲート層３４には空乏層は広がらない。
上述したように、ゲート電極３６の電位がｐ型ゲート層３４の電位よりも高いときに、ショットキー界面３７ａからｐ型ゲート層３４内に空乏層４２が広がる。このとき空乏層４２が広がる距離Ｌ（ｍ）（すなわち、ショットキー界面３７ａからの距離Ｌ）は、ｐ型ゲート層３４の誘電率εs（Ｆｍ−１）、ショットキー界面３７ａのビルトインポテンシャルＶｂｉ（Ｖ）、ゲート電圧Ｖｇ（Ｖ）、電気素量ｑ（Ｃ）、及び、ｐ型ゲート層３４内のｐ型不純物濃度Ｎａ（ｍ−３）との間で、下記の（数１）を満たす。
Figure 2017017071
 なお、ゲート電圧Ｖｇは、ゲート電極３６のソース電極３０に対する電位である。上述した（数１）に、ゲート電圧Ｖｇとしてゲート閾値Ｖｇｔｈを代入すると、ゲート閾値Ｖｇｔｈが印加されているときに空乏層が伸びる距離Ｌ２が得られる。すなわち、距離Ｌ２は、
Figure 2017017071
 を満たす。
また、図３に示す幅Ｗ１は、オーミック界面３８ａのｘ方向における幅を示している。実施例１では、幅Ｗ１の半分の値Ｗ１／２が、上述した距離Ｌ２よりも小さい。つまり、オーミック界面３８ａの全体が、ショットキー界面３７ａから距離Ｌ２の範囲内に位置している。したがって、ゲート閾値Ｖｇｔｈ以上のゲート電圧が印加されたときに、図４に示すように、オーミック電極部３８に接している範囲のｐ型ゲート層３４の全体に空乏層４２が広がる。
次に、ＨＥＭＴ１０の動作について説明する。ＨＥＭＴ１０の使用時には、ソース電極３０とドレイン電極３２の間にドレイン電極３２がプラスとなる電圧が印加される。ＨＥＭＴ１０のゲート閾値Ｖｇｔｈは、０Ｖよりも高い。図３は、ゲート電圧としてゲート閾値Ｖｇｔｈよりも低いゲートオフ電圧Ｖｇ０（例えば、０Ｖ）が印加されている状態を示している。ゲートオフ電圧Ｖｇ０が印加されている状態では、ｐ型ゲート層３４からその下側の電子供給層１８に空乏層４０が広がっている。空乏層４０の下端は、ヘテロ接合１８ａに達している。このため、この状態では、ｐ型ゲート層３４の直下のヘテロ接合１８ａには、２ＤＥＧが形成されていない。空乏層４０によって、ソース電極３０側とドレイン電極３２側とに２ＤＥＧ１００が分離されている。この状態では、ソース電極３０とドレイン電極３２の間に電圧が印加されても、電流が流れない。すなわち、ＨＥＭＴ１０はオフしている。このように、ＨＥＭＴ１０は、ノーマリオフ型である。なお、ゲートオフ電圧Ｖｇ０が印加されている状態では、ｐ型ゲート層３４内には空乏層が広がっていない（すなわち、存在を無視できる程度に空乏層が縮小されている）。
次に、ＨＥＭＴ１０をターンオンするときの動作について説明する。ＨＥＭＴ１０をターンオンするときには、ゲート電圧を、ゲートオフ電圧Ｖｇ０からゲートオン電圧Ｖｇ１（すなわち、ゲート閾値Ｖｇｔｈよりも高い電圧）まで上昇させる。すると、図４に示すように、空乏層４０がｐ型ゲート層３４側に退避し、ｐ型ゲート層３４の直下のヘテロ接合１８ａに２ＤＥＧ１００が形成される。すなわち、ヘテロ接合１８ａの全体に２ＤＥＧ１００が形成された状態となる。このため、２ＤＥＧ１００を通ってソース電極３０からドレイン電極３２に向かって電子が流れる。すなわち、ＨＥＭＴがオンする。
また、ゲート電圧をゲートオン電圧Ｖｇ１に上昇させると、ショットキー界面３７ａに逆電圧（すなわち、ホールを流さない方向の電圧）が印加される。このため、図４に示すように、ショットキー界面３７ａからｐ型ゲート層３４内に空乏層４２が広がる。このとき、ショットキー界面３７ａから空乏層４２が伸びる距離Ｌは、上述した距離Ｌ２よりも長い。つまり、空乏層４２が伸びる距離Ｌは、上述した距離Ｗ１／２よりも長い。したがって、図４に示すように、ショットキー界面３７ａから伸びる空乏層４２によって、オーミック界面３８ａを構成している部分のｐ型ゲート層３４の全体が空乏化される。このため、ゲート電極３６は、空乏層４２によって、空乏化していないｐ型ゲート層３４（すなわち、空乏層４２の下側のｐ型ゲート層３４）から電気的に分離される。このため、ゲートオン電圧Ｖｇ１が印加されているときに、ｐ型ゲート層３４を介してゲート電極３６と他の電極（例えば、ソース電極３０やドレイン電極３２）の間に電流が流れることが抑制される。すなわち、ゲート漏れ電流が抑制される。
次に、ＨＥＭＴ１０をターンオフさせるときの動作について説明する。ＨＥＭＴ１０をターンオフさせるときには、ゲート電圧を、ゲートオン電圧Ｖｇ１からゲートオフ電圧Ｖｇ０まで低下させる。上述したように、ＨＥＭＴ１０がオンしている状態ではゲート電極３６が空乏層４２によってｐ型ゲート層３４から電気的に分離されている。このため、空乏層４２の下側のｐ型ゲート層３４の電位はフローティングしている。したがって、ゲート電圧をゲートオフ電圧Ｖｇ０まで低下させても、ｐ型ゲート層３４の電位はすぐには低下しない。他方、ゲート電圧をゲートオフ電圧Ｖｇ０まで低下させると、ショットキー界面３７ａへの印加電圧（逆電圧）が小さくなくなるので、空乏層４２がショットキー界面３７ａに向かって縮小する。空乏層４２がある程度縮小すると、図５に示すように、オーミック電極部３８の下側で空乏層４２が両側に分離され、ゲート電極３６がオーミック界面３８ａを介してｐ型ゲート層３４に接続される。すると、ｐ型ゲート層３４の電位が低下し始める。すなわち、空乏層４２が消滅するよりも前に、ゲート電極３６がｐ型ゲート層３４に接続されて、ｐ型ゲート層３４の電位が低下し始める。その後は、ｐ型ゲート層３４の電位が低下するのに伴って、ｐ型ゲート層３４からその下側の電子供給層１８に空乏層４０が伸びる。ｐ型ゲート層３４の電位が所定の電位まで低下すると、図３に示すように、空乏層４０がヘテロ接合１８ａに達し、ＨＥＭＴ１０がオフする。また、ｐ型ゲート層３４の電位が所定の電位まで低下すると、図３に示すように、空乏層４２が消滅する。
以上に説明したように、実施例１のＨＥＭＴ１０がオンしているときには、ゲート電極３６が空乏層４２によってその下部のｐ型ゲート層３４から電気的に分離される。これによって、ゲート漏れ電流が抑制される。また、実施例１のＨＥＭＴ１０をターンオフするときには、空乏層４２がショットキー界面３７ａに向かって縮小するので、空乏層４２が消滅するよりも早い段階で、オーミック電極部３８の下部から空乏層４２が退避する。このため、図５に示すように、ｐ型ゲート層３４内に比較的厚い空乏層４２が残存している段階で、ゲート電極３６がｐ型ゲート層３４に電気的に接続され、ｐ型ゲート層３４の電位が低下し始める。すなわち、このＨＥＭＴ１０では、ｐ型ゲート層３４の電位が低下し始めるタイミングが、従来のゲート漏れ電流を抑制するＨＥＭＴ（例えば、特許文献１のＨＥＭＴ）よりも早い。このため、実施例１のＨＥＭＴ１０は、ターンオフするときの応答速度が速い。このように、実施例１の構造によれば、ゲート漏れ電流を抑制することができるとともにターンオフ時の応答速度が速いノーマリオフ型のＨＥＭＴを提供することができる。
なお、上述した実施例１では、ショットキー界面３７ａから距離Ｌ２の範囲内にオーミック界面３８ａが形成されていた。このため、ゲート電圧がゲート閾値Ｖｇｔｈを超えている状態では、空乏層４２によってゲート電極３６がｐ型ゲート層３４から電気的に分離され、ゲート漏れ電流を確実に抑制することができた。しかしながら、ショットキー界面３７ａから距離Ｌ２よりも離れた位置にオーミック界面３８ａが形成されていてもよい。例えば、ショットキー界面３７ａから下記の数式を満たす距離Ｌ１（距離Ｌ２よりも長い距離）の範囲内にオーミック界面３８ａが形成されていてもよい。
Figure 2017017071
なお、電圧Ｖｇｍ（Ｖ）は、ＨＥＭＴの定格ゲート電圧である。定格ゲート電圧は、ＨＥＭＴのゲート電圧として使用可能な値の最大値であり、ＨＥＭＴの提供元（製造元、販売元等）によって定められた値である。このような構成によれば、定格ゲート電圧Ｖｇｍが印加されたときに、ゲート電極３６が空乏層４２によってｐ型ゲート層３４から電気的に分離される。したがって、定格ゲート電圧が印加されたときにゲート漏れ電流を効果的に抑制することができる。また、ショットキー界面３７ａから距離Ｌ１よりもさらに離れた位置にオーミック界面３８ａが形成されていてもよい。この場合、ゲート電圧を印加しても、図６に示すように、オーミック電極部３８の下側の領域の一部に空乏層４２が形成されず、その空乏層４２が形成されていない部分でゲート電極３６がｐ型ゲート層３４と接続されている。しかしながら、このような態様でも、オーミック電極部３８とｐ型ゲート層３４が接続されている部分の幅が空乏層４２によって狭められるので、ゲート漏れ電流をある程度抑制することができる。
なお、実施例１のＨＥＭＴ１０では、図２に示すように、オーミック界面３８ａとショットキー界面３７ａが、ｙ方向にストライプ状に伸びていた。しかしながら、ｐ型ゲート層３４の表面において、オーミック界面３８ａとショットキー界面３７ａはどのように配置されていてもよい。例えば、図７に示すように、オーミック界面３８ａとショットキー界面３７ａが、ｘ方向にストライプ状に伸びていてもよい。また、例えば、図８に示すように、ｐ型ゲート層３４の表面において、複数のオーミック界面３８ａが分散して配置されていてもよい。
図９に示す実施例２のＨＥＭＴは、ｐ型ゲート層３４が、高濃度領域３４ａと低濃度領域３４ｂを有している。実施例２のＨＥＭＴのその他の構成は、実施例１のＨＥＭＴ１０の構成と等しい。低濃度領域３４ｂのｐ型不純物濃度は低く、高濃度領域３４ａのｐ型不純物濃度は低濃度領域３４ｂのｐ型不純物濃度よりも高い。高濃度領域３４ａは、ｐ型ゲート層３４の表面の中央に露出するように形成されており、オーミック電極部３８とショットキー電極部３７に接している。低濃度領域３４ｂは、高濃度領域３４ａの両側でショットキー電極部３７に接している。また、低濃度領域３４ｂは、電子供給層１８側のｐ型ゲート層３４の全域に形成されている。低濃度領域３４ｂは、電子供給層１８に接している。高濃度領域３４ａは、電子供給層１８に接していない。
実施例２のＨＥＭＴでは、ゲート電圧としてゲートオフ電圧Ｖｇ０が印加されている状態では、図９に示すように、空乏層４０がヘテロ接合１８ａまで伸びている。したがって、ＨＥＭＴはオフしている。ゲート電圧としてゲートオン電圧Ｖｇ１が印加されると、図１０に示すように、ヘテロ接合１８ａから空乏層４０が退避して、ＨＥＭＴがオンする。また、ゲートオン電圧Ｖｇ１が印加されると、ショットキー界面３７ａから低濃度領域３４ｂに空乏層４２が伸びる。高濃度領域３４ａはｐ型不純物濃度が高いので、高濃度領域３４ａにはほとんど空乏層４２が広がらない。ゲートオン電圧Ｖｇ１を印加すると、図１０に示すように、ショットキー界面３７ａから低濃度領域３４ｂ内に伸びる空乏層４２によって、高濃度領域３４ａの周囲全体が覆われる（つまり、高濃度領域３４ａは、低濃度領域３４ｂとｐ型ゲート層３４の間のショットキー界面３７ａから上述した距離Ｌ１の範囲内に形成されている）。このため、空乏層４２によってゲート電極３６が空乏層４２の下側のｐ型ゲート層３４から電気的に分離される。したがって、実施例２のＨＥＭＴでも、ゲート漏れ電流が抑制される。
その後、ゲート電圧をゲートオフ電圧Ｖｇ０まで引き下げると、図１１に示すように、空乏層４２がショットキー界面３７ａ側に縮小する。すると、高濃度領域３４ａの下部で空乏層４２が両側に分離する。このため、ゲート電極３６が、高濃度領域３４ａを介して低濃度領域３４ｂに電気的に接続される。ゲート電極３６が高濃度領域３４ａに接しているので、ゲート電極３６とｐ型ゲート層３４の間のコンタクト抵抗は小さい。このため、ゲート電極３６が低濃度領域３４ｂに電気的に接続されると、低濃度領域３４ｂの電位が急速にゲートオフ電圧Ｖｇ０まで低下する。すると、低濃度領域３４ｂからヘテロ接合１８ａに向かって空乏層４０が伸び、ＨＥＭＴがオフする。このように、実施例２のＨＥＭＴでは、高濃度領域３４ａによってゲート電極３６とｐ型ゲート層３４の間のコンタクト抵抗が低減されているので、ＨＥＭＴのターンオフ時の応答速度がより速くなる。
図１２に示す実施例３のＨＥＭＴは、実施例２のＨＥＭＴと同様に、ｐ型ゲート層３４が高濃度領域３４ａと低濃度領域３４ｂを有している。実施例３のＨＥＭＴでは、実施例２のＨＥＭＴとは異なり、ゲート電極３６が単一の金属（例えば、Ｐｂ、Ｎｉ及びＷのいずれか、またはこれらを含む合金等）により構成されている。ゲート電極３６は、高濃度領域３４ａと低濃度領域３４ｂの両方に接している。実施例３のＨＥＭＴのその他の構成は、実施例１のＨＥＭＴ１０の構成と等しい。
実施例３のＨＥＭＴでは、ゲート電極３６と高濃度領域３４ａの界面にオーミック界面３８ａが形成されており、ゲート電極３６と低濃度領域３４ｂの界面にショットキー界面３７ａが形成されている。このように、ゲート電極３６に接する範囲のｐ型ゲート層３４内に高濃度領域３４ａと低濃度領域３４ｂを形成することで、単一の金属により構成されたゲート電極３６に対して、オーミック界面３８ａとショットキー界面３７ａを形成することができる。実施例３の構造でも、ゲート漏れ電流を抑制することができるとともにターンオフ時の応答速度が速いノーマリオフ型のＨＥＭＴを提供することができる。
図１３に示す実施例４のＨＥＭＴでは、ｐ型ゲート層３４の表面の中央に凹部３４ｃが形成されており、その凹部３４ｃ内にショットキー電極部３７が埋め込まれている。ショットキー電極部３７は、凹部３４ｃの内面において、ｐ型ゲート層３４に対してショットキー接触している。また、ｐ型ゲート層３４の表面とショットキー電極部３７の表面上に、オーミック電極部３８が形成されている。オーミック電極部３８は、ｐ型ゲート層３４に対してオーミック接触している。また、オーミック電極部３８は、ショットキー電極部３７に接触している。
実施例４のＨＥＭＴでも、ゲート電圧としてゲートオン電圧Ｖｇ１が印加されると、ヘテロ接合１８ａから空乏層４０が退避して、ＨＥＭＴがオンする。また、ゲートオン電圧Ｖｇ１が印加されると、ショットキー界面３７ａ（すなわち、凹部３４ｃの内面）からｐ型ゲート層３４内に空乏層４２が伸びる。実施例４のＨＥＭＴでは、ショットキー電極部３７がｐ型ゲート層３４に埋め込まれているので、ショットキー界面３７ａの面積が広い。このため、ｐ型ゲート層３４のより広い範囲に空乏層４２が伸びる。空乏層４２によって、ゲート電極３６が空乏層４２の下部のｐ型ゲート層３４から電気的に分離される。このため、ゲート漏れ電流が抑制される。その後、ゲート電圧をゲートオフ電圧Ｖｇ０まで低下させると、空乏層４２がショットキー界面３７ａに向かって縮小する。これによってオーミック界面３８ａの下部から空乏層４２が退避すると、ｐ型ゲート層３４の電位が低下し、ＨＥＭＴがオフする。実施例４の構造でも、ゲート漏れ電流を抑制することができるとともにターンオフ時の応答速度が速いノーマリオフ型のＨＥＭＴを提供することができる。
図１４に示す実施例５のＨＥＭＴは、縦型のＨＥＭＴである。実施例５のＨＥＭＴの電子供給層１８、ｐ型ゲート層３４及びゲート電極３６は、実施例１と同様に構成されている。
実施例５のＨＥＭＴでは、電子供給層１８の表面（電子走行層１６の反対側の表面）に２つのソース電極３０が配置されている。また、電子走行層１６が、積層基板１１の裏面まで広がっている。ドレイン電極３２は、積層基板１１の裏面（すなわち、電子走行層１６の裏面）に配置されており、電子走行層１６に接している。また、電子走行層１６の内部に、ｐ型分離層５０が形成されている。ｐ型分離層５０は、電子走行層１６の中間深さに配置されており、電子供給層１８及びドレイン電極３２に接触していない。ｐ型分離層５０によって、電子走行層１６が上下に隔てられている。ｐ型分離層５０には、ｐ型分離層５０が形成されていない間隔部が形成されており、その間隔部内に電子走行層１６の一部である接続部５２が形成されている。接続部５２は、ｐ型分離層５０の上側の部分の電子走行層１６とｐ型分離層５０の下側の部分の電子走行層１６を接続している。ｐ型ゲート層３４は、接続部５２の上部に配置されている。各ソース電極３０は、ｐ型分離層５０の上部に配置されている。
実施例５のＨＥＭＴでは、ゲートオフ電圧Ｖｇ０が印加されている状態では、ｐ型ゲート層３４から下側に伸びる空乏層によって、接続部５２の上部のヘテロ接合１８ａが空乏化される。このため、ＨＥＭＴはオフしている。ゲート電圧をゲートオフ電圧Ｖｇ０からゲートオン電圧Ｖｇ１まで上昇させると、接続部５２の上部のヘテロ接合１８ａから空乏層が退避し、ヘテロ接合１８ａ全体に２ＤＥＧが形成される。すると、図１４の矢印に示すように、ソース電極３０からドレイン電極３２に向かって電子が流れる。すなわち、ＨＥＭＴがオンする。実施例５のＨＥＭＴも、実施例１と同様のゲート構造（すなわち、ゲート電極３６とｐ型ゲート層３４の構造）を有している。したがって、実施例５の構造でも、ゲート漏れ電流を抑制することができるとともにターンオフ時の応答速度が速いノーマリオフ型のＨＥＭＴを提供することができる。
なお、実施例５の縦型のＨＥＭＴにおいて、実施例２〜４のゲート構造を採用してもよい。
また、実施例２〜５のＨＥＭＴでも、オーミック界面３８ａは、ショットキー界面３７ａから距離Ｌ１の範囲内に形成されていることが好ましく、ショットキー界面３７ａから距離Ｌ２の範囲内に形成されていることがより好ましい。
また、実施例２〜５のＨＥＭＴでも、オーミック界面３８ａとショットキー界面３７ａを自由に配置することができ、例えば、図２、７、８等の配置を採用してもよい。
図１５に示す実施例６のＨＥＭＴでは、ｐ型ゲート層３４の表層部の一部に、ｎ型ゲート層３５が形成されている。ｐ型ゲート層３４のｘ方向の中央では、ｐ型ゲート層３４がゲート電極３６に接触している。ｐ型ゲート層３４がゲート電極３６に接触している範囲の両側（ｘ方向の両側）にｎ型ゲート層３５が形成されている。ｐ型ゲート層３４とｎ型ゲート層３５の界面には、ｐｎ接合３５ａが形成されている。また、ｐ型ゲート層３４とｎ型ゲート層３５は、ゲート電極３６に対してオーミック接触している。
実施例６のＨＥＭＴでは、ゲート電圧としてゲートオフ電圧Ｖｇ０が印加されている状態では、図１５に示すように、空乏層４０がヘテロ接合１８ａまで伸びている。したがって、ＨＥＭＴはオフしている。ゲート電圧としてゲートオン電圧Ｖｇ１が印加されると、図１６に示すように、ヘテロ接合１８ａから空乏層４０が退避して、ＨＥＭＴがオンする。また、ゲートオン電圧Ｖｇ１が印加されると、ｐｎ接合３５ａからｐ型ゲート層３４に空乏層４２が伸びる。図１６に示すように、ｐｎ接合３５ａから伸びる空乏層４２が、ｐ型ゲート層３４とゲート電極３６の間のオーミック界面３８ａを覆うように伸びる。このため、空乏層４２によってゲート電極３６が空乏層４２の下側のｐ型ゲート層３４から電気的に分離される。したがって、実施例６のＨＥＭＴでも、ゲート漏れ電流が抑制される。
その後、ゲート電圧をゲートオフ電圧Ｖｇ０まで引き下げると、図１７に示すように、空乏層４２がｐｎ接合３５ａ側に縮小する。すると、オーミック界面３８ａの下部で空乏層４２が両側に分離する。このため、ゲート電極３６が、ｐ型ゲート層３４に接続される。したがって、ｐ型ゲート層３４の電位が急速にゲートオフ電圧Ｖｇ０まで低下する。すると、ｐ型ゲート層３４からヘテロ接合１８ａに向かって空乏層４０が伸び、ＨＥＭＴがオフする。このように、実施例６の構造でも、ゲート漏れ電流を抑制することができるとともにターンオフ時の応答速度が速いノーマリオフ型のＨＥＭＴを提供することができる。
なお、実施例６のゲート構造を、縦型のＨＥＭＴに適用してもよい。また、実施例６において、ｐｎ接合３５ａとオーミック界面３８ａを自由に配置することができ、例えば、図２、７、８等に準じた配置を採用してもよい。
上述した実施例の構成要素と、請求項の構成要素との関係について説明する。実施例１〜６の電子走行層１６は、請求項の第１窒化物半導体層の一例である。実施例１〜６の電子供給層１８は、請求項の第２窒化物半導体層の一例である。実施例１〜６のｐ型ゲート層３４は、請求項のｐ型半導体層の一例である。実施例１〜６のオーミック界面３８ａは、請求項の第１界面の一例である。実施例１〜５のショットキー界面３７ａは、請求項の第２界面の一例である。実施例６のｐｎ接合３５ａは、請求項の第２界面の一例である。
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
本明細書が開示する一例の窒化物半導体装置では、第１界面ではゲート電極がｐ型半導体層にオーミック接触しており、第２界面ではゲート電極がｐ型半導体層にショットキー接触していてもよい。
この構成によれば、ゲート電圧が高いときに、第２界面（ショットキー界面）からｐ型半導体層に空乏層が広がり、ゲート漏れ電流が抑制される。また、ゲート電圧を低下させるときに、第１界面（オーミック界面）を介してゲート電極がｐ型半導体層に電気的に接続されるので、ｐ型半導体層の電位が速く低下する。したがって、この窒化物半導体装置は、ターンオフ時の応答速度が速い。
本明細書が開示する一例の窒化物半導体装置では、第１界面と第２界面が隣接していてもよい。
この構成によれば、第２界面から伸びる空乏層が第１界面の裏側に伸びやすい。したがって、ゲート漏れ電流をより効果的に抑制することができる。
本明細書が開示する一例の窒化物半導体装置では、第１界面が、第２界面から距離Ｌ１（ｍ）の範囲内に形成されていてもよい。距離Ｌ１が、ｐ型半導体層の誘電率εｓ（Ｆｍ−１）、第２界面のビルトインポテンシャルＶｂｉ（Ｖ）、定格ゲート電圧Ｖｇｍ（Ｖ）、電気素量ｑ（Ｃ）、及び、ｐ型半導体層内のｐ型不純物濃度Ｎａ（ｍ−３）との間で、
Figure 2017017071
 の関係を満たしてもよい。なお、定格ゲート電圧は、窒化物半導体装置のゲート電圧として使用可能な値の最大値であり、窒化物半導体装置の提供元（製造元、販売元等）によって定められた値である。窒化物半導体装置の一般的な定格ゲート電圧は、５〜２５Ｖである。
この構成によれば、定格ゲート電圧が印加されたときに、第２界面から広がる空乏層によって、第１界面の裏側の全域が空乏化される。したがって、より効果的にゲート漏れ電流を抑制することができる。
本明細書が開示する一例の窒化物半導体装置では、第１界面が、第２界面から距離Ｌ２（ｍ）の範囲内に形成されていてもよい。距離Ｌ２が、誘電率εｓ、ビルトインポテンシャルＶｂｉ、電気素量ｑ、ｐ型不純物濃度Ｎａ、及び、ゲート閾値Ｖｇｔｈ（Ｖ）との間で、
Figure 2017017071
 の関係を満たしてもよい。なお、ゲート閾値は、窒化物半導体装置をオンさせるために必要な最最小のゲート電圧である。窒化物半導体装置の一般的なゲート閾値は、２〜４Ｖである。
この構成によれば、ゲート閾値以上のゲート電圧が印加されたときに、第２界面から広がる空乏層によって、第１界面の裏側の全域が空乏化される。したがって、より効果的にゲート漏れ電流を抑制することができる。
本明細書が開示する一例の窒化物半導体装置では、ゲート電極が、ｐ型半導体層に埋設されている埋設部を有していてもよい。埋設部とｐ型半導体層の界面に、第２界面が形成されていてもよい。
この構成によれば、第２界面の面積をより広くすることができる。したがって、ｐ型半導体層のより広い範囲に空乏層を伸展させることができる。
本明細書が開示する一例の窒化物半導体装置では、ｐ型半導体層が、低濃度領域と、低濃度領域よりもｐ型不純物濃度が高い高濃度領域を有していてもよい。ゲート電極が、低濃度領域と高濃度領域に接触していてもよい。高濃度領域とゲート電極の界面に、第１界面が形成されていてもよい。低濃度領域とゲート電極の界面に、第２界面が形成されていてもよい。
この構成によれば、第１界面におけるゲート電極とｐ型半導体層の間のコンタクト抵抗をより小さくすることができる。したがって、ターンオフ時の窒化物半導体装置の応答速度をより速くすることができる。
高濃度領域と低濃度領域を有する場合において、ゲート電極の第１界面を介してｐ型半導体層に接している部分と、ゲート電極の第２界面を介してｐ型半導体層に接している部分が、共通の金属により構成されていてもよい。
このように、ｐ型半導体層のｐ型不純物濃度に差を設けると、共通の金属に対してショットキー界面とオーミック界面を形成することができる。
本明細書が開示する一例の窒化物半導体装置では、前記ｐ型半導体層に接するとともに前記ｐ型半導体層によって前記第２窒化物半導体層から分離されているｎ型半導体層をさらに有していてもよい。前記ゲート電極が、前記ｐ型半導体層と前記ｎ型半導体層に接触していてもよい。前記ゲート電極と前記ｐ型半導体層の界面に、前記第１界面が形成されていてもよい。前記ｎ型半導体層と前記ｐ型半導体層の界面に、前記第２界面が形成されていてもよい。
この構成によれば、ゲート電圧が高いときに、第２界面（ｐｎ接合）からｐ型半導体層に空乏層が広がり、ゲート漏れ電流が抑制される。また、ゲート電圧を低下させるときに、第１界面を介してゲート電極がｐ型半導体層に電気的に接続されるので、ｐ型半導体層の電位が速く低下する。したがって、この窒化物半導体装置は、ターンオフ時の応答速度が速い。
本明細書が開示する一例の窒化物半導体装置は、第２窒化物半導体層上に配置されているソース電極と、第２窒化物半導体層上に配置されているドレイン電極をさらに有していてもよい。ｐ型半導体層が、ソース電極とドレイン電極の間に配置されていてもよい。
この構成によれば、横型の窒化物半導体装置を実現することができる。
本明細書が開示する一例の窒化物半導体装置は、第２窒化物半導体層の表面に配置されているソース電極と、第１窒化物半導体層の裏面に配置されているドレイン電極と、第１窒化物半導体層の内部に配置されているｐ型分離層をさらに有していてもよい。第１窒化物半導体層が、ｐ型分離層の表面側の第１部分と、ｐ型分離層の裏面側の第２部分と、第１部分と第２部分を接続する接続部を有していてもよい。ソース電極が、ｐ型分離層の表面側の位置に配置されていてもよい。ｐ型半導体層が、接続部の表面側の位置に配置されていてもよい。
この構成によれば、縦型の窒化物半導体装置を実現することができる。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
１１ ：積層基板
１２ ：下地基板
１４ ：バッファ層
１６ ：電子走行層
１８ ：電子供給層
１８ａ ：ヘテロ接合
３０ ：ソース電極
３２ ：ドレイン電極
３４ ：ｐ型ゲート層
３６ ：ゲート電極
３７ ：ショットキー電極部
３７ａ ：ショットキー界面
３８ ：オーミック電極部
３８ａ ：オーミック界面
４０ ：空乏層
４２ ：空乏層

Claims (11)

  1. 窒化物半導体装置であって、
    第１窒化物半導体層と、
    前記第１窒化物半導体層上に配置されており、前記第１窒化物半導体層よりもバンドギャップが大きい第２窒化物半導体層と、
    前記第２窒化物半導体層上に配置されているｐ型半導体層と、
    前記ｐ型半導体層上に配置されているゲート電極、
    を有しており、
    前記ゲート電極と前記ｐ型半導体層の間に、前記ｐ型半導体層から前記ゲート電極に向かう方向においてホールに対して第１の障壁を有する第１界面と、前記ｐ型半導体層から前記ゲート電極に向かう方向においてホールに対して第１の障壁よりも大きい第２の障壁を有する第２界面とが、並列に配置されている窒化物半導体装置。
  2. 前記第１界面では、前記ゲート電極が前記ｐ型半導体層にオーミック接触しており、
    前記第２界面では、前記ゲート電極が前記ｐ型半導体層にショットキー接触している、
    請求項１の窒化物半導体装置。
  3. 前記第１界面と前記第２界面が隣接している請求項１または２の窒化物半導体装置。
  4. 前記第１界面が、前記第２界面から距離Ｌ１（ｍ）の範囲内に形成されており、
    前記距離Ｌ１が、前記ｐ型半導体層の誘電率εｓ（Ｆｍ−１）、前記第２界面のビルトインポテンシャルＶｂｉ（Ｖ）、定格ゲート電圧Ｖｇｍ（Ｖ）、電気素量ｑ（Ｃ）、及び、前記ｐ型半導体層内のｐ型不純物濃度Ｎａ（ｍ−３）との間で、
    Figure 2017017071
     の関係を満たす請求項３の窒化物半導体装置。
  5. 前記第１界面が、前記第２界面から距離Ｌ２（ｍ）の範囲内に形成されており、
    前記距離Ｌ２が、前記誘電率εｓ、前記ビルトインポテンシャルＶｂｉ、前記電気素量ｑ、前記ｐ型不純物濃度Ｎａ、及び、ゲート閾値Ｖｇｔｈ（Ｖ）との間で、
    Figure 2017017071
     の関係を満たす請求項４の窒化物半導体装置。
  6. 前記ゲート電極が、前記ｐ型半導体層に埋設されている埋設部を有しており、
    前記埋設部と前記ｐ型半導体層の界面に、前記第２界面が形成されている、
    請求項２〜５の何れか一項の窒化物半導体装置。
  7. 前記ｐ型半導体層が、低濃度領域と、前記低濃度領域よりもｐ型不純物濃度が高い高濃度領域を有しており、
    前記ゲート電極が、前記低濃度領域と前記高濃度領域に接触しており、
    前記高濃度領域と前記ゲート電極の界面に、前記第１界面が形成されており、
    前記低濃度領域と前記ゲート電極の界面に、前記第２界面が形成されている、
    請求項２〜６の何れか一項の窒化物半導体装置。
  8. 前記ゲート電極の前記第１界面を介して前記ｐ型半導体層に接している部分と、前記ゲート電極の前記第２界面を介して前記ｐ型半導体層に接している部分が、共通の金属により構成されている請求項７の窒化物半導体装置。
  9. 前記ｐ型半導体層に接するとともに前記ｐ型半導体層によって前記第２窒化物半導体層から分離されているｎ型半導体層をさらに有し、
    前記ゲート電極が、前記ｐ型半導体層と前記ｎ型半導体層に接触しており、
    前記ゲート電極と前記ｐ型半導体層の界面に、前記第１界面が形成されており、
    前記ｎ型半導体層と前記ｐ型半導体層の界面に、前記第２界面が形成されている、
    請求項１の窒化物半導体装置。
  10. 前記第２窒化物半導体層上に配置されているソース電極と、
    前記第２窒化物半導体層上に配置されているドレイン電極、
    をさらに有し、
    前記ｐ型半導体層が、前記ソース電極と前記ドレイン電極の間に配置されている、
    請求項１〜９の何れか一項の窒化物半導体装置。
  11. 前記第２窒化物半導体層の表面に配置されているソース電極と、
    前記第１窒化物半導体層の裏面に配置されているドレイン電極と、
    前記第１窒化物半導体層の内部に配置されているｐ型分離層、
    をさらに有し、
    前記第１窒化物半導体層が、
    前記ｐ型分離層の表面側の第１部分と、
    前記ｐ型分離層の裏面側の第２部分と、
    前記第１部分と前記第２部分を接続する接続部、
    を有し、
    前記ソース電極が、前記ｐ型分離層の表面側の位置に配置されており、
    前記ｐ型半導体層が、前記接続部の表面側の位置に配置されている、
    請求項１〜９の何れか一項の窒化物半導体装置。
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