JPH0786309A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH0786309A JPH0786309A JP22629093A JP22629093A JPH0786309A JP H0786309 A JPH0786309 A JP H0786309A JP 22629093 A JP22629093 A JP 22629093A JP 22629093 A JP22629093 A JP 22629093A JP H0786309 A JPH0786309 A JP H0786309A
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- gate electrode
- electrode
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Abstract
(57)【要約】
【目的】ゲート電極に対してドレイン電極側が広いリセ
ス構造を高精度に形成し、低いゲート・ソース間抵抗R
s でかつ低いゲート・ドレイン間容量Cgdを有する高性
能な電界効果トラジスタの製造方法を提供する。 【構成】ゲート電極6aを形成後、ドレイン電極8側の
リセス10のみを広げるために、GaAsとAlGaA
sのエッチングレート差の大なるエッチングガスを用い
て、n型GaAsコンタクト層4を選択的に除去するこ
とにより、ソース電極側のリセス底部10aの長さL1
を小さくかつ高精度に制御でき、低Rs でかつ低Cgdの
電界効果トランジスタを形成する。
ス構造を高精度に形成し、低いゲート・ソース間抵抗R
s でかつ低いゲート・ドレイン間容量Cgdを有する高性
能な電界効果トラジスタの製造方法を提供する。 【構成】ゲート電極6aを形成後、ドレイン電極8側の
リセス10のみを広げるために、GaAsとAlGaA
sのエッチングレート差の大なるエッチングガスを用い
て、n型GaAsコンタクト層4を選択的に除去するこ
とにより、ソース電極側のリセス底部10aの長さL1
を小さくかつ高精度に制御でき、低Rs でかつ低Cgdの
電界効果トランジスタを形成する。
Description
【0001】
【産業上の利用分野】本発明は、化合物半導体を用いた
電界効果トランジスタの製造方法に関し、特に半導体ヘ
テロ接合を利用する電界効果トランジスタに関する。
電界効果トランジスタの製造方法に関し、特に半導体ヘ
テロ接合を利用する電界効果トランジスタに関する。
【0002】
【従来の技術】ヘテロ接合半導体層間において、電子親
和力の小さい半導体層内の電子が電子親和力の大きい半
導体層へ移動し、ヘテロ接合界面近くに電子蓄積層(2
次元電子ガス層)を形成する。この2次元電子ガス層を
電流チャネルとし、その電子濃度を制御電極(ゲート電
極)に印加された電圧によって制御し、制御電極を挟ん
で設けられたオーミック電極(ソース電極,ドレイン電
極)から構成される電界効果トランジスタは、高利得と
低雑音の特徴を生かして研究・開発が進められ、特に、
4GHz以上の長高周波帯における低雑音素子として実
用化されている。
和力の小さい半導体層内の電子が電子親和力の大きい半
導体層へ移動し、ヘテロ接合界面近くに電子蓄積層(2
次元電子ガス層)を形成する。この2次元電子ガス層を
電流チャネルとし、その電子濃度を制御電極(ゲート電
極)に印加された電圧によって制御し、制御電極を挟ん
で設けられたオーミック電極(ソース電極,ドレイン電
極)から構成される電界効果トランジスタは、高利得と
低雑音の特徴を生かして研究・開発が進められ、特に、
4GHz以上の長高周波帯における低雑音素子として実
用化されている。
【0003】この電界効果トランジスタのソース電極と
ゲート電極間の直列抵抗Rs は、ソース電極側のリセス
の底部の長さL1 に強く依存している。特に小電流で動
作させる低雑音素子ではゲート直下の2次元電子ガス濃
度が低く制限され、リセス底部下の直列抵抗Rs が素子
の雑音性能を大きく左右する程度まで増加する。したが
って、素子設計上L1 はできるだけ短い方が望ましい。
ゲート電極間の直列抵抗Rs は、ソース電極側のリセス
の底部の長さL1 に強く依存している。特に小電流で動
作させる低雑音素子ではゲート直下の2次元電子ガス濃
度が低く制限され、リセス底部下の直列抵抗Rs が素子
の雑音性能を大きく左右する程度まで増加する。したが
って、素子設計上L1 はできるだけ短い方が望ましい。
【0004】一方、ドレイン電極側のリセスの底部の長
さL2 は、ゲート電極とドレイン電極間の容量Cgdに関
係し、L2 が小さくなるとこのCgdが増加し、このため
に高周波動作時に素子の電力利得性能劣化が生じる。ま
た、ゲート電極の逆方向耐圧やドレイン耐圧を向上させ
て、高出力FETとして使う場合、L2 は通常L1 より
も大きく設計することが望ましい。
さL2 は、ゲート電極とドレイン電極間の容量Cgdに関
係し、L2 が小さくなるとこのCgdが増加し、このため
に高周波動作時に素子の電力利得性能劣化が生じる。ま
た、ゲート電極の逆方向耐圧やドレイン耐圧を向上させ
て、高出力FETとして使う場合、L2 は通常L1 より
も大きく設計することが望ましい。
【0005】したがって、最近ではこの種の電界効果ト
ランジスタでは、L1 <L2 となるようにリセス内に形
成するオフセットゲート構造の検討が進められつつあ
り、このようなオフセット構造のゲート電極の製造方法
の第1の例として特開昭61−154177号公報に記
載されているものがある。
ランジスタでは、L1 <L2 となるようにリセス内に形
成するオフセットゲート構造の検討が進められつつあ
り、このようなオフセット構造のゲート電極の製造方法
の第1の例として特開昭61−154177号公報に記
載されているものがある。
【0006】図3(a)〜(c)は従来の電界効果トラ
ンジスタの第1の製造方法を説明するための工程順に示
した半導体チップの断面図である。
ンジスタの第1の製造方法を説明するための工程順に示
した半導体チップの断面図である。
【0007】まず、図3(a)に示すように、GaAs
基板31の上にリフトオフ法で低温成長プラズマ窒化膜
32を選択的に形成した後CVD酸化膜33およびプラ
ズマ窒化膜34を順次堆積し、プラズマ窒化膜34の上
に塗布してパターニングしたフォトレジスト膜35をマ
スクとしてプラズマ窒化膜34およびCVD酸化膜33
を順次エッチングして開口部36を形成する。
基板31の上にリフトオフ法で低温成長プラズマ窒化膜
32を選択的に形成した後CVD酸化膜33およびプラ
ズマ窒化膜34を順次堆積し、プラズマ窒化膜34の上
に塗布してパターニングしたフォトレジスト膜35をマ
スクとしてプラズマ窒化膜34およびCVD酸化膜33
を順次エッチングして開口部36を形成する。
【0008】次に、図3(b)に示すように、ウェット
エッチングにより開口部36を通して低温成長プラズマ
窒化膜32を除去して空洞を形成し、フォトレジスト膜
35も除去する。次に、リン酸系エッチング液でGaA
s基板31をエッチングしてリセス37を形成する。
エッチングにより開口部36を通して低温成長プラズマ
窒化膜32を除去して空洞を形成し、フォトレジスト膜
35も除去する。次に、リン酸系エッチング液でGaA
s基板31をエッチングしてリセス37を形成する。
【0009】次に、図3(c)に示すように、開口部3
6を含む表面にゲート電極形成用の金属膜38を堆積し
てリセス内のGaAs基板31上に開口部36の幅に相
当するゲート電極長を有するゲート電極39を形成す
る。以後、CVD酸化膜33,プラズマ窒化膜34およ
び金属膜38を除去する。
6を含む表面にゲート電極形成用の金属膜38を堆積し
てリセス内のGaAs基板31上に開口部36の幅に相
当するゲート電極長を有するゲート電極39を形成す
る。以後、CVD酸化膜33,プラズマ窒化膜34およ
び金属膜38を除去する。
【0010】また、従来のオフセット構造のゲート電極
の製造方法の第2の例として特開平3−145140号
公報に記載されているものがある。
の製造方法の第2の例として特開平3−145140号
公報に記載されているものがある。
【0011】図4(a)〜(c)はこの従来の電界効果
トランジスタの第2の製造方法を説明するための工程順
に示した半導体チップの断面図である。
トランジスタの第2の製造方法を説明するための工程順
に示した半導体チップの断面図である。
【0012】図4(a)に示すように、GaAs基板4
1の上にCVD酸化膜42を形成し、CVD酸化膜上に
第1のフォトレジスト膜43を塗布してパターニング
し、このフォトレジスト膜43をマスクとしてCVD酸
化膜42を異方性エッチングし、中央にゲート長に相当
する幅の開口部44とその両側にリセスの幅を設定する
ための開口部を夫々形成する。次にこれらの開口部を含
む表面に第2のフォトレジスト膜45を塗布してパター
ニングし、中央の開口部44上にのみ開口部を形成し、
GaAs基板1の表面を露出させる。
1の上にCVD酸化膜42を形成し、CVD酸化膜上に
第1のフォトレジスト膜43を塗布してパターニング
し、このフォトレジスト膜43をマスクとしてCVD酸
化膜42を異方性エッチングし、中央にゲート長に相当
する幅の開口部44とその両側にリセスの幅を設定する
ための開口部を夫々形成する。次にこれらの開口部を含
む表面に第2のフォトレジスト膜45を塗布してパター
ニングし、中央の開口部44上にのみ開口部を形成し、
GaAs基板1の表面を露出させる。
【0013】次に、図4(b)に示すように、第1およ
び第2のフォトレジスト膜43,45をマスクとしてC
VD酸化膜42をウェットエッチングして空洞を形成
し、次に露出したGaAs基板41の表面をエッチング
してリセス46を形成する。
び第2のフォトレジスト膜43,45をマスクとしてC
VD酸化膜42をウェットエッチングして空洞を形成
し、次に露出したGaAs基板41の表面をエッチング
してリセス46を形成する。
【0014】次に、図4(c)に示すように、開口部を
含む表面にゲート電極形成用金属膜47を蒸着しリセス
45にゲート電極48を形成する。以後、フォトレジス
ト膜43,44およびCVD酸化膜42をエッチング除
去すると共に金属膜47をリフトオフで除去する。
含む表面にゲート電極形成用金属膜47を蒸着しリセス
45にゲート電極48を形成する。以後、フォトレジス
ト膜43,44およびCVD酸化膜42をエッチング除
去すると共に金属膜47をリフトオフで除去する。
【0015】
【発明が解決しようとする課題】この従来の電界効果ト
ランジスタは、第1の例ではリセスの位置を決めるため
の低温成長プラズマ窒化膜の位置に対して、ショットキ
ー電極(ゲート電極)を形成するための開口部を高精度
に位置合わせする必要があるが、現状のリソグラフ技術
における位置合わせ精度の限界は、±0.1μm程度で
あり、リセスとショットキー電極(ゲート電極)の位置
合わせのばらつきのためにRs の大きなばらつきが生じ
て、高周波特性のばらつきが発生するという問題があっ
た。
ランジスタは、第1の例ではリセスの位置を決めるため
の低温成長プラズマ窒化膜の位置に対して、ショットキ
ー電極(ゲート電極)を形成するための開口部を高精度
に位置合わせする必要があるが、現状のリソグラフ技術
における位置合わせ精度の限界は、±0.1μm程度で
あり、リセスとショットキー電極(ゲート電極)の位置
合わせのばらつきのためにRs の大きなばらつきが生じ
て、高周波特性のばらつきが発生するという問題があっ
た。
【0016】また、第2の例では、半導体基板の上に形
成したCVD酸化膜に形成した三つの開口部間の間隔を
無くすことができない。現実的にはリソグラフ技術とエ
ッチング技術の限界を考えてソース電極側のリセス端と
ゲート電極間の間隔L1 を0.2μm程度以下まで小さ
くすることが困難である。したがって、ソース電極とゲ
ート電極間の直列抵抗Rs の低減に限界があるという問
題があった。
成したCVD酸化膜に形成した三つの開口部間の間隔を
無くすことができない。現実的にはリソグラフ技術とエ
ッチング技術の限界を考えてソース電極側のリセス端と
ゲート電極間の間隔L1 を0.2μm程度以下まで小さ
くすることが困難である。したがって、ソース電極とゲ
ート電極間の直列抵抗Rs の低減に限界があるという問
題があった。
【0017】
【課題を解決するための手段】本発明の電界効果トラン
ジスタの製造方法は、化合物半導体基板上に設けた高純
度バッファ層の上面にヘテロ接合した電子供給層を形成
し前記電子供給層の上面にヘテロ接合したコンタクト層
を形成する工程と、前記コンタクト層の上に選択的にソ
ース電極およびドレイン電極を形成し前記ソース電極と
ドレイン電極の中間の前記コンタクト層を選択的にウェ
ットエッチングしてリセスを形成する工程と、前記リセ
ス内の前記電子供給層上に選択的にゲート電極を形成す
る工程と、前記コンタクト層のエッチング速度が前記電
子供給層より大なるエッチングガス又はエッチング液に
より前記ゲート電極からドレイン側の前記コンタクト層
を選択的にエッチングしてソース側のリセスおよびドレ
イン側のリセスのうちドレイン側のリセスのみを広げる
工程とを含んで構成される。
ジスタの製造方法は、化合物半導体基板上に設けた高純
度バッファ層の上面にヘテロ接合した電子供給層を形成
し前記電子供給層の上面にヘテロ接合したコンタクト層
を形成する工程と、前記コンタクト層の上に選択的にソ
ース電極およびドレイン電極を形成し前記ソース電極と
ドレイン電極の中間の前記コンタクト層を選択的にウェ
ットエッチングしてリセスを形成する工程と、前記リセ
ス内の前記電子供給層上に選択的にゲート電極を形成す
る工程と、前記コンタクト層のエッチング速度が前記電
子供給層より大なるエッチングガス又はエッチング液に
より前記ゲート電極からドレイン側の前記コンタクト層
を選択的にエッチングしてソース側のリセスおよびドレ
イン側のリセスのうちドレイン側のリセスのみを広げる
工程とを含んで構成される。
【0018】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【0019】図1(a)〜(d)および図2は本発明の
一実施例を説明するための工程順に示した半導体チップ
の断面図である。
一実施例を説明するための工程順に示した半導体チップ
の断面図である。
【0020】まず、図1(a)に示すように、半絶縁性
GaAs基板1の上に、厚さ500nmのアンドープの
高純度GaAsバッファ層2,厚さ35nmのSiをド
ープした不純物濃度ND =2×1018cm-3のn型Al
GaAs電子供給層3,厚さ50nmのSiをドープし
た不純物濃度ND =5×1018cm-3のn型GaAsコ
ンタクト層4のそれぞれを順次分子線エピタキシ(MB
E)法によりエピタキシャル成長させる。次に、n型G
aAsコンタクト層4の上にフォトリソグラフィ技術お
よびリフトオフ法を用いてAuGeNi蒸着膜からなる
ソース電極7及びドレイン電極8を選択的に形成する。
ここで、n型AlGaAs電子供給層3のAlAs組成
は0.25とした。次に、ソース電極7及びドレイン電
極8は約400℃のH2 雰囲気中でAuGeNi膜とn
型GaAsコンタクト層4を合金化させ、低抵抗のオー
ム接合を形成する。次に、ソース電極7およびドレイン
電極8を含む表面に電子線レジスト膜11を塗布した
後、電子線露光装置を用いて露光し、現像してゲート電
極形成用の幅0.2μm開口部を形成する。次に、電子
線レジスト膜11をマスクとしてGaAsとAlGaA
sのエッチング選択比が大きいBCl3 及びSF6 の混
合ガスによりn型GaAsコンタクト層4をリアクティ
ブイオンエッチングしてリセス10を形成する。
GaAs基板1の上に、厚さ500nmのアンドープの
高純度GaAsバッファ層2,厚さ35nmのSiをド
ープした不純物濃度ND =2×1018cm-3のn型Al
GaAs電子供給層3,厚さ50nmのSiをドープし
た不純物濃度ND =5×1018cm-3のn型GaAsコ
ンタクト層4のそれぞれを順次分子線エピタキシ(MB
E)法によりエピタキシャル成長させる。次に、n型G
aAsコンタクト層4の上にフォトリソグラフィ技術お
よびリフトオフ法を用いてAuGeNi蒸着膜からなる
ソース電極7及びドレイン電極8を選択的に形成する。
ここで、n型AlGaAs電子供給層3のAlAs組成
は0.25とした。次に、ソース電極7及びドレイン電
極8は約400℃のH2 雰囲気中でAuGeNi膜とn
型GaAsコンタクト層4を合金化させ、低抵抗のオー
ム接合を形成する。次に、ソース電極7およびドレイン
電極8を含む表面に電子線レジスト膜11を塗布した
後、電子線露光装置を用いて露光し、現像してゲート電
極形成用の幅0.2μm開口部を形成する。次に、電子
線レジスト膜11をマスクとしてGaAsとAlGaA
sのエッチング選択比が大きいBCl3 及びSF6 の混
合ガスによりn型GaAsコンタクト層4をリアクティ
ブイオンエッチングしてリセス10を形成する。
【0021】このとき、GaAsのエッチングレートを
AlGaAsのエッチングレートの100倍程度以上に
することにより、n型AlGaAs電子供給層3をほと
んどエッチングすることなく、かつ、リセス10の端部
とゲート電極形成用開口部との間隔L1 を約0.05μ
mの制御できる。
AlGaAsのエッチングレートの100倍程度以上に
することにより、n型AlGaAs電子供給層3をほと
んどエッチングすることなく、かつ、リセス10の端部
とゲート電極形成用開口部との間隔L1 を約0.05μ
mの制御できる。
【0022】次に、図1(b)に示すように、ゲート電
極形成用開口部を含む電子線レジスト膜11の上に真空
蒸着法でAl膜6を堆積する。
極形成用開口部を含む電子線レジスト膜11の上に真空
蒸着法でAl膜6を堆積する。
【0023】次に、図1(c)に示すように、電子線レ
ジスト膜11を除去すると同時に電子線レジスト膜11
上のAl膜6をリフトオフしてゲート電極6aを形成す
る。
ジスト膜11を除去すると同時に電子線レジスト膜11
上のAl膜6をリフトオフしてゲート電極6aを形成す
る。
【0024】次に、図1(d)に示すように、ゲート電
極6aを含む表面にフォトレジスト膜12を塗布してパ
ターニングし、フォトレジスト膜12およびゲート電極
6aをマスクとしてn型GaAsコンタクト層4をエッ
チングし、ゲート電極6aからドレイン電極8側に開口
部13を形成してゲート電極6aからドレイン電極8側
のリセス底部10bの長さL2 が0.35μmになるよ
うにリセス10を広げる。ここで、リセス10を形成し
た時と同様に、n型AlGaAs電子供給層3を、ほと
んどエッチングすることなくn型GaAsコンタクト層
4をエッチングでき、また、ソース電極側のn型GaA
sコンタクト層4はフォトレジスト膜12でマスクされ
ているためソース電極側のリセス底部10aの距離L1
を保つことができる。
極6aを含む表面にフォトレジスト膜12を塗布してパ
ターニングし、フォトレジスト膜12およびゲート電極
6aをマスクとしてn型GaAsコンタクト層4をエッ
チングし、ゲート電極6aからドレイン電極8側に開口
部13を形成してゲート電極6aからドレイン電極8側
のリセス底部10bの長さL2 が0.35μmになるよ
うにリセス10を広げる。ここで、リセス10を形成し
た時と同様に、n型AlGaAs電子供給層3を、ほと
んどエッチングすることなくn型GaAsコンタクト層
4をエッチングでき、また、ソース電極側のn型GaA
sコンタクト層4はフォトレジスト膜12でマスクされ
ているためソース電極側のリセス底部10aの距離L1
を保つことができる。
【0025】次に、図2に示すように、フォトレジスト
膜12を除去した後、プラズマCVD法により窒化シリ
コ膜を堆積して表面を保護し、安定化させるための表面
保護膜9を形成して電界効果トランジスタを構成する。
膜12を除去した後、プラズマCVD法により窒化シリ
コ膜を堆積して表面を保護し、安定化させるための表面
保護膜9を形成して電界効果トランジスタを構成する。
【0026】この実施例では、ソース電極側のリセス底
部10aの長さL1 を0.05μmになる様に制御して
エッチングしたが、n型GaAsコンタクト層4の厚さ
がMBE法の厚さ制御の精度から50±0.5nmに制
御され、かつ、BCl3 とSF6 の混合ガスによるGa
Asのエッチングレートを5nm/秒程度にすること
で、L1 の寸法精度としては、0.05±0.005μ
m程度にできる。
部10aの長さL1 を0.05μmになる様に制御して
エッチングしたが、n型GaAsコンタクト層4の厚さ
がMBE法の厚さ制御の精度から50±0.5nmに制
御され、かつ、BCl3 とSF6 の混合ガスによるGa
Asのエッチングレートを5nm/秒程度にすること
で、L1 の寸法精度としては、0.05±0.005μ
m程度にできる。
【0027】この実施例の電界効果トランジスタは、高
純度GaAsバッファー層2と、n型AlGaAs電子
供給層3でヘテロ接合が形成され、電子親和力の大なる
高純度GaAsバッファー層2内のヘテロ接合近傍に電
子の蓄積が生じ、2次元電子ガス層5が形成される。ゲ
ート電極6に印加されるバイアス電圧によって、ソース
電極7とドレイン電極8間の電流チャネルとなる2次元
電子ガス層5の電子濃度が変調され、ソース電極7と、
ドレイン電極8間の電流が制御される。
純度GaAsバッファー層2と、n型AlGaAs電子
供給層3でヘテロ接合が形成され、電子親和力の大なる
高純度GaAsバッファー層2内のヘテロ接合近傍に電
子の蓄積が生じ、2次元電子ガス層5が形成される。ゲ
ート電極6に印加されるバイアス電圧によって、ソース
電極7とドレイン電極8間の電流チャネルとなる2次元
電子ガス層5の電子濃度が変調され、ソース電極7と、
ドレイン電極8間の電流が制御される。
【0028】ゲート電極長Lg は高周波(4GHz以
上)で低雑音・高電力利得動作ができる様に本実施例で
は0.2μmに形成した。ゲート電極6aは、n型Ga
Asコンタクト層4ではさまれたリセス10内に設置さ
れるが、ソース電極7側のリセス底部10aの長さL1
は、ソース電極7とゲート電極6a間の直列抵抗Rs を
できるだけ低くするため、ゲート電極6aとn型GaA
sコンタクト層4が接することなく、かつできるだけ接
近させることが重要であり、本実施例ではL1 =0.0
5μmまで接近させた。また、ドレイン電極8側のリセ
ス底部10bの長さL2 は、Cgdを充分に低減させて高
電力利得性能を得るため、L2 =0.35μmとした。
上)で低雑音・高電力利得動作ができる様に本実施例で
は0.2μmに形成した。ゲート電極6aは、n型Ga
Asコンタクト層4ではさまれたリセス10内に設置さ
れるが、ソース電極7側のリセス底部10aの長さL1
は、ソース電極7とゲート電極6a間の直列抵抗Rs を
できるだけ低くするため、ゲート電極6aとn型GaA
sコンタクト層4が接することなく、かつできるだけ接
近させることが重要であり、本実施例ではL1 =0.0
5μmまで接近させた。また、ドレイン電極8側のリセ
ス底部10bの長さL2 は、Cgdを充分に低減させて高
電力利得性能を得るため、L2 =0.35μmとした。
【0029】従来、ソース電極とゲート電極間の直列抵
抗Rs が0.6±0.2Ω・mm程度であったが、本実
施例では0.4±0.05Ω・mmとなり、平均値で
0.2Ω・mm低減され、かつそのばらつきは大幅に改
善した。この結果、オフセットゲート構造を有する電界
効果トランジスタの高周波帯における雑音性能が向上
し、かつそのばらつきが低減されその製造上の歩留は著
しく改善された。
抗Rs が0.6±0.2Ω・mm程度であったが、本実
施例では0.4±0.05Ω・mmとなり、平均値で
0.2Ω・mm低減され、かつそのばらつきは大幅に改
善した。この結果、オフセットゲート構造を有する電界
効果トランジスタの高周波帯における雑音性能が向上
し、かつそのばらつきが低減されその製造上の歩留は著
しく改善された。
【0030】なお、本実施例でn型AlGaAs電子供
給層3とn型GaAsコンタクト層4との間にAlAs
組成が0.4であるアンドープのAlGaAs層を約3
nmの厚さに形成してエッチングストッパとすることも
できる。この場合のリセス10を形成するためのn型G
aAsコンタクト層4のエッチング液としてはNH4O
HとH2 O2 の混合水溶液を用いることができ、AlA
s組成を0.4まで増加させたアンドープのAlGaA
s層からなるエッチングストッパによりn型AlGaA
s電子供給層3がエッチングされるのを防ぐことができ
る。但し、開口部13を形成するときのエッチング液と
してNH4 OHとH2 O2 の混合水溶液を用いる場合に
は、ゲート電極6aをこのエッチング液に不溶なAu等
で形成する。
給層3とn型GaAsコンタクト層4との間にAlAs
組成が0.4であるアンドープのAlGaAs層を約3
nmの厚さに形成してエッチングストッパとすることも
できる。この場合のリセス10を形成するためのn型G
aAsコンタクト層4のエッチング液としてはNH4O
HとH2 O2 の混合水溶液を用いることができ、AlA
s組成を0.4まで増加させたアンドープのAlGaA
s層からなるエッチングストッパによりn型AlGaA
s電子供給層3がエッチングされるのを防ぐことができ
る。但し、開口部13を形成するときのエッチング液と
してNH4 OHとH2 O2 の混合水溶液を用いる場合に
は、ゲート電極6aをこのエッチング液に不溶なAu等
で形成する。
【0031】
【発明の効果】以上説明したとおり本発明は、半導体ヘ
テロ接合を有する半導体基板を用い、ゲート電極がヘテ
ロ接合界面上に形成できる様にリセス構造を形成し、ゲ
ート電極形成後に半導体ヘテロ接合を形成する異なる半
導体間でエッチングレート差の大なるエッチング液を用
いてドレイン電極側のみリセス構造を広げることによ
り、ソース電極側のリセス端とゲート電極間の間隔L1
を容易にかつ高い精度で接近させることができ、しかも
同時に、ドレイン電極側のリセス端とゲート電極間の間
隔L2 はL1 と独立して広げることが可能である。した
がって、ソース電極とゲート電極間の直列抵抗Rs とそ
のばらつきは著しく低減され、同時に低いゲート電極と
ドレイン電極間の容量Cgdが得られる高性能な電界効果
トランジスタの製造方法を実現できるという効果を有す
る。
テロ接合を有する半導体基板を用い、ゲート電極がヘテ
ロ接合界面上に形成できる様にリセス構造を形成し、ゲ
ート電極形成後に半導体ヘテロ接合を形成する異なる半
導体間でエッチングレート差の大なるエッチング液を用
いてドレイン電極側のみリセス構造を広げることによ
り、ソース電極側のリセス端とゲート電極間の間隔L1
を容易にかつ高い精度で接近させることができ、しかも
同時に、ドレイン電極側のリセス端とゲート電極間の間
隔L2 はL1 と独立して広げることが可能である。した
がって、ソース電極とゲート電極間の直列抵抗Rs とそ
のばらつきは著しく低減され、同時に低いゲート電極と
ドレイン電極間の容量Cgdが得られる高性能な電界効果
トランジスタの製造方法を実現できるという効果を有す
る。
【図1】本発明の一実施例を説明するための工程順に示
した半導体チップの断面図。
した半導体チップの断面図。
【図2】本発明の一実施例を説明するための半導体チッ
プの断面図。
プの断面図。
【図3】従来の電界効果トラジスタの製造方法の第1の
例を説明するための工程順に示した半導体チップの断面
図。
例を説明するための工程順に示した半導体チップの断面
図。
【図4】従来の電界効果トラジスタの製造方法の第2の
例を説明するための工程順に示した半導体チップの断面
図。
例を説明するための工程順に示した半導体チップの断面
図。
1 半絶縁性GaAs基板 2 高純度GaAsバッファー層 3 n型AlGaAs電子供給層 4 n型GaAsコンタクト層 5 2次元電子ガス層 6 Al膜 6a,39,48 ゲート電極 7 ソース電極 8 ドレイン電極 9 表面保護膜 10,37,46 リセス 10a ソース電極側リセス底部 10b ドレイン電極側リセス底部 11 電子線レジスト 12,35,43,45 フォトレジスト膜 13,36,44 開口部 31,41 GaAs基板 32 低温成長プラズマ窒化膜 33,42 CVD酸化膜 34 プラズマ窒化膜 38,47 金属膜
Claims (1)
- 【請求項1】 化合物半導体基板上に設けた高純度バッ
ファ層の上面にヘテロ接合した電子供給層を形成し前記
電子供給層の上面にヘテロ接合したコンタクト層を形成
する工程と、前記コンタクト層の上に選択的にソース電
極およびドレイン電極を形成し前記ソース電極とドレイ
ン電極の中間の前記コンタクト層を選択的にウェットエ
ッチングしてリセスを形成する工程と、前記リセス内の
前記電子供給層上に選択的にゲート電極を形成する工程
と、前記コンタクト層のエッチング速度が前記電子供給
層より大なるエッチングガス又はエッチング液により前
記ゲート電極からドレイン側の前記コンタクト層を選択
的にエッチングしてソース側のリセスおよびドレイン側
のリセスのうちドレイン側のリセスのみを広げる工程と
を含むことを特徴とする電界効果トランジスタの製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22629093A JP2591436B2 (ja) | 1993-09-13 | 1993-09-13 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22629093A JP2591436B2 (ja) | 1993-09-13 | 1993-09-13 | 電界効果トランジスタの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0786309A true JPH0786309A (ja) | 1995-03-31 |
JP2591436B2 JP2591436B2 (ja) | 1997-03-19 |
Family
ID=16842901
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22629093A Expired - Fee Related JP2591436B2 (ja) | 1993-09-13 | 1993-09-13 | 電界効果トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2591436B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5693964A (en) * | 1995-07-31 | 1997-12-02 | Matsushita Electronics Corporation | Field-effect transistor and fabrication method |
-
1993
- 1993-09-13 JP JP22629093A patent/JP2591436B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5693964A (en) * | 1995-07-31 | 1997-12-02 | Matsushita Electronics Corporation | Field-effect transistor and fabrication method |
Also Published As
Publication number | Publication date |
---|---|
JP2591436B2 (ja) | 1997-03-19 |
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