JP2002141498A - 化合物電界効果型半導体装置 - Google Patents
化合物電界効果型半導体装置Info
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- JP2002141498A JP2002141498A JP2000335561A JP2000335561A JP2002141498A JP 2002141498 A JP2002141498 A JP 2002141498A JP 2000335561 A JP2000335561 A JP 2000335561A JP 2000335561 A JP2000335561 A JP 2000335561A JP 2002141498 A JP2002141498 A JP 2002141498A
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Abstract
(57)【要約】
【課題】 化合物電界効果型半導体装置に関し、メサ構
造を形成することで素子間分離され、且つ、ゲート・リ
セスをもつＦＥＴに於いて、ゲートからの漏れ電流がな
く、オーミック電極の接触抵抗が低く、設計通りのゲー
ト・リセスが形成できるようにする。 【解決手段】 メサ化に依って素子間分離した少なくと
もチャネル層１３及びキャップ層１５を含んで電界効果
型トランジスタを構成する積層半導体層と、ゲート電極
引き出し部分２０Ａが延在するメサ側壁を覆うＳｉＯ2
からなる第１のサイド・ウォール１６、その一部１６Ａ
と、オーミック電極引き出し部分１８Ａ及び１９Ａが延
在するメサ側壁に設けられ且つ第１のサイド・ウォール
１６に比較して低い高さをもつ第２のサイド・ウォール
１７とを備える。
造を形成することで素子間分離され、且つ、ゲート・リ
セスをもつＦＥＴに於いて、ゲートからの漏れ電流がな
く、オーミック電極の接触抵抗が低く、設計通りのゲー
ト・リセスが形成できるようにする。 【解決手段】 メサ化に依って素子間分離した少なくと
もチャネル層１３及びキャップ層１５を含んで電界効果
型トランジスタを構成する積層半導体層と、ゲート電極
引き出し部分２０Ａが延在するメサ側壁を覆うＳｉＯ2
からなる第１のサイド・ウォール１６、その一部１６Ａ
と、オーミック電極引き出し部分１８Ａ及び１９Ａが延
在するメサ側壁に設けられ且つ第１のサイド・ウォール
１６に比較して低い高さをもつ第２のサイド・ウォール
１７とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、メサ化に依って素
子間分離し、且つ、メサ側壁に電極引き出し部分を延在
させる構造の化合物電界効果半導体装置の改良に関す
る。
子間分離し、且つ、メサ側壁に電極引き出し部分を延在
させる構造の化合物電界効果半導体装置の改良に関す
る。
【０００２】
【従来の技術】一般に、ＩｎＰ基板上に格子定数が近い
材料からなる半導体層を成長して高電子移動度トランジ
スタ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ
ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）などの電界効果ト
ランジスタ（ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉ
ｓｔｏｒ：ＦＥＴ）を作製する場合、チャネル層には、
電子移動度が大きいＩｎＧａＡｓが多用されている。
材料からなる半導体層を成長して高電子移動度トランジ
スタ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ
ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）などの電界効果ト
ランジスタ（ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉ
ｓｔｏｒ：ＦＥＴ）を作製する場合、チャネル層には、
電子移動度が大きいＩｎＧａＡｓが多用されている。
【０００３】然しながら、ＩｎＧａＡｓはエネルギ・バ
ンド・ギャップが小さく、衝突イオン化などの現象に依
って素子耐圧が小さくなってしまう旨の問題があるの
で、従来、チャネル又はチャネルの一部にＩｎＧａＡｓ
に比較してエネルギ・バンド・ギャップが大きいＩｎＰ
を用いて素子耐圧を向上しようとする試みがなされてい
る。
ンド・ギャップが小さく、衝突イオン化などの現象に依
って素子耐圧が小さくなってしまう旨の問題があるの
で、従来、チャネル又はチャネルの一部にＩｎＧａＡｓ
に比較してエネルギ・バンド・ギャップが大きいＩｎＰ
を用いて素子耐圧を向上しようとする試みがなされてい
る。
【０００４】ＩｎＰを構成材料とするチャネル層をもつ
ＨＥＭＴなどのＦＥＴでは、キャップ層として格子定数
がＩｎＰに近く、高濃度にドーピングすることが可能な
ＩｎＧａＡｓを用いているが、この高濃度にドーピング
されたＩｎＧａＡｓの存在に依って、ＧａＡｓからなる
キャップ層をもつＦＥＴに見られるようにイオン注入法
を適用して充分な素子間分離を行うことはできない。
ＨＥＭＴなどのＦＥＴでは、キャップ層として格子定数
がＩｎＰに近く、高濃度にドーピングすることが可能な
ＩｎＧａＡｓを用いているが、この高濃度にドーピング
されたＩｎＧａＡｓの存在に依って、ＧａＡｓからなる
キャップ層をもつＦＥＴに見られるようにイオン注入法
を適用して充分な素子間分離を行うことはできない。
【０００５】そこで、通常、ＦＥＴの少なくとも活性領
域をメサ化することで素子間分離することが行われてい
るのであるが、そのメサ・エッチングの際、ダメージが
少ないウエット・エッチング法を適用することが多く、
そして、ＩｎＧａＡｓやＩｎＡｌＡｓ等、Ｖ族がＡｓ系
である材料はリン酸系のエッチャントでエッチングさ
れ、また、ＩｎＰ、ＩｎＧａＰ、ＩｎＡｌＰ等、Ｖ族が
Ｐ系である材料は塩酸系のエッチャントでエッチングさ
れる。
域をメサ化することで素子間分離することが行われてい
るのであるが、そのメサ・エッチングの際、ダメージが
少ないウエット・エッチング法を適用することが多く、
そして、ＩｎＧａＡｓやＩｎＡｌＡｓ等、Ｖ族がＡｓ系
である材料はリン酸系のエッチャントでエッチングさ
れ、また、ＩｎＰ、ＩｎＧａＰ、ＩｎＡｌＰ等、Ｖ族が
Ｐ系である材料は塩酸系のエッチャントでエッチングさ
れる。
【０００６】図７は従来のＨＥＭＴを説明する為の要部
切断側面図であり、図に於いて、１はＩｎＰ基板、２は
ＩｎＡｌＡｓバッファ層、３はＩｎＰチャネル層、３Ａ
は突出部分、４はＩｎＡｌＡｓキャリヤ供給層、５はＩ
ｎＧａＡｓキャップ層、６は電極、６Ａは電極引き出し
部分をそれぞれ示している。
切断側面図であり、図に於いて、１はＩｎＰ基板、２は
ＩｎＡｌＡｓバッファ層、３はＩｎＰチャネル層、３Ａ
は突出部分、４はＩｎＡｌＡｓキャリヤ供給層、５はＩ
ｎＧａＡｓキャップ層、６は電極、６Ａは電極引き出し
部分をそれぞれ示している。
【０００７】図示のＨＥＭＴに於ける素子間分離の為の
階段状メサを形成するには、ウエット・エッチング法を
適用し、先ず、リン酸系エッチング液をエッチャントと
してＩｎＧａＡｓキャップ層５、ＩｎＡｌＡｓキャリヤ
供給層４をエッチングし、次いで、塩酸系エッチング液
をエッチャントとしてＩｎＰチャネル層３をエッチング
し、最後に再びリン酸系エッチング液を用いてＩｎＡｌ
Ａｓバッファ層２をエッチングすることになるが、その
際、ＩｎＡｌＡｓバッファ層２がサイド・エッチングさ
れるので、その結果、ＩｎＰチャネル層３は突出部分３
Ａをもつ形状となる。
階段状メサを形成するには、ウエット・エッチング法を
適用し、先ず、リン酸系エッチング液をエッチャントと
してＩｎＧａＡｓキャップ層５、ＩｎＡｌＡｓキャリヤ
供給層４をエッチングし、次いで、塩酸系エッチング液
をエッチャントとしてＩｎＰチャネル層３をエッチング
し、最後に再びリン酸系エッチング液を用いてＩｎＡｌ
Ａｓバッファ層２をエッチングすることになるが、その
際、ＩｎＡｌＡｓバッファ層２がサイド・エッチングさ
れるので、その結果、ＩｎＰチャネル層３は突出部分３
Ａをもつ形状となる。
【０００８】図示のメサ形状では、ゲート電極やソース
やドレインなどのオーミック電極を形成した場合、メサ
側壁から突出したＩｎＰチャネル層３の突出部分３Ａに
は電極の引き出し部分６Ａが接触した状態になる。
やドレインなどのオーミック電極を形成した場合、メサ
側壁から突出したＩｎＰチャネル層３の突出部分３Ａに
は電極の引き出し部分６Ａが接触した状態になる。
【０００９】電極が例えばゲート電極のようにショット
キ電極である場合、チャネル層３と引き出し部分６Ａと
が接触していることで、動作時に於けるゲートの漏れ電
流が大きくなり、耐圧が低下する旨の問題が起こる。
キ電極である場合、チャネル層３と引き出し部分６Ａと
が接触していることで、動作時に於けるゲートの漏れ電
流が大きくなり、耐圧が低下する旨の問題が起こる。
【００１０】その問題を解消する為には、メサ側壁に絶
縁体からなるサイド・ウォールを形成すれば良いであろ
うことが想起される。
縁体からなるサイド・ウォールを形成すれば良いであろ
うことが想起される。
【００１１】現在、サイド・ウォールを形成するには、
エッチ・バック法と呼ばれる手段を採ることが普通であ
り、これは、素子間分離後、ウエハ全面に絶縁膜を堆積
し、その後、メサの頂面が表出する限界まで異方性エッ
チングを行うことで、全てのメサ側壁にサイド・ウォー
ルを形成することができるものである。
エッチ・バック法と呼ばれる手段を採ることが普通であ
り、これは、素子間分離後、ウエハ全面に絶縁膜を堆積
し、その後、メサの頂面が表出する限界まで異方性エッ
チングを行うことで、全てのメサ側壁にサイド・ウォー
ルを形成することができるものである。
【００１２】図８はサイド・ウォールを形成した従来の
ＨＥＭＴを説明する為の要部切断側面図であり、図に於
いて、７はサイド・ウォール、８は電極、８Ａは電極引
き出し部分、９はエッチング残渣をそれぞれ示してい
る。尚、図７に於いて用いた記号と同記号は同部分を表
すか或いは同じ意味を持つものとする。
ＨＥＭＴを説明する為の要部切断側面図であり、図に於
いて、７はサイド・ウォール、８は電極、８Ａは電極引
き出し部分、９はエッチング残渣をそれぞれ示してい
る。尚、図７に於いて用いた記号と同記号は同部分を表
すか或いは同じ意味を持つものとする。
【００１３】サイド・ウォール７を形成した場合、電極
８を形成しても、引き出し部分８Ａとチャネル層３とが
接触することはなくなる為、電極８が例えばゲート電極
である場合、ゲートの漏れ電流は抑止される。
８を形成しても、引き出し部分８Ａとチャネル層３とが
接触することはなくなる為、電極８が例えばゲート電極
である場合、ゲートの漏れ電流は抑止される。
【００１４】然しながら、電極８がソース或いはドレイ
ンなどのオーミック電極である場合には、サイド・ウォ
ール形成時のエッチングをジャスト・エッチングにする
必要がある為、エッチングむらに依って、キャップ層５
上に残渣９が生成されて良好なオーミック接触が得られ
ないこと、或いは、メサ側壁でキャップ層５やキャリヤ
供給層４と引き出し部分８Ａとが接触していないので、
その分だけ接触抵抗が高くなること、等の新たな問題が
発生する。
ンなどのオーミック電極である場合には、サイド・ウォ
ール形成時のエッチングをジャスト・エッチングにする
必要がある為、エッチングむらに依って、キャップ層５
上に残渣９が生成されて良好なオーミック接触が得られ
ないこと、或いは、メサ側壁でキャップ層５やキャリヤ
供給層４と引き出し部分８Ａとが接触していないので、
その分だけ接触抵抗が高くなること、等の新たな問題が
発生する。
【００１５】メサ側壁にサイド・ウォールを形成するこ
とに依る前記問題を解消する為、ゲート電極引き出し部
分が形成されるメサ側壁にのみサイド・ウォールを形成
し、オーミック電極引き出し部分が形成されるメサ側壁
にはサイド・ウォールを形成しない構造が提案されてい
る（要すれば、「特開平２−１８８９３０号公報」、
「特開平２−１５１０４２号公報」を参照）。
とに依る前記問題を解消する為、ゲート電極引き出し部
分が形成されるメサ側壁にのみサイド・ウォールを形成
し、オーミック電極引き出し部分が形成されるメサ側壁
にはサイド・ウォールを形成しない構造が提案されてい
る（要すれば、「特開平２−１８８９３０号公報」、
「特開平２−１５１０４２号公報」を参照）。
【００１６】前記公報に開示されたところに依れば、オ
ーミック電極引き出し部分に関しては図７に見られる構
造となり、また、ゲート電極引き出し部分に関しては図
８に見られる構造となる。
ーミック電極引き出し部分に関しては図７に見られる構
造となり、また、ゲート電極引き出し部分に関しては図
８に見られる構造となる。
【００１７】ところで、オーミック電極引き出し部分が
メサ側壁に表出されているチャネル層と接触している
と、例えばＨＥＭＴのゲート・リセスを形成する際、エ
ッチャント、チャネル、オーミック電極引き出し部分、
電極、エッチャントを結ぶ電流経路が生成され、一般に
電池効果と呼ばれる現象に依ってエッチング・レートが
変化したり、エッチング形状に異常が発生する。
メサ側壁に表出されているチャネル層と接触している
と、例えばＨＥＭＴのゲート・リセスを形成する際、エ
ッチャント、チャネル、オーミック電極引き出し部分、
電極、エッチャントを結ぶ電流経路が生成され、一般に
電池効果と呼ばれる現象に依ってエッチング・レートが
変化したり、エッチング形状に異常が発生する。
【００１８】
【発明が解決しようとする課題】メサ構造を形成するこ
とで素子間分離され、且つ、ゲート・リセスをもつＦＥ
Ｔに於いて、ゲートからの漏れ電流がなく、オーミック
電極の接触抵抗が低く、設計通りのゲート・リセスが形
成できるようにする。
とで素子間分離され、且つ、ゲート・リセスをもつＦＥ
Ｔに於いて、ゲートからの漏れ電流がなく、オーミック
電極の接触抵抗が低く、設計通りのゲート・リセスが形
成できるようにする。
【００１９】
【課題を解決するための手段】ゲート電極引き出し部分
が延在するメサ側壁には絶縁体からなる第１のサイド・
ウォールを形成し、オーミック電極引き出し部分が延在
するメサ側壁には第１のサイド・ウォールに比較して低
く、且つ、チャネル層位置に比較して高い第２のサイド
・ウォールを形成することが基本になっている。
が延在するメサ側壁には絶縁体からなる第１のサイド・
ウォールを形成し、オーミック電極引き出し部分が延在
するメサ側壁には第１のサイド・ウォールに比較して低
く、且つ、チャネル層位置に比較して高い第２のサイド
・ウォールを形成することが基本になっている。
【００２０】前記手段を採ることに依り、ゲート電極引
き出し部分がチャネル層と接触してゲート漏れ電流が流
れることはなくなり、また、オーミック電極引き出し部
分はメサ側壁に於いてもキャップ層と接触すると共にキ
ャップ層頂面は二回に亙ってサイド・ウォール形成の為
の異方性エッチングを受けることに依って残渣が生じる
ことはなくなり、オーミック電極の接触抵抗は低くな
り、更にまた、オーミック電極引き出し部分とチャネル
層との接触は防止されるので、キャップ層にゲート・リ
セスを形成する際に電池効果が発生することはない。
き出し部分がチャネル層と接触してゲート漏れ電流が流
れることはなくなり、また、オーミック電極引き出し部
分はメサ側壁に於いてもキャップ層と接触すると共にキ
ャップ層頂面は二回に亙ってサイド・ウォール形成の為
の異方性エッチングを受けることに依って残渣が生じる
ことはなくなり、オーミック電極の接触抵抗は低くな
り、更にまた、オーミック電極引き出し部分とチャネル
層との接触は防止されるので、キャップ層にゲート・リ
セスを形成する際に電池効果が発生することはない。
【００２１】
【発明の実施の形態】図１は本発明の一実施の形態であ
るＦＥＴを表す要部切断斜面図であり、図では簡明にす
る為、バッファ層の表面側一部から上の部分のみを示し
てある。
るＦＥＴを表す要部切断斜面図であり、図では簡明にす
る為、バッファ層の表面側一部から上の部分のみを示し
てある。
【００２２】図に於いて、１２はＩｎＡｌＡｓバッファ
層、１３はＩｎＰチャネル層、１４はＩｎＡｌＡｓキャ
リヤ供給層、１５はＩｎＧａＡｓキャップ層、１５Ａは
ゲート・リセス、１６は絶縁物からなる第１のサイド・
ウォール、１７は絶縁物からなる第２のサイド・ウォー
ル、１８並びに１９はソース又はドレインなどのオーミ
ック電極、１８Ａ並びに１９Ａはオーミック電極引き出
し部分、２０はゲート電極、２０Ａはゲート電極引き出
し部分をそれぞれ示している。
層、１３はＩｎＰチャネル層、１４はＩｎＡｌＡｓキャ
リヤ供給層、１５はＩｎＧａＡｓキャップ層、１５Ａは
ゲート・リセス、１６は絶縁物からなる第１のサイド・
ウォール、１７は絶縁物からなる第２のサイド・ウォー
ル、１８並びに１９はソース又はドレインなどのオーミ
ック電極、１８Ａ並びに１９Ａはオーミック電極引き出
し部分、２０はゲート電極、２０Ａはゲート電極引き出
し部分をそれぞれ示している。
【００２３】図から明らかであるが、ゲート電極２０の
引き出し側、即ち、ゲート電極引き出し部分２０Ａが延
在する側に対応するメサ側面に形成された第１のサイド
・ウォール１６は、キャップ層１５の頂面の高さに形成
され、その一部、即ち、ゲート・リセス１５Ａに対応す
る部分はゲート・リセス１５Ａの深さ分だけ低くなって
いる。
引き出し側、即ち、ゲート電極引き出し部分２０Ａが延
在する側に対応するメサ側面に形成された第１のサイド
・ウォール１６は、キャップ層１５の頂面の高さに形成
され、その一部、即ち、ゲート・リセス１５Ａに対応す
る部分はゲート・リセス１５Ａの深さ分だけ低くなって
いる。
【００２４】また、オーミック電極１８及び１９の引き
出し側、即ち、オーミック電極引き出し部分１８Ａ及び
１９Ａが延在する側に対応するメサ側面に形成された第
２のサイド・ウォール１７は、チャネル層１３を覆い隠
すに足る高さに形成されているので、オーミック電極引
き出し部分１８Ａ及び１９Ａはメサ側面でキャップ層１
５と接触している。
出し側、即ち、オーミック電極引き出し部分１８Ａ及び
１９Ａが延在する側に対応するメサ側面に形成された第
２のサイド・ウォール１７は、チャネル層１３を覆い隠
すに足る高さに形成されているので、オーミック電極引
き出し部分１８Ａ及び１９Ａはメサ側面でキャップ層１
５と接触している。
【００２５】図２及び図３はサイド・ウォールの形成に
ついて説明する為の工程要所に於けるＦＥＴを表す要部
切断側面図であり、各図では、簡明にする為、表面から
バッファ層の一部までをメサ化し、そのメサ全体を記号
３０で指示してある。但し、チャネル層１３のみは具体
的に示してある。
ついて説明する為の工程要所に於けるＦＥＴを表す要部
切断側面図であり、各図では、簡明にする為、表面から
バッファ層の一部までをメサ化し、そのメサ全体を記号
３０で指示してある。但し、チャネル層１３のみは具体
的に示してある。
【００２６】図２（Ａ）参照 （１）ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ）法を適用することに依り、平坦面に於
ける厚さが例えば３００〔ｎｍ〕であるＳｉＯ2からな
る絶縁層３１を全面に形成する。尚、絶縁層３１の材料
としては、ＳｉＯ2 の他、ＳｉＮ、ＳｉＯＮなど適宜選
択して良い。
ｏｓｉｔｉｏｎ）法を適用することに依り、平坦面に於
ける厚さが例えば３００〔ｎｍ〕であるＳｉＯ2からな
る絶縁層３１を全面に形成する。尚、絶縁層３１の材料
としては、ＳｉＯ2 の他、ＳｉＮ、ＳｉＯＮなど適宜選
択して良い。
【００２７】図２（Ｂ）参照 （２）エッチング・ガスをＣＨＦ3 、Ｃ2 Ｆ6 等とする
ドライ・エッチング法を適用することに依り、絶縁層３
１を異方性エッチングしてサイド・ウォールを形成す
る。尚、図では完成途中にある第２のサイド・ウォール
１７が示されている。
ドライ・エッチング法を適用することに依り、絶縁層３
１を異方性エッチングしてサイド・ウォールを形成す
る。尚、図では完成途中にある第２のサイド・ウォール
１７が示されている。
【００２８】図３（Ａ）参照 （３）リソグラフィ技術に於けるレジスト・プロセスを
適用することに依り、第２のサイド・ウォール１７を形
成する領域に開口３２Ａをもつレジスト層３２を形成す
る。
適用することに依り、第２のサイド・ウォール１７を形
成する領域に開口３２Ａをもつレジスト層３２を形成す
る。
【００２９】（４）エッチング・ガスをＣＨＦ3 、Ｃ2
Ｆ6 等とするドライ・エッチング法を適用することに依
り、レジスト層３２をマスクとしてサイド・ウォール１
７を更に異方性エッチングしてチャネル層１３に接近す
るまで低くする。
Ｆ6 等とするドライ・エッチング法を適用することに依
り、レジスト層３２をマスクとしてサイド・ウォール１
７を更に異方性エッチングしてチャネル層１３に接近す
るまで低くする。
【００３０】図３（Ｂ）参照 （５）レジスト剥離液中に浸漬してレジスト層３２を除
去する。尚、図では、第１のサイド・ウォール１６が現
れる面から見たＦＥＴを表している。
去する。尚、図では、第１のサイド・ウォール１６が現
れる面から見たＦＥＴを表している。
【００３１】前記のようにして高さが異なる第１のサイ
ド・ウォール１６及び第２のサイド・ウォール１７が形
成される。
ド・ウォール１６及び第２のサイド・ウォール１７が形
成される。
【００３２】ところで、この後、ＦＥＴには、第１のサ
イド・ウォールに影響を与えるゲート・リセスを形成し
なければならず、その為には次に説明する手段を採るこ
とができる。
イド・ウォールに影響を与えるゲート・リセスを形成し
なければならず、その為には次に説明する手段を採るこ
とができる。
【００３３】図４乃至図６はゲート・リセスを形成する
工程を説明する為の工程要所に於けるＦＥＴを表す要部
切断側面図並びに要部平面図であり、何れの図に於いて
も、（Ａ）が要部切断側面を、また、（Ｂ）が要部平面
をそれぞれ示している。
工程を説明する為の工程要所に於けるＦＥＴを表す要部
切断側面図並びに要部平面図であり、何れの図に於いて
も、（Ａ）が要部切断側面を、また、（Ｂ）が要部平面
をそれぞれ示している。
【００３４】図４乃至図６に於いて、図１乃至図３に於
いて用いた記号と同記号は同部分を表すか或いは同じ意
味を持つものとし、また、簡明にする為、チャネル層１
３の僅かに上のキャリヤ供給層１４中で切断し、そこか
ら上の部分を示してあり、従って、第２のサイド・ウォ
ール１７は現れていない。
いて用いた記号と同記号は同部分を表すか或いは同じ意
味を持つものとし、また、簡明にする為、チャネル層１
３の僅かに上のキャリヤ供給層１４中で切断し、そこか
ら上の部分を示してあり、従って、第２のサイド・ウォ
ール１７は現れていない。
【００３５】図４参照 （１）リソグラフィ技術に於けるレジスト・プロセスを
適用することに依り、オーミック電極形成予定領域及び
オーミック電極引き出し部分形成予定領域に開口をもつ
レジスト層を形成する。
適用することに依り、オーミック電極形成予定領域及び
オーミック電極引き出し部分形成予定領域に開口をもつ
レジスト層を形成する。
【００３６】（２）真空蒸着法を適用することに依り、
厚さが１０〔ｎｍ〕／１０〔ｎｍ〕／３０〔ｎｍ〕／２
５０〔ｎｍ〕のＭｏ／Ｔｉ／Ｐｔ／Ａｕからなるオーミ
ック電極膜を形成する。
厚さが１０〔ｎｍ〕／１０〔ｎｍ〕／３０〔ｎｍ〕／２
５０〔ｎｍ〕のＭｏ／Ｔｉ／Ｐｔ／Ａｕからなるオーミ
ック電極膜を形成する。
【００３７】（３）工程（１）で形成したレジスト層を
剥離するリフト・オフ法を適用することに依り、工程
（２）で形成したオーミック電極膜のパターニングを行
ってオーミック電極１８及び１９、オーミック電極引き
出し部分１８Ａ及び１９Ａを形成する。
剥離するリフト・オフ法を適用することに依り、工程
（２）で形成したオーミック電極膜のパターニングを行
ってオーミック電極１８及び１９、オーミック電極引き
出し部分１８Ａ及び１９Ａを形成する。
【００３８】（４）ＣＶＤ法を適用することに依り、表
面平坦部に於ける厚さが２０〔ｎｍ〕であるＳｉＯ2 或
いはＳｉＮからなる絶縁層３３を形成する。
面平坦部に於ける厚さが２０〔ｎｍ〕であるＳｉＯ2 或
いはＳｉＮからなる絶縁層３３を形成する。
【００３９】図５参照 （５）リソグラフィ技術に於けるレジスト・プロセスを
適用することに依り、ゲート・リセス形成予定領域に開
口３４Ａをもつレジスト層３４を形成する。
適用することに依り、ゲート・リセス形成予定領域に開
口３４Ａをもつレジスト層３４を形成する。
【００４０】（６）エッチング・ガスをＣＨＦ3 とする
ドライ・エッチング法を適用することに依り、レジスト
層３４をマスクとして絶縁層３３のエッチングを行って
ゲート・リセス・パターンの開口３３Ａを形成する。
ドライ・エッチング法を適用することに依り、レジスト
層３４をマスクとして絶縁層３３のエッチングを行って
ゲート・リセス・パターンの開口３３Ａを形成する。
【００４１】この場合、絶縁層３３のエッチングを適当
なオーバ・エッチングにすることで、開口３４Ａ内に表
出されている第１のサイド・ウォール１６の一部もエッ
チングし、キャリヤ供給層１４の表面と同一の高さにな
るまで低くすることができ、図では、低くなった第１の
サイド・ウォールを記号１６Ａで指示してある。
なオーバ・エッチングにすることで、開口３４Ａ内に表
出されている第１のサイド・ウォール１６の一部もエッ
チングし、キャリヤ供給層１４の表面と同一の高さにな
るまで低くすることができ、図では、低くなった第１の
サイド・ウォールを記号１６Ａで指示してある。
【００４２】図６参照 （７）エッチャントをクエン酸系或いはコハク酸系エッ
チング液とするウエット・エッチング法を適用すること
に依り、レジスト層３４及び絶縁層３３をマスクとして
キャップ層１５の表面からキャリヤ供給層１４の表面に
達するエッチングを行ってゲート・リセス１５Ａを形成
する。
チング液とするウエット・エッチング法を適用すること
に依り、レジスト層３４及び絶縁層３３をマスクとして
キャップ層１５の表面からキャリヤ供給層１４の表面に
達するエッチングを行ってゲート・リセス１５Ａを形成
する。
【００４３】この場合、チャネル層１３は第２のサイド
・ウォール１７で覆われ、オーミック電極引き出し部分
１８Ａ若しくは１９Ａがチャネル層１３と接触していな
いことから、従来の技術に於ける欠点として説明した電
池効果は発生せず、ゲート・リセス１５Ａは設計通りの
形状で精度良く形成される。
・ウォール１７で覆われ、オーミック電極引き出し部分
１８Ａ若しくは１９Ａがチャネル層１３と接触していな
いことから、従来の技術に於ける欠点として説明した電
池効果は発生せず、ゲート・リセス１５Ａは設計通りの
形状で精度良く形成される。
【００４４】（８）この後、レジスト層３４を除去して
から、通常の製造プロセス、例えば、リソグラフィ技術
に於けるレジスト・プロセス、真空蒸着法、リフト・オ
フ法などを適用することで、ゲート電極２０及びゲート
電極引き出し部分２０Ａなどを形成する。
から、通常の製造プロセス、例えば、リソグラフィ技術
に於けるレジスト・プロセス、真空蒸着法、リフト・オ
フ法などを適用することで、ゲート電極２０及びゲート
電極引き出し部分２０Ａなどを形成する。
【００４５】前記のようにして作製したＦＥＴをゲート
・ドレイン逆方向２端子耐圧Ｖgdoを測定してゲート漏
れ電流の評価を行ったところ、Ｖgdo ＝３〔Ｖ〕程度が
得られ、チャネル層とゲート電極引き出し部分とが接触
しているＦＥＴがＶgdo ＝１〔Ｖ〕程度であるのと比較
すると大きく改善されていた。
・ドレイン逆方向２端子耐圧Ｖgdoを測定してゲート漏
れ電流の評価を行ったところ、Ｖgdo ＝３〔Ｖ〕程度が
得られ、チャネル層とゲート電極引き出し部分とが接触
しているＦＥＴがＶgdo ＝１〔Ｖ〕程度であるのと比較
すると大きく改善されていた。
【００４６】また、オーミック電極引き出し部分が延在
するメサ側壁に於けるサイド・ウォールは高さが低くな
っていて、オーミック電極引き出し部分がメサ側壁に於
いてキャップ層と接触すること、そして、キャップ層上
に残渣がないことから、オーミック電極の接触抵抗は低
くなり、接触抵抗率として１０-7〔Ω／ｃｍ2 〕程度が
得られた。
するメサ側壁に於けるサイド・ウォールは高さが低くな
っていて、オーミック電極引き出し部分がメサ側壁に於
いてキャップ層と接触すること、そして、キャップ層上
に残渣がないことから、オーミック電極の接触抵抗は低
くなり、接触抵抗率として１０-7〔Ω／ｃｍ2 〕程度が
得られた。
【００４７】
【発明の効果】本発明に依る化合物電界効果半導体装置
に於いては、メサ化に依って素子間分離した少なくとも
チャネル層（例えばチャネル層１３）及びキャップ層
（例えばキャップ層１５）を含んで電界効果型トランジ
スタを構成する積層半導体層（例えばチャネル層１３、
キャリヤ供給層１４、キャップ層１５など）と、ゲート
電極引き出し部分（例えばゲート電極引き出し部分２０
Ａ）が延在するメサ側壁を覆う絶縁物（例えばＳｉ
Ｏ2 、ＳｉＮ、ＳｉＯＮなど）からなる第１のサイド・
ウォール（例えば第１のサイド・ウォール１６、その一
部１６Ａ）と、オーミック電極引き出し部分（例えばオ
ーミック電極引き出し部分１８Ａ及び１９Ａ）が延在す
るメサ側壁に設けられ且つ第１のサイド・ウォールに比
較して低い高さをもつ第２のサイド・ウォール（例えば
第２のサイド・ウォール１７）とを備えてなることが基
本になっている。
に於いては、メサ化に依って素子間分離した少なくとも
チャネル層（例えばチャネル層１３）及びキャップ層
（例えばキャップ層１５）を含んで電界効果型トランジ
スタを構成する積層半導体層（例えばチャネル層１３、
キャリヤ供給層１４、キャップ層１５など）と、ゲート
電極引き出し部分（例えばゲート電極引き出し部分２０
Ａ）が延在するメサ側壁を覆う絶縁物（例えばＳｉ
Ｏ2 、ＳｉＮ、ＳｉＯＮなど）からなる第１のサイド・
ウォール（例えば第１のサイド・ウォール１６、その一
部１６Ａ）と、オーミック電極引き出し部分（例えばオ
ーミック電極引き出し部分１８Ａ及び１９Ａ）が延在す
るメサ側壁に設けられ且つ第１のサイド・ウォールに比
較して低い高さをもつ第２のサイド・ウォール（例えば
第２のサイド・ウォール１７）とを備えてなることが基
本になっている。
【００４８】前記構成を採ることに依り、ゲート電極引
き出し部分がチャネル層と接触してゲート漏れ電流が流
れることはなくなり、また、オーミック電極引き出し部
分はメサ側壁に於いてもキャップ層と接触すると共にキ
ャップ層頂面は二回に亙ってサイド・ウォール形成の為
の異方性エッチングを受けることに依って残渣が生じる
ことはなくなり、オーミック電極の接触抵抗は低くな
り、更にまた、オーミック電極引き出し部分とチャネル
層との接触は防止されるので、キャップ層にゲート・リ
セスを形成する際に電池効果が発生することはない。
き出し部分がチャネル層と接触してゲート漏れ電流が流
れることはなくなり、また、オーミック電極引き出し部
分はメサ側壁に於いてもキャップ層と接触すると共にキ
ャップ層頂面は二回に亙ってサイド・ウォール形成の為
の異方性エッチングを受けることに依って残渣が生じる
ことはなくなり、オーミック電極の接触抵抗は低くな
り、更にまた、オーミック電極引き出し部分とチャネル
層との接触は防止されるので、キャップ層にゲート・リ
セスを形成する際に電池効果が発生することはない。
【図１】本発明の一実施の形態であるＦＥＴを表す要部
切断斜面図である。
切断斜面図である。
【図２】サイド・ウォールの形成について説明する為の
工程要所に於けるＦＥＴを表す要部切断側面図である。
工程要所に於けるＦＥＴを表す要部切断側面図である。
【図３】サイド・ウォールの形成について説明する為の
工程要所に於けるＦＥＴを表す要部切断側面図である。
工程要所に於けるＦＥＴを表す要部切断側面図である。
【図４】ゲート・リセスを形成する工程を説明する為の
工程要所に於けるＦＥＴを表す要部切断側面図並びに要
部平面図である。
工程要所に於けるＦＥＴを表す要部切断側面図並びに要
部平面図である。
【図５】ゲート・リセスを形成する工程を説明する為の
工程要所に於けるＦＥＴを表す要部切断側面図並びに要
部平面図である。
工程要所に於けるＦＥＴを表す要部切断側面図並びに要
部平面図である。
【図６】ゲート・リセスを形成する工程を説明する為の
工程要所に於けるＦＥＴを表す要部切断側面図並びに要
部平面図である。
工程要所に於けるＦＥＴを表す要部切断側面図並びに要
部平面図である。
【図７】従来のＨＥＭＴを説明する為の要部切断側面図
である。
である。
【図８】サイド・ウォールを形成した従来のＨＥＭＴを
説明する為の要部切断側面図である。
説明する為の要部切断側面図である。
１２ ＩｎＡｌＡｓバッファ層 １３ ＩｎＰチャネル層 １４ ＩｎＡｌＡｓキャリヤ供給層 １５ ＩｎＧａＡｓキャップ層 １５Ａ ゲート・リセス １６ 絶縁物からなる第１のサイド・ウォール １７ 絶縁物からなる第２のサイド・ウォール １８及び１９ オーミック電極 １８Ａ及び１９Ａ オーミック電極引き出し部分 ２０ ゲート電極 ２０Ａ ゲート電極引き出し部分
Claims (3)
- 【請求項１】メサ化に依って素子間分離した少なくとも
チャネル層及びキャップ層を含んで電界効果型トランジ
スタを構成する積層半導体層と、 ゲート電極引き出し部分が延在するメサ側壁を覆う絶縁
物からなる第１のサイド・ウォールと、 オーミック電極引き出し部分が延在するメサ側壁に設け
られ且つ第１のサイド・ウォールに比較して低い高さを
もつ第２のサイド・ウォールとを備えてなることを特徴
とする化合物電界効果型半導体装置。 - 【請求項２】第１のサイド・ウォールの少なくとも一部
はゲート電極がコンタクトする面までの高さをもつこと
を特徴とする請求項１記載の化合物電界効果型半導体装
置。 - 【請求項３】第２のサイド・ウォールはチャネル層を覆
う高さに形成されてなることを特徴とする請求項１記載
の化合物電界効果型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000335561A JP3903241B2 (ja) | 2000-11-02 | 2000-11-02 | 化合物電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000335561A JP3903241B2 (ja) | 2000-11-02 | 2000-11-02 | 化合物電界効果型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002141498A true JP2002141498A (ja) | 2002-05-17 |
| JP3903241B2 JP3903241B2 (ja) | 2007-04-11 |
Family
ID=18811283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000335561A Expired - Fee Related JP3903241B2 (ja) | 2000-11-02 | 2000-11-02 | 化合物電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3903241B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2161754A3 (en) * | 2008-09-03 | 2010-06-16 | Kabushiki Kaisha Toshiba | A semiconductor device and fabrication method for the same |
-
2000
- 2000-11-02 JP JP2000335561A patent/JP3903241B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2161754A3 (en) * | 2008-09-03 | 2010-06-16 | Kabushiki Kaisha Toshiba | A semiconductor device and fabrication method for the same |
| US8133776B2 (en) | 2008-09-03 | 2012-03-13 | Kabushiki Kaisha Toshiba | Semiconductor device and fabrication method for the same |
| US8445341B2 (en) | 2008-09-03 | 2013-05-21 | Kabushiki Kaisha Toshiba | Semiconductor device and fabrication method for the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3903241B2 (ja) | 2007-04-11 |
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