JPH10223653A

JPH10223653A - 電界効果型半導体素子

Info

Publication number: JPH10223653A
Application number: JP4005297A
Authority: JP
Inventors: Makoto Inai; 誠稲井
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 1997-02-07
Filing date: 1997-02-07
Publication date: 1998-08-21
Anticipated expiration: 2017-02-07
Also published as: JP3767759B2

Abstract

(57)【要約】【課題】電界効果トランジスタの表面空乏層を小さく
することによって寄生抵抗を低減させ、かつ、高耐圧化
を図る。【解決手段】半導体基板２２の上にｎ型チャンネル層
２３、ｉ型高抵抗層２４、ｎ又はｎ⁺型表面低抵抗層２
５を積層し、表面低抵抗層２５に設けたリセス３０内に
おいて高抵抗層２４の表面にゲート電極３１を形成す
る。また、表面低抵抗層２５から半導体基板２２に至る
深さまでイオン注入してｎ⁺注入領域２６，２７を形成
し、この上にソース電極２８及びドレイン電極２９を形
成する。表面低抵抗層２５によって表面空乏層を小さく
して寄生抵抗を低減できる。しかも、チャンネル層２３
を高抵抗層２４の下に埋め込んだ構造とすることによっ
て素子の高耐圧化を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電界効果型半導体素
子、特に電界効果トランジスタに関する。

【０００２】

【従来の技術】電界効果トランジスタの性能（特に、高
速動作性能など）の向上を図るには、ゲート・ソース間
の入力抵抗等の寄生抵抗を減らすことが重要である。ゲ
ート・ソース間に大きな寄生抵抗が発生する原因として
は、ゲート・ソース間のチャンネル層（電子走行層）が
表面に露出しているために表面空乏層が発生し、この表
面空乏層がチャンネル層の内部に伸びてキャリアの通路
を狭めて高抵抗化することがある。

【０００３】例えば、従来より用いられているセルフア
ライン注入構造の電界効果トランジスタ１を図１に示
す。これは、半導体基板２の上方に設けられたチャンネ
ル層（ｎ型低抵抗層）３の表面にＴ字形断面をしたゲー
ト電極４を形成し、ゲート電極４をマスクとして、その
両脇にチャンネル層３から半導体基板２までイオン注入
してｎ⁺型注入領域（ソース領域、ドレイン電極）５，
６を自己整合的に形成したものである。このような電界
効果トランジスタ１では、ゲート電極４とｎ⁺注入領域
５，６との間の目空き部分３ａでチャンネル層３が表面
に露出しているので、その表面準位のためにチャンネル
層３内に表面空乏層Ｖが伸びる。このためチャンネル層
３の電流通路が狭くなってゲート・ソース間の入力抵抗
が増大し、また飽和電流値も制限される。

【０００４】図２は表面空乏層Ｖが小さくなるようにし
た従来例であって、リセスエッチング構造を有する電界
効果トランジスタ７である。この構造の電界効果トラン
ジスタ７にあっては、半導体基板２の上方に形成された
チャンネル層（ｎ型低抵抗層）３の上面に、ｎ⁺型の表
面低抵抗層８を形成し、この表面低抵抗層８の一部をリ
セスエッチングし、リセス９内に露出したチャンネル層
３の上面にゲート電極４を形成し、表面低抵抗層８の上
にソース電極１０及びドレイン電極１１を形成したもの
である。この電界効果トランジスタ７にあっては、ゲー
ト電極４とソース電極１０又はドレイン電極１１の間の
目空き領域において表面低抵抗層８が露出しているの
で、表面低抵抗層８から表面準位にキャリア（電子）が
供給される結果、表面空乏層が収縮してゲート・ソース
間の入力抵抗が小さくなる。しかし、この電界効果トラ
ンジスタ７では、ゲート電極４とソース電極１０又はド
レイン電極１１とがチャンネル層（ｎ型層）３及び表面
低抵抗層（ｎ⁺型層）８を通して電気的に導通している
ので、表面に露出している表面低抵抗層８の表面準位に
より電界効果トランジスタ７の耐圧が劣化するという問
題がある。

【０００５】一方、図３に示す埋め込みチャンネル構造
の電界効果トランジスタ１２のように、チャンネル層
（ｎ型低抵抗層）３を絶縁層（ｉ型高抵抗層）１３の下
に形成し、絶縁層１３の上にゲート電極４を形成した場
合には、ゲート電極４とｎ⁺注入領域５，６との間に絶
縁層１３が存在しているため、耐圧劣化を防ぐことがで
きる。しかしながら、表面が絶縁層１３であるため、ゲ
ート電極４の両脇の目空き部分１３ａにおいて表面空乏
層Ｖがチャンネル層３まで伸び、ゲート・ソース間が高
抵抗化するという問題がある。

【０００６】

【発明が解決しようとする課題】本発明は叙上の従来例
の欠点に鑑みてなされたものであり、その目的とすると
ころは、チャンネル層の空乏化を避けて寄生抵抗を小さ
くすると同時に、高耐圧化を図ることができる電界効果
型半導体素子を提供することにある。

【０００７】

【発明の開示】請求項１に記載の電界効果型半導体素子
は、ゲート電極及びオーミック電極間の領域において、
低抵抗電子走行層の上方に高抵抗半導体層を形成し、当
該高抵抗半導体層の上方に低抵抗半導体層を形成し、前
記高抵抗半導体層もしくは当該高抵抗半導体層よりも上
方の半導体層の上面にゲート電極を設けたことを特徴と
している。

【０００８】本発明の電界効果型半導体素子にあって
は、ゲート電極及びオーミック電極間の領域（以下、目
空き部分という）において、電子走行層の上方に低抵抗
半導体層が形成されているので、目空き部分における表
面準位には低抵抗半導体層からキャリアが供給され、表
面空乏層を収縮させることができる。従って、目空き部
分において表面空乏層が電子走行層まで伸びて電流通路
を狭めるのを防止することができ、ゲート・ソース間の
入力抵抗等の寄生抵抗を小さくすることができる。しか
も、電子走行層は高抵抗半導体層の下方に埋め込まれて
いるので、ゲート電極とオーミック電極の間の素子耐圧
を高くすることができる。

【０００９】例えば、前記ゲート電極とオーミック電極
の間のいずれの導電経路にも高抵抗半導体層を介在させ
ておけば（請求項２）、電界効果型半導体素子の耐圧を
向上させることができる。

【００１０】より具体的にいうと、請求項３のように、
半導体基板の上方に、低抵抗電子走行層、高抵抗半導体
層及び低抵抗半導体層を積層し、この低抵抗半導体層を
選択的に除去することによってリセスを形成し、当該リ
セス内に露出した高抵抗半導体層の上にゲート電極を形
成すれば（請求項３）、ゲート電極の両側に設けられた
オーミック電極との目空き部分では、表面の低抵抗半導
体層によって表面空乏層が電子走行層まで伸びるのを防
ぐことができる。また、ゲート電極は高抵抗半導体層の
上に形成されているので、高抵抗半導体層によってゲー
ト電極とオーミック電極の間を絶縁することができ、素
子の高耐圧化を図ることができる。

【００１１】従って、本発明の電界効果型半導体素子に
よれば、チャンネル層の空乏化を避けて寄生抵抗を小さ
くすると同時に、高耐圧化を図ることができる。

【００１２】また、請求項４に記載のように、低抵抗半
導体層を、ゲート電極とオーミック電極のうち少なくと
もいずれか一方と離間させておけば、ゲート電極とオー
ミック電極が短絡するのを防止し、耐圧を確保できる。

【００１３】さらに、請求項５に記載のように、前記ゲ
ート電極とオーミック電極の間の領域において、表面準
位による空乏層を、もっとも表面近くに位置する低抵抗
半導体層の内部で終端させることが好ましい。

【００１４】例えば、低抵抗半導体層の膜厚とキャリア
濃度との間に一定の関係を持たせることにより、低抵抗
半導体層の内部で表面空乏層を終端させることができ、
電子走行層に表面空乏層が侵入しないようにできる。

【００１５】さらに、請求項６に記載のように、高抵抗
半導体層の一部もしくは全体を電子走行層よりも電子親
和力の小さい半導体層とすれば、電子は電子親和力の大
きな電子走行層に閉じ込められるので、素子の耐圧を高
め、ピンチオフ特性を良好にすることができる。また、
短チャンネル効果も防止することができる。

【００１６】

【発明の実施の形態】

（第１の実施形態）図４は本発明の一実施形態による電
界効果トランジスタ２１の概略断面図である。この電界
効果トランジスタ２１は、半導体基板２２の上にチャン
ネル層（ｎ型低抵抗層）２３、高抵抗層（ｉ型層）２４
及びｎ型又はｎ⁺型の表面低抵抗層２５を積層し、表面
低抵抗層２５に設けたリセス３０の両側において表面低
抵抗層２５から半導体基板２２までｎ型不純物をイオン
注入してｎ⁺注入領域（ソース領域、ドレイン領域）２
６，２７を形成し、このｎ⁺注入領域２６，２７の上面
にそれぞれソース電極２８とドレイン電極２９を形成
し、リセス３０内において高抵抗層２４の上にゲート電
極３１を形成したものである。ここで、ゲート電極３１
の側面と表面低抵抗層２５の側端との間には、ゲート電
極３１とソース電極２８（又は、ドレイン電極２９）が
短絡しないよう、ギャップを設ける必要があるが、この
ギャップはきるだけ狭くすることが好ましい。

【００１７】この電界効果トランジスタ２１の製造手順
を図５（ａ）〜（ｈ）により説明する。まず、半絶縁性
ＧａＡｓ基板やＳｉ基板などの半導体基板２２の上に、
ｎ型低抵抗層（キャリア濃度ｎ＝１０¹⁷〜１０¹⁹ｃ
ｍ^-3、膜厚５〜１００ｎｍ）からなるチャンネル層２
３、ほぼｉ型の高抵抗層２４（キャリア濃度ｎ＜１０¹⁶
ｃｍ^-3またはｐ＜１０¹⁶ｃｍ^-3、膜厚５〜１００ｎ
ｍ）、ｎ型の表面低抵抗層２５（ｎ＝１０¹⁷〜１０¹⁹ｃ
ｍ^-3、膜厚５〜１００ｎｍ）をエピタキシャル成長法や
イオン注入法などによって順次積層する［図５
（ａ）］。

【００１８】この後、ソース領域やドレイン領域となる
領域を除いて表面低抵抗層２５をレジスト膜３２によっ
て覆い、このレジスト膜３２をマスクとして半導体基板
２２に達する深さまでＳｉイオンを注入してｎ⁺注入領
域２６，２７を形成する［図５（ｂ）］。さらに、この
レジスト膜３２の上からオーミック電極用の金属材料３
３を真空蒸着させ［図５（ｃ）］、リフトオフ法により
ｎ⁺注入領域２６，２７の表面にオーミック接触するソ
ース電極２８及びドレイン電極２９を形成する［図５
（ｄ）］。

【００１９】次に、ソース電極２８及びドレイン電極２
９を覆うようにしてゲート電極形成用のフォトレジスト
膜３４を作製し、フォトレジスト膜３４にゲート電極形
成用の窓３５を開口する［図５（ｅ）］。このフォトレ
ジスト膜３４を用いて表面低抵抗層２５を選択的にウエ
ットエッチングし、ゲート電極形成部に窓３５よりも若
干幅の広いリセス３０を形成し、リセス３０内に高抵抗
層２４を露出させる［図５（ｆ）］。

【００２０】ついで、このフォトレジスト膜３４の上か
ら、ショットキー電極用の金属材料３６（例えば、Ｔｉ
／Ｐｔ／Ａｕ）を真空蒸着等によって堆積させ［図５
（ｇ）］、フォトレジスト膜３４を除去すると、リフト
オフ法によって、高抵抗層２４とショットキー接合する
ゲート電極３１がリセス３０内に形成される［図５
（ｈ）］。

【００２１】こうして完成された電界効果トランジスタ
２１のキャリア濃度プロファイルを図６（ａ）（ｂ）
（ｃ）又は図７（ａ）（ｂ）（ｃ）に示す。図６（ａ）
（ｂ）（ｃ）はチャンネル層２３、高抵抗層２４及び表
面低抵抗層２５をエピタキシャル成長法によって作製し
た場合のキャリア濃度プロファイル、図７（ａ）（ｂ）
（ｃ）はチャンネル層２３、高抵抗層２４及び表面低抵
抗層２５をイオン注入法によって作製した場合のキャリ
ア濃度プロファイルであって、図６（ａ）及び図７
（ａ）はいずれもゲート電極３１の直下における深さ方
向に沿ってのキャリア濃度プロファイルを示し、図６
（ｂ）及び図７（ｂ）はソース電極２８又はドレイン電
極２９の直下でのキャリア濃度プロファイルを示し、図
６（ｃ）及び図７（ｃ）はゲート電極３１とソース電極
２８（又は、ドレイン電極２９）の間の目空き部分３７
におけるキャリア濃度プロファイルを示している。

【００２２】このような構造の電界効果トランジスタ２
１によれば、図４に示されているように、ゲート電極３
１及びソース電極２８（又は、ドレイン電極２９）の間
の目空き部分３７が表面低抵抗層２５によって覆われて
いるので、目空き部分３７で表面低抵抗層２５に生じて
いる表面準位には、表面低抵抗層２５からキャリアを供
給することができ、目空き部分３７における表面空乏層
を消失もしくは収縮させることができる。従って、目空
き部分３７における表面空乏層がチャンネル層２３にま
で伸びてゲート・ソース間の入力抵抗等の寄生抵抗が大
きくなるのを防止することができる。

【００２３】一方、ゲート電極３１とソース電極２８
（又は、ドレイン電極２９）との導電経路には高抵抗層
２４が存在しているので、ゲート電極３１とソース電極
２８（又は、ドレイン電極２９）の間の耐圧が向上す
る。従って、このような構造の電界効果トランジスタ２
１によれば、チャンネル層２３の空乏化を避けて寄生抵
抗を小さくすると同時に、高耐圧化を図ることができ
る。

【００２４】（第２の実施形態）図８は本発明の別な実
施形態による電界効果トランジスタ４１の構造を示す概
略断面図、図９（ａ）（ｂ）はその製造工程の一部を示
す図である。この電界効果トランジスタ４１を製造手順
に沿って説明する。

【００２５】まず、第１の実施形態の場合と同様にし
て、半導体基板２２の上にｎ型低抵抗層からなるチャン
ネル層２３、ほぼｉ型の高抵抗層２４及びｎ型又はｎ⁺
型の表面低抵抗層２５をエピタキシャル成長法により、
あるいはイオン注入法により形成する。この後、表面低
抵抗層２５の上にレジスト膜４２を成膜し、レジスト膜
４２のソース電極及びドレイン電極を形成しようとする
領域を開口する。ついで、このレジスト膜４２をマスク
として表面低抵抗層２５及び高抵抗層２４をエッチング
除去し、チャンネル層２３を露出させ［図９（ａ）］、
露出したチャンネル層２３の表面にオーミック金属を蒸
着させてソース電極２８及びドレイン電極２９を形成す
る。

【００２６】次に、チャンネル層２３の上に形成された
メサ型をした部分の中央部にゲート電極形成用の窓４４
を開口されたフォトレジスト膜４３で覆い、このフォト
レジスト膜４３をマスクとして表面低抵抗層２５を選択
的にリセスエッチングすることにより、表面低抵抗層２
５にリセス３０を形成すると共にリセス３０内に高抵抗
層２４を露出させる。ついで、リセス３０内において高
抵抗層２４の表面にショットキー電極用金属材料（例え
ば、Ｔｉ／Ｐｔ／Ａｕ）を堆積させ、高抵抗層２４にシ
ョットキー接合したゲート電極３１を形成し、図８のよ
うな電界効果トランジスタ４１を完成する。

【００２７】こうして完成された電界効果トランジスタ
４１のキャリア濃度プロファイルを図１０（ａ）（ｂ）
（ｃ）又は図１１（ａ）（ｂ）（ｃ）に示す。図１０
（ａ）（ｂ）（ｃ）はチャンネル層２３、高抵抗層２４
及び表面低抵抗層２５をエピタキシャル成長法によって
作製した場合のキャリア濃度プロファイル、図１１
（ａ）（ｂ）（ｃ）はチャンネル層２３、高抵抗層２４
及び表面低抵抗層２５をイオン注入法によって作製した
場合のキャリア濃度プロファイルであって、図１０
（ａ）及び図１１（ａ）はいずれもゲート電極３１の直
下における深さ方向に沿ってのキャリア濃度プロファイ
ルを示し、図１０（ｂ）及び図１１（ｂ）はソース電極
２８又はドレイン電極２９の直下でのキャリア濃度プロ
ファイルを示し、図１０（ｃ）及び図１１（ｃ）はゲー
ト電極３１とソース電極２８（又は、ドレイン電極２
９）の間の目空き部分３７におけるキャリア濃度プロフ
ァイルを示している。

【００２８】このような構造の電界効果トランジスタで
も、図８に示されているように、ゲート電極３１及びソ
ース電極２８（又は、ドレイン電極２９）の間の目空き
部分３７は表面低抵抗層２５によって覆われているの
で、目空き部分３７で表面低抵抗層２５に生じている表
面準位には、表面低抵抗層２５からキャリアを供給する
ことができ、目空き部分３７における表面空乏層を消失
もしくは収縮させることができる。従って、目空き部分
３７における表面空乏層がチャンネル層２３にまで伸び
てゲート・ソース間の入力抵抗等の寄生抵抗が大きくな
るのを防止することができる。

【００２９】一方、ゲート電極３１とソース電極２８
（又は、ドレイン電極２９）との導電経路には高抵抗層
２４が存在しているので、ゲート電極３１とソース電極
２８（又は、ドレイン電極２９）の間の耐圧が向上す
る。従って、このような構造の電界効果トランジスタ４
１によれば、チャンネル層２３の空乏化を避けて寄生抵
抗を小さくすると同時に、高耐圧化を図ることができ
る。

【００３０】（第３の実施形態）図１２は本発明のさら
に別な実施形態による電界効果トランジスタ５１の概略
断面図である。この電界効果トランジスタ５１にあって
は、半導体基板２２の上にチャンネル層（ｎ型低抵抗
層）２３、高抵抗層（ｉ型層）２４及びｎ型又はｎ+型
の表面低抵抗層２５を積層し、表面低抵抗層２５に設け
たリセス３０内において高抵抗層２４の上にゲート電極
３１を形成している。さらに、リセス３０の両側におい
て表面低抵抗層２５をエッチング除去して高抵抗層２４
を露出させ、露出した高抵抗層２４から半導体基板２２
までｎ型不純物をイオン注入してｎ⁺注入領域（ソース
領域、ドレイン領域）２６，２７を形成し、このｎ⁺注
入領域２６，２７の上面にそれぞれソース電極２８とド
レイン電極２９を形成している。ゲート電極３１とソー
ス電極２８及びドレイン電極２９の間の目空き部分５２
は表面低抵抗層２５によって覆われている。但し、ゲー
ト電極３１及び表面低抵抗層２５の間とソース電極２８
及び表面低抵抗層２５の間の少なくとも一方には耐圧を
考慮したギャップを設けてあり、ゲート電極３１及び表
面低抵抗層２５の間とドレイン電極２９及び表面低抵抗
層２５の間の少なくとも一方にも耐圧を考慮したギャッ
プを設けてある。

【００３１】このような構造の電界効果トランジスタ５
１にあっても、チャンネル層２２の空乏化を避けて寄生
抵抗を小さくすると同時に、高耐圧化を図ることができ
ることは明らかである。

【００３２】なお、第１〜第３の実施形態では、リセス
構造として高抵抗層２４の上にゲート電極３１を設けて
いるが、リセス構造とすることなく表面低抵抗層２５の
上にゲート電極３１を設けても差し支えない。

【００３３】（第４の実施形態）目空き部分に発生する
表面空乏層は、寄生抵抗を増大させない程度であれば、
高抵抗層やチャンネル層まで伸びていても差し支えない
が、表面空乏層はできるだけ表面低抵抗層の内部で終端
していることが望ましい。

【００３４】図１３は表面低抵抗層２５におけるキャリ
ア濃度と表面空乏層厚（表面空乏層の深さ）との関係を
示している。従って、あるキャリア濃度の表面低抵抗層
２５に対しては、図１３により当該キャリア濃度に対応
する表面空乏層厚を求め、その表面空乏層厚よりも表面
低抵抗層２５の膜厚を大きくすればよい。あるいは、あ
る膜厚の表面低抵抗層２５に対しては、図１３により当
該膜厚と等しい表面空乏層厚に対応するキャリア濃度を
求め、求めたキャリア濃度よりも大きなキャリア濃度と
すればよい。例えば、表面低抵抗層２５のキャリア濃度
が１×１０¹⁹ｃｍ^-3であれば、表面低抵抗層２５の膜厚
は１０ｎｍ以上にすればよく、逆に、表面低抵抗層２５
の膜厚が１００ｎｍであれば、表面低抵抗層２５のキャ
リア濃度を１×１０¹⁷ｃｍ^-3以上にすればよい。

【００３５】（第５の実施形態）図１４は本発明のさら
に別な実施形態による電界効果トランジスタ６１の構造
を示す概略断面図である。この電界効果トランジスタ６
１にあっては、半導体基板２２の上にチャンネル層（ｎ
型）２３、高抵抗層（ｉ型）２４及び表面高抵抗層（ｉ
型）６２を積層した後、デルタドーピング法やパルスド
ーピング法等の手法により表面高抵抗層６２の内部（例
えば、中央部）にキャリアドーピング層６３を薄く形成
し、表面高抵抗層６２に形成したリセス３０内において
高抵抗層２４の上にゲート電極３１を形成したものであ
る。なお、図１４では、ソース電極２８及びドレイン電
極２９は、表面に露出させたチャンネル層２３の上に形
成しているが、表面に露出させた高抵抗層２４から半導
体基板２２までイオン注入して形成されたｎ⁺注入領域
の上に形成してもよい（図１２参照）。

【００３６】このような構造の電界効果トランジスタ６
１の目空き部分６４におけるキャリア濃度プロファイル
を図１５又は図１６に示す。図１５はチャンネル層２
３、高抵抗層２４及び表面高抵抗層６２をエピタキシャ
ル成長法によって作製し、パルスドーピング法によって
キャリアドーピング層６３を形成した場合のキャリア濃
度プロファイル、図１６はチャンネル層２３、高抵抗層
２４及び表面高抵抗層６２をイオン注入法によって作製
し、デルタドーピング法によってキャリアドーピング層
６３を形成した場合のキャリア濃度プロファイルであっ
て、図１５及び図１６はいずれも目空き部分６４におけ
るキャリア濃度プロファイルを示している。

【００３７】このような構造の電界効果トランジスタ６
１にあっても、表面準位には表面高抵抗層６２内のキャ
リアドーピング層６３からキャリアが供給されるので、
目空き部分６４においてチャンネル層２３に表面空乏層
が伸びるのを防止でき、寄生抵抗が大きくなるのを避け
ることができる。また、ゲート電極３１とソース電極２
８（又は、ドレイン電極２９）との間の導電経路には、
高抵抗層２４が介在しているので、耐圧も大きくなる。

【００３８】ここで、表面空乏層がチャンネル層２３ま
で伸びず、表面高抵抗層６２の内部で終端するようにす
るためには、図１３によってキャリアドーピング層６３
のキャリア濃度から決まる表面空乏層厚よりもキャリア
ドーピング層６３の膜厚が大きくなるようにしておけば
よい。

【００３９】（第６の実施形態）図１７は本発明のさら
に別な実施形態による電界効果トランジスタ６５の構造
を示す概略断面図であって、第５の実施形態の変形例で
ある。この電界効果トランジスタ６５にあっては、半導
体基板２２の上にチャンネル層（ｎ型）２３及び高抵抗
層（ｉ型）２４を積層した後、デルタドーピング法やパ
ルスドーピング法等によって高抵抗層２４の内部にキャ
リアドーピング層６３を薄く形成し、高抵抗層２４の上
にゲート電極３１を形成したものである。このような構
造の電界効果トランジスタ６５にあっても、キャリアド
ーピング層６３によって表面空乏層を収縮させて寄生抵
抗を小さくし、高抵抗層２４によって素子耐圧を高める
ことができる。もっとも、素子動作の信頼性からは、図
１４に示した第５の実施例のような構造が好ましい。

【００４０】（第７の実施形態）図１８は本発明のさら
に別な実施形態による電界効果トランジスタ６６の構造
を示す概略断面図である。この電界効果トランジスタ６
６にあっては、半導体基板２２の上にチャンネル層（ｎ
型）２３、高抵抗層（ｉ型）２４、低抵抗層（ｎ型、ｎ
⁺型）６７及び高抵抗層（ｉ型）６８を積層し、高抵抗
層６８の上にゲート電極３１を形成したものである。こ
のような構造の電界効果トランジスタ６６にあっても、
低抵抗層６７によって表面空乏層を収縮させて寄生抵抗
を小さくし、高抵抗層２４，６８によって耐圧を高める
ことができる。もっとも、素子動作の信頼性からは、図
４に示した第１の実施例のような構造が好ましい。

【００４１】（第８の実施形態）次に、本発明のさらに
別な実施形態による電界効果トランジスタを説明する。
この実施形態は、例えば図４に示したような構造の電界
効果トランジスタ２１において、高抵抗層２４の一部ま
たは全部をチャンネル層２３よりも電子親和力の小さい
半導体層とするものである。例えば、チャンネル層２３
をＧａＡｓ又はＩｎＧａＡｓによって形成し、高抵抗層
２４をＡｌＧａＡｓ又はＩｎＧａＰによって形成するこ
とによって、チャンネル層２３の電子親和力φ₂₃を大き
くし、高抵抗層２４の電子親和力φ₂₄を小さくすること
ができる。あるいは、チャンネル層２３をＩｎＧａＡｓ
によって形成し、高抵抗層２４をＧａＡｓによって形成
することによって、チャンネル層２３の電子親和力φ₂₃
を大きくし、高抵抗層２４の電子親和力φ₂₄を小さくす
ることもできる。

【００４２】図１９は当該実施形態におけるチャンネル
層２３と高抵抗層２４の電子親和力φ₂₃，φ₂₄を示すエ
ネルギー準位図であって、電子親和力とは、真空準位と
伝導帯下端とのエネルギー差である。高抵抗層２４にお
ける電子親和力φ₂₄よりもチャンネル層２３における電
子親和力φ₂₃が大きく、電子は電子親和力の大きなチャ
ンネル層２３に閉じ込められるので、素子の耐圧を高
め、ピンチオフ特性を良好にすることができる。また、
短チャンネル効果も防止することができる。

【図面の簡単な説明】

【図１】従来のセルフアラインイオン注入構造の電界効
果トランジスタを示す概略断面図である。

【図２】従来のリセスエッチング構造の電界効果トラン
ジスタを示す概略断面図である。

【図３】従来の埋込チャンネル構造の電界効果トランジ
スタを示す概略断面図である。

【図４】本発明の一実施形態による電界効果トランジス
タの構造を示す概略断面図である。

【図５】（ａ）〜（ｈ）は同上の電界効果トランジスタ
の製造方法を説明する図である。

【図６】（ａ）（ｂ）（ｃ）はエピタキシャル成長法に
より製作された同上の電界効果トランジスタのキャリア
濃度プロファイルを示す図である。

【図７】（ａ）（ｂ）（ｃ）はイオン注入法により製作
された同上の電界効果トランジスタのキャリア濃度プロ
ファイルを示す図である。

【図８】本発明の別な実施形態による電界効果トランジ
スタの構造を示す概略断面図である。

【図９】（ａ）（ｂ）は同上の電界効果トランジスタの
製造方法の一部を示す図である。

【図１０】（ａ）（ｂ）（ｃ）はエピタキシャル成長法
により製作された同上の電界効果トランジスタのキャリ
ア濃度プロファイルを示す図である。

【図１１】（ａ）（ｂ）（ｃ）はイオン注入法により製
作された同上の電界効果トランジスタのキャリア濃度プ
ロファイルを示す図である。

【図１２】本発明のさらに別な実施形態による電界効果
トランジスタの構造を示す概略断面図である。

【図１３】本発明のさらに別な実施形態を説明するため
の図である。

【図１４】本発明のさらに別な実施形態による電界効果
トランジスタの構造を示す概略断面図である。

【図１５】エピタキシャル成長法により製作された同上
の電界効果トランジスタのキャリア濃度プロファイルを
示す図である。

【図１６】イオン注入法により製作された同上の電界効
果トランジスタのキャリア濃度プロファイルを示す図で
ある。

【図１７】本発明のさらに別な実施形態による電界効果
トランジスタの構造を示す概略断面図である。

【図１８】本発明のさらに別な実施形態による電界効果
トランジスタの構造を示す概略断面図である。

【図１９】本発明のさらに別な実施形態による電界効果
トランジスタを説明するエネルギー準位図である。

【符号の説明】

２２半導体基板２３チャンネル層２４高抵抗層２５表面低抵抗層２６，２７ｎ⁺注入領域２８ソース電極２９ドレイン電極３１ゲート電極６２表面高抵抗層６３キャリアドーピング層

Claims

【特許請求の範囲】

【請求項１】ゲート電極及びオーミック電極間の領域
において、低抵抗電子走行層の上方に高抵抗半導体層を
形成し、当該高抵抗半導体層の上方に低抵抗半導体層を
形成し、前記高抵抗半導体層もしくは当該高抵抗半導体層よりも
上方の半導体層の上面にゲート電極を設けたことを特徴
とする電界効果型半導体素子。
【請求項２】前記ゲート電極とオーミック電極の間の
いずれの導電経路にも高抵抗半導体層が介在しているこ
とを特徴とする、請求項１に記載の電界効果型半導体素
子。
【請求項３】半導体基板の上方に、低抵抗電子走行
層、高抵抗半導体層及び低抵抗半導体層を積層し、この
低抵抗半導体層を選択的に除去することによってリセス
を形成し、当該リセス内に露出した高抵抗半導体層の上
にゲート電極を形成したことを特徴とする、請求項１又
は２に記載の電界効果型半導体素子。
【請求項４】前記低抵抗半導体層は、ゲート電極とオ
ーミック電極のうち、少なくともいずれか一方と離間し
ていることを特徴とする、請求項１〜３に記載の電界効
果型半導体素子。
【請求項５】前記ゲート電極とオーミック電極の間の
領域において、表面準位による空乏層を、もっとも表面
近くに位置する低抵抗半導体層の内部で終端させたこと
を特徴とする、請求項１〜４に記載の電界効果型半導体
素子。
【請求項６】前記高抵抗半導体層の一部もしくは全体
を前記電子走行層よりも電子親和力の小さい半導体層と
したことを特徴とする、請求項１〜５に記載の電界効果
型半導体素子。