JPH10223653A - 電界効果型半導体素子 - Google Patents
電界効果型半導体素子Info
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- JPH10223653A JPH10223653A JP4005297A JP4005297A JPH10223653A JP H10223653 A JPH10223653 A JP H10223653A JP 4005297 A JP4005297 A JP 4005297A JP 4005297 A JP4005297 A JP 4005297A JP H10223653 A JPH10223653 A JP H10223653A
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Abstract
することによって寄生抵抗を低減させ、かつ、高耐圧化
を図る。 【解決手段】 半導体基板22の上にn型チャンネル層
23、i型高抵抗層24、n又はn+型表面低抵抗層2
5を積層し、表面低抵抗層25に設けたリセス30内に
おいて高抵抗層24の表面にゲート電極31を形成す
る。また、表面低抵抗層25から半導体基板22に至る
深さまでイオン注入してn+注入領域26,27を形成
し、この上にソース電極28及びドレイン電極29を形
成する。表面低抵抗層25によって表面空乏層を小さく
して寄生抵抗を低減できる。しかも、チャンネル層23
を高抵抗層24の下に埋め込んだ構造とすることによっ
て素子の高耐圧化を図る。
Description
子、特に電界効果トランジスタに関する。
速動作性能など)の向上を図るには、ゲート・ソース間
の入力抵抗等の寄生抵抗を減らすことが重要である。ゲ
ート・ソース間に大きな寄生抵抗が発生する原因として
は、ゲート・ソース間のチャンネル層(電子走行層)が
表面に露出しているために表面空乏層が発生し、この表
面空乏層がチャンネル層の内部に伸びてキャリアの通路
を狭めて高抵抗化することがある。
ライン注入構造の電界効果トランジスタ1を図1に示
す。これは、半導体基板2の上方に設けられたチャンネ
ル層(n型低抵抗層)3の表面にT字形断面をしたゲー
ト電極4を形成し、ゲート電極4をマスクとして、その
両脇にチャンネル層3から半導体基板2までイオン注入
してn+型注入領域(ソース領域、ドレイン電極)5,
6を自己整合的に形成したものである。このような電界
効果トランジスタ1では、ゲート電極4とn+注入領域
5,6との間の目空き部分3aでチャンネル層3が表面
に露出しているので、その表面準位のためにチャンネル
層3内に表面空乏層Vが伸びる。このためチャンネル層
3の電流通路が狭くなってゲート・ソース間の入力抵抗
が増大し、また飽和電流値も制限される。
た従来例であって、リセスエッチング構造を有する電界
効果トランジスタ7である。この構造の電界効果トラン
ジスタ7にあっては、半導体基板2の上方に形成された
チャンネル層(n型低抵抗層)3の上面に、n+型の表
面低抵抗層8を形成し、この表面低抵抗層8の一部をリ
セスエッチングし、リセス9内に露出したチャンネル層
3の上面にゲート電極4を形成し、表面低抵抗層8の上
にソース電極10及びドレイン電極11を形成したもの
である。この電界効果トランジスタ7にあっては、ゲー
ト電極4とソース電極10又はドレイン電極11の間の
目空き領域において表面低抵抗層8が露出しているの
で、表面低抵抗層8から表面準位にキャリア(電子)が
供給される結果、表面空乏層が収縮してゲート・ソース
間の入力抵抗が小さくなる。しかし、この電界効果トラ
ンジスタ7では、ゲート電極4とソース電極10又はド
レイン電極11とがチャンネル層(n型層)3及び表面
低抵抗層(n+型層)8を通して電気的に導通している
ので、表面に露出している表面低抵抗層8の表面準位に
より電界効果トランジスタ7の耐圧が劣化するという問
題がある。
の電界効果トランジスタ12のように、チャンネル層
(n型低抵抗層)3を絶縁層(i型高抵抗層)13の下
に形成し、絶縁層13の上にゲート電極4を形成した場
合には、ゲート電極4とn+注入領域5,6との間に絶
縁層13が存在しているため、耐圧劣化を防ぐことがで
きる。しかしながら、表面が絶縁層13であるため、ゲ
ート電極4の両脇の目空き部分13aにおいて表面空乏
層Vがチャンネル層3まで伸び、ゲート・ソース間が高
抵抗化するという問題がある。
の欠点に鑑みてなされたものであり、その目的とすると
ころは、チャンネル層の空乏化を避けて寄生抵抗を小さ
くすると同時に、高耐圧化を図ることができる電界効果
型半導体素子を提供することにある。
は、ゲート電極及びオーミック電極間の領域において、
低抵抗電子走行層の上方に高抵抗半導体層を形成し、当
該高抵抗半導体層の上方に低抵抗半導体層を形成し、前
記高抵抗半導体層もしくは当該高抵抗半導体層よりも上
方の半導体層の上面にゲート電極を設けたことを特徴と
している。
は、ゲート電極及びオーミック電極間の領域(以下、目
空き部分という)において、電子走行層の上方に低抵抗
半導体層が形成されているので、目空き部分における表
面準位には低抵抗半導体層からキャリアが供給され、表
面空乏層を収縮させることができる。従って、目空き部
分において表面空乏層が電子走行層まで伸びて電流通路
を狭めるのを防止することができ、ゲート・ソース間の
入力抵抗等の寄生抵抗を小さくすることができる。しか
も、電子走行層は高抵抗半導体層の下方に埋め込まれて
いるので、ゲート電極とオーミック電極の間の素子耐圧
を高くすることができる。
の間のいずれの導電経路にも高抵抗半導体層を介在させ
ておけば(請求項2)、電界効果型半導体素子の耐圧を
向上させることができる。
半導体基板の上方に、低抵抗電子走行層、高抵抗半導体
層及び低抵抗半導体層を積層し、この低抵抗半導体層を
選択的に除去することによってリセスを形成し、当該リ
セス内に露出した高抵抗半導体層の上にゲート電極を形
成すれば(請求項3)、ゲート電極の両側に設けられた
オーミック電極との目空き部分では、表面の低抵抗半導
体層によって表面空乏層が電子走行層まで伸びるのを防
ぐことができる。また、ゲート電極は高抵抗半導体層の
上に形成されているので、高抵抗半導体層によってゲー
ト電極とオーミック電極の間を絶縁することができ、素
子の高耐圧化を図ることができる。
よれば、チャンネル層の空乏化を避けて寄生抵抗を小さ
くすると同時に、高耐圧化を図ることができる。
導体層を、ゲート電極とオーミック電極のうち少なくと
もいずれか一方と離間させておけば、ゲート電極とオー
ミック電極が短絡するのを防止し、耐圧を確保できる。
ート電極とオーミック電極の間の領域において、表面準
位による空乏層を、もっとも表面近くに位置する低抵抗
半導体層の内部で終端させることが好ましい。
濃度との間に一定の関係を持たせることにより、低抵抗
半導体層の内部で表面空乏層を終端させることができ、
電子走行層に表面空乏層が侵入しないようにできる。
半導体層の一部もしくは全体を電子走行層よりも電子親
和力の小さい半導体層とすれば、電子は電子親和力の大
きな電子走行層に閉じ込められるので、素子の耐圧を高
め、ピンチオフ特性を良好にすることができる。また、
短チャンネル効果も防止することができる。
界効果トランジスタ21の概略断面図である。この電界
効果トランジスタ21は、半導体基板22の上にチャン
ネル層(n型低抵抗層)23、高抵抗層(i型層)24
及びn型又はn+型の表面低抵抗層25を積層し、表面
低抵抗層25に設けたリセス30の両側において表面低
抵抗層25から半導体基板22までn型不純物をイオン
注入してn+注入領域(ソース領域、ドレイン領域)2
6,27を形成し、このn+注入領域26,27の上面
にそれぞれソース電極28とドレイン電極29を形成
し、リセス30内において高抵抗層24の上にゲート電
極31を形成したものである。ここで、ゲート電極31
の側面と表面低抵抗層25の側端との間には、ゲート電
極31とソース電極28(又は、ドレイン電極29)が
短絡しないよう、ギャップを設ける必要があるが、この
ギャップはきるだけ狭くすることが好ましい。
を図5(a)〜(h)により説明する。まず、半絶縁性
GaAs基板やSi基板などの半導体基板22の上に、
n型低抵抗層(キャリア濃度n=1017〜1019c
m-3、膜厚5〜100nm)からなるチャンネル層2
3、ほぼi型の高抵抗層24(キャリア濃度n<1016
cm-3またはp<1016cm-3、膜厚5〜100n
m)、n型の表面低抵抗層25(n=1017〜1019c
m-3、膜厚5〜100nm)をエピタキシャル成長法や
イオン注入法などによって順次積層する[図5
(a)]。
領域を除いて表面低抵抗層25をレジスト膜32によっ
て覆い、このレジスト膜32をマスクとして半導体基板
22に達する深さまでSiイオンを注入してn+注入領
域26,27を形成する[図5(b)]。さらに、この
レジスト膜32の上からオーミック電極用の金属材料3
3を真空蒸着させ[図5(c)]、リフトオフ法により
n+注入領域26,27の表面にオーミック接触するソ
ース電極28及びドレイン電極29を形成する[図5
(d)]。
9を覆うようにしてゲート電極形成用のフォトレジスト
膜34を作製し、フォトレジスト膜34にゲート電極形
成用の窓35を開口する[図5(e)]。このフォトレ
ジスト膜34を用いて表面低抵抗層25を選択的にウエ
ットエッチングし、ゲート電極形成部に窓35よりも若
干幅の広いリセス30を形成し、リセス30内に高抵抗
層24を露出させる[図5(f)]。
ら、ショットキー電極用の金属材料36(例えば、Ti
/Pt/Au)を真空蒸着等によって堆積させ[図5
(g)]、フォトレジスト膜34を除去すると、リフト
オフ法によって、高抵抗層24とショットキー接合する
ゲート電極31がリセス30内に形成される[図5
(h)]。
21のキャリア濃度プロファイルを図6(a)(b)
(c)又は図7(a)(b)(c)に示す。図6(a)
(b)(c)はチャンネル層23、高抵抗層24及び表
面低抵抗層25をエピタキシャル成長法によって作製し
た場合のキャリア濃度プロファイル、図7(a)(b)
(c)はチャンネル層23、高抵抗層24及び表面低抵
抗層25をイオン注入法によって作製した場合のキャリ
ア濃度プロファイルであって、図6(a)及び図7
(a)はいずれもゲート電極31の直下における深さ方
向に沿ってのキャリア濃度プロファイルを示し、図6
(b)及び図7(b)はソース電極28又はドレイン電
極29の直下でのキャリア濃度プロファイルを示し、図
6(c)及び図7(c)はゲート電極31とソース電極
28(又は、ドレイン電極29)の間の目空き部分37
におけるキャリア濃度プロファイルを示している。
1によれば、図4に示されているように、ゲート電極3
1及びソース電極28(又は、ドレイン電極29)の間
の目空き部分37が表面低抵抗層25によって覆われて
いるので、目空き部分37で表面低抵抗層25に生じて
いる表面準位には、表面低抵抗層25からキャリアを供
給することができ、目空き部分37における表面空乏層
を消失もしくは収縮させることができる。従って、目空
き部分37における表面空乏層がチャンネル層23にま
で伸びてゲート・ソース間の入力抵抗等の寄生抵抗が大
きくなるのを防止することができる。
(又は、ドレイン電極29)との導電経路には高抵抗層
24が存在しているので、ゲート電極31とソース電極
28(又は、ドレイン電極29)の間の耐圧が向上す
る。従って、このような構造の電界効果トランジスタ2
1によれば、チャンネル層23の空乏化を避けて寄生抵
抗を小さくすると同時に、高耐圧化を図ることができ
る。
施形態による電界効果トランジスタ41の構造を示す概
略断面図、図9(a)(b)はその製造工程の一部を示
す図である。この電界効果トランジスタ41を製造手順
に沿って説明する。
て、半導体基板22の上にn型低抵抗層からなるチャン
ネル層23、ほぼi型の高抵抗層24及びn型又はn+
型の表面低抵抗層25をエピタキシャル成長法により、
あるいはイオン注入法により形成する。この後、表面低
抵抗層25の上にレジスト膜42を成膜し、レジスト膜
42のソース電極及びドレイン電極を形成しようとする
領域を開口する。ついで、このレジスト膜42をマスク
として表面低抵抗層25及び高抵抗層24をエッチング
除去し、チャンネル層23を露出させ[図9(a)]、
露出したチャンネル層23の表面にオーミック金属を蒸
着させてソース電極28及びドレイン電極29を形成す
る。
メサ型をした部分の中央部にゲート電極形成用の窓44
を開口されたフォトレジスト膜43で覆い、このフォト
レジスト膜43をマスクとして表面低抵抗層25を選択
的にリセスエッチングすることにより、表面低抵抗層2
5にリセス30を形成すると共にリセス30内に高抵抗
層24を露出させる。ついで、リセス30内において高
抵抗層24の表面にショットキー電極用金属材料(例え
ば、Ti/Pt/Au)を堆積させ、高抵抗層24にシ
ョットキー接合したゲート電極31を形成し、図8のよ
うな電界効果トランジスタ41を完成する。
41のキャリア濃度プロファイルを図10(a)(b)
(c)又は図11(a)(b)(c)に示す。図10
(a)(b)(c)はチャンネル層23、高抵抗層24
及び表面低抵抗層25をエピタキシャル成長法によって
作製した場合のキャリア濃度プロファイル、図11
(a)(b)(c)はチャンネル層23、高抵抗層24
及び表面低抵抗層25をイオン注入法によって作製した
場合のキャリア濃度プロファイルであって、図10
(a)及び図11(a)はいずれもゲート電極31の直
下における深さ方向に沿ってのキャリア濃度プロファイ
ルを示し、図10(b)及び図11(b)はソース電極
28又はドレイン電極29の直下でのキャリア濃度プロ
ファイルを示し、図10(c)及び図11(c)はゲー
ト電極31とソース電極28(又は、ドレイン電極2
9)の間の目空き部分37におけるキャリア濃度プロフ
ァイルを示している。
も、図8に示されているように、ゲート電極31及びソ
ース電極28(又は、ドレイン電極29)の間の目空き
部分37は表面低抵抗層25によって覆われているの
で、目空き部分37で表面低抵抗層25に生じている表
面準位には、表面低抵抗層25からキャリアを供給する
ことができ、目空き部分37における表面空乏層を消失
もしくは収縮させることができる。従って、目空き部分
37における表面空乏層がチャンネル層23にまで伸び
てゲート・ソース間の入力抵抗等の寄生抵抗が大きくな
るのを防止することができる。
(又は、ドレイン電極29)との導電経路には高抵抗層
24が存在しているので、ゲート電極31とソース電極
28(又は、ドレイン電極29)の間の耐圧が向上す
る。従って、このような構造の電界効果トランジスタ4
1によれば、チャンネル層23の空乏化を避けて寄生抵
抗を小さくすると同時に、高耐圧化を図ることができ
る。
に別な実施形態による電界効果トランジスタ51の概略
断面図である。この電界効果トランジスタ51にあって
は、半導体基板22の上にチャンネル層(n型低抵抗
層)23、高抵抗層(i型層)24及びn型又はn+型
の表面低抵抗層25を積層し、表面低抵抗層25に設け
たリセス30内において高抵抗層24の上にゲート電極
31を形成している。さらに、リセス30の両側におい
て表面低抵抗層25をエッチング除去して高抵抗層24
を露出させ、露出した高抵抗層24から半導体基板22
までn型不純物をイオン注入してn+注入領域(ソース
領域、ドレイン領域)26,27を形成し、このn+注
入領域26,27の上面にそれぞれソース電極28とド
レイン電極29を形成している。ゲート電極31とソー
ス電極28及びドレイン電極29の間の目空き部分52
は表面低抵抗層25によって覆われている。但し、ゲー
ト電極31及び表面低抵抗層25の間とソース電極28
及び表面低抵抗層25の間の少なくとも一方には耐圧を
考慮したギャップを設けてあり、ゲート電極31及び表
面低抵抗層25の間とドレイン電極29及び表面低抵抗
層25の間の少なくとも一方にも耐圧を考慮したギャッ
プを設けてある。
1にあっても、チャンネル層22の空乏化を避けて寄生
抵抗を小さくすると同時に、高耐圧化を図ることができ
ることは明らかである。
構造として高抵抗層24の上にゲート電極31を設けて
いるが、リセス構造とすることなく表面低抵抗層25の
上にゲート電極31を設けても差し支えない。
表面空乏層は、寄生抵抗を増大させない程度であれば、
高抵抗層やチャンネル層まで伸びていても差し支えない
が、表面空乏層はできるだけ表面低抵抗層の内部で終端
していることが望ましい。
ア濃度と表面空乏層厚(表面空乏層の深さ)との関係を
示している。従って、あるキャリア濃度の表面低抵抗層
25に対しては、図13により当該キャリア濃度に対応
する表面空乏層厚を求め、その表面空乏層厚よりも表面
低抵抗層25の膜厚を大きくすればよい。あるいは、あ
る膜厚の表面低抵抗層25に対しては、図13により当
該膜厚と等しい表面空乏層厚に対応するキャリア濃度を
求め、求めたキャリア濃度よりも大きなキャリア濃度と
すればよい。例えば、表面低抵抗層25のキャリア濃度
が1×1019cm-3であれば、表面低抵抗層25の膜厚
は10nm以上にすればよく、逆に、表面低抵抗層25
の膜厚が100nmであれば、表面低抵抗層25のキャ
リア濃度を1×1017cm-3以上にすればよい。
に別な実施形態による電界効果トランジスタ61の構造
を示す概略断面図である。この電界効果トランジスタ6
1にあっては、半導体基板22の上にチャンネル層(n
型)23、高抵抗層(i型)24及び表面高抵抗層(i
型)62を積層した後、デルタドーピング法やパルスド
ーピング法等の手法により表面高抵抗層62の内部(例
えば、中央部)にキャリアドーピング層63を薄く形成
し、表面高抵抗層62に形成したリセス30内において
高抵抗層24の上にゲート電極31を形成したものであ
る。なお、図14では、ソース電極28及びドレイン電
極29は、表面に露出させたチャンネル層23の上に形
成しているが、表面に露出させた高抵抗層24から半導
体基板22までイオン注入して形成されたn+注入領域
の上に形成してもよい(図12参照)。
1の目空き部分64におけるキャリア濃度プロファイル
を図15又は図16に示す。図15はチャンネル層2
3、高抵抗層24及び表面高抵抗層62をエピタキシャ
ル成長法によって作製し、パルスドーピング法によって
キャリアドーピング層63を形成した場合のキャリア濃
度プロファイル、図16はチャンネル層23、高抵抗層
24及び表面高抵抗層62をイオン注入法によって作製
し、デルタドーピング法によってキャリアドーピング層
63を形成した場合のキャリア濃度プロファイルであっ
て、図15及び図16はいずれも目空き部分64におけ
るキャリア濃度プロファイルを示している。
1にあっても、表面準位には表面高抵抗層62内のキャ
リアドーピング層63からキャリアが供給されるので、
目空き部分64においてチャンネル層23に表面空乏層
が伸びるのを防止でき、寄生抵抗が大きくなるのを避け
ることができる。また、ゲート電極31とソース電極2
8(又は、ドレイン電極29)との間の導電経路には、
高抵抗層24が介在しているので、耐圧も大きくなる。
で伸びず、表面高抵抗層62の内部で終端するようにす
るためには、図13によってキャリアドーピング層63
のキャリア濃度から決まる表面空乏層厚よりもキャリア
ドーピング層63の膜厚が大きくなるようにしておけば
よい。
に別な実施形態による電界効果トランジスタ65の構造
を示す概略断面図であって、第5の実施形態の変形例で
ある。この電界効果トランジスタ65にあっては、半導
体基板22の上にチャンネル層(n型)23及び高抵抗
層(i型)24を積層した後、デルタドーピング法やパ
ルスドーピング法等によって高抵抗層24の内部にキャ
リアドーピング層63を薄く形成し、高抵抗層24の上
にゲート電極31を形成したものである。このような構
造の電界効果トランジスタ65にあっても、キャリアド
ーピング層63によって表面空乏層を収縮させて寄生抵
抗を小さくし、高抵抗層24によって素子耐圧を高める
ことができる。もっとも、素子動作の信頼性からは、図
14に示した第5の実施例のような構造が好ましい。
に別な実施形態による電界効果トランジスタ66の構造
を示す概略断面図である。この電界効果トランジスタ6
6にあっては、半導体基板22の上にチャンネル層(n
型)23、高抵抗層(i型)24、低抵抗層(n型、n
+型)67及び高抵抗層(i型)68を積層し、高抵抗
層68の上にゲート電極31を形成したものである。こ
のような構造の電界効果トランジスタ66にあっても、
低抵抗層67によって表面空乏層を収縮させて寄生抵抗
を小さくし、高抵抗層24,68によって耐圧を高める
ことができる。もっとも、素子動作の信頼性からは、図
4に示した第1の実施例のような構造が好ましい。
別な実施形態による電界効果トランジスタを説明する。
この実施形態は、例えば図4に示したような構造の電界
効果トランジスタ21において、高抵抗層24の一部ま
たは全部をチャンネル層23よりも電子親和力の小さい
半導体層とするものである。例えば、チャンネル層23
をGaAs又はInGaAsによって形成し、高抵抗層
24をAlGaAs又はInGaPによって形成するこ
とによって、チャンネル層23の電子親和力φ23を大き
くし、高抵抗層24の電子親和力φ24を小さくすること
ができる。あるいは、チャンネル層23をInGaAs
によって形成し、高抵抗層24をGaAsによって形成
することによって、チャンネル層23の電子親和力φ23
を大きくし、高抵抗層24の電子親和力φ24を小さくす
ることもできる。
層23と高抵抗層24の電子親和力φ23,φ24を示すエ
ネルギー準位図であって、電子親和力とは、真空準位と
伝導帯下端とのエネルギー差である。高抵抗層24にお
ける電子親和力φ24よりもチャンネル層23における電
子親和力φ23が大きく、電子は電子親和力の大きなチャ
ンネル層23に閉じ込められるので、素子の耐圧を高
め、ピンチオフ特性を良好にすることができる。また、
短チャンネル効果も防止することができる。
果トランジスタを示す概略断面図である。
ジスタを示す概略断面図である。
スタを示す概略断面図である。
タの構造を示す概略断面図である。
の製造方法を説明する図である。
より製作された同上の電界効果トランジスタのキャリア
濃度プロファイルを示す図である。
された同上の電界効果トランジスタのキャリア濃度プロ
ファイルを示す図である。
スタの構造を示す概略断面図である。
製造方法の一部を示す図である。
により製作された同上の電界効果トランジスタのキャリ
ア濃度プロファイルを示す図である。
作された同上の電界効果トランジスタのキャリア濃度プ
ロファイルを示す図である。
トランジスタの構造を示す概略断面図である。
の図である。
トランジスタの構造を示す概略断面図である。
の電界効果トランジスタのキャリア濃度プロファイルを
示す図である。
果トランジスタのキャリア濃度プロファイルを示す図で
ある。
トランジスタの構造を示す概略断面図である。
トランジスタの構造を示す概略断面図である。
トランジスタを説明するエネルギー準位図である。
Claims (6)
- 【請求項1】 ゲート電極及びオーミック電極間の領域
において、低抵抗電子走行層の上方に高抵抗半導体層を
形成し、当該高抵抗半導体層の上方に低抵抗半導体層を
形成し、 前記高抵抗半導体層もしくは当該高抵抗半導体層よりも
上方の半導体層の上面にゲート電極を設けたことを特徴
とする電界効果型半導体素子。 - 【請求項2】 前記ゲート電極とオーミック電極の間の
いずれの導電経路にも高抵抗半導体層が介在しているこ
とを特徴とする、請求項1に記載の電界効果型半導体素
子。 - 【請求項3】 半導体基板の上方に、低抵抗電子走行
層、高抵抗半導体層及び低抵抗半導体層を積層し、この
低抵抗半導体層を選択的に除去することによってリセス
を形成し、当該リセス内に露出した高抵抗半導体層の上
にゲート電極を形成したことを特徴とする、請求項1又
は2に記載の電界効果型半導体素子。 - 【請求項4】 前記低抵抗半導体層は、ゲート電極とオ
ーミック電極のうち、少なくともいずれか一方と離間し
ていることを特徴とする、請求項1〜3に記載の電界効
果型半導体素子。 - 【請求項5】 前記ゲート電極とオーミック電極の間の
領域において、表面準位による空乏層を、もっとも表面
近くに位置する低抵抗半導体層の内部で終端させたこと
を特徴とする、請求項1〜4に記載の電界効果型半導体
素子。 - 【請求項6】 前記高抵抗半導体層の一部もしくは全体
を前記電子走行層よりも電子親和力の小さい半導体層と
したことを特徴とする、請求項1〜5に記載の電界効果
型半導体素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04005297A JP3767759B2 (ja) | 1997-02-07 | 1997-02-07 | 電界効果型半導体素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04005297A JP3767759B2 (ja) | 1997-02-07 | 1997-02-07 | 電界効果型半導体素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10223653A true JPH10223653A (ja) | 1998-08-21 |
JP3767759B2 JP3767759B2 (ja) | 2006-04-19 |
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