JPH02138769A - Ｍｏｓ技術で集積キャパシタを製造するための方法 - Google Patents
Ｍｏｓ技術で集積キャパシタを製造するための方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の分野
この発明は、ＭＯ８技術で、より詳細にはＣＭＯＳ技術
で集積キャパシタを製造するための方法に関する。
で集積キャパシタを製造するための方法に関する。
発明の概要
公知のように近年では、ＣＭＯＳ技術、特に多結晶シリ
コンゲート（ＣＭＯＳシリコンゲート）を用いるＣＭＯ
Ｓ技術は著しく進歩し、高集積レベルおよび低電力消費
を確保し、ＶＬＳＩ発生の複雑なディジタル回路の製造
においてますます一般的になってきた。
コンゲート（ＣＭＯＳシリコンゲート）を用いるＣＭＯ
Ｓ技術は著しく進歩し、高集積レベルおよび低電力消費
を確保し、ＶＬＳＩ発生の複雑なディジタル回路の製造
においてますます一般的になってきた。
より最近では、ＣＭＯＳ技術のこれらの有利な特徴は、
アナログ応用のための多くの装置の製造にも役立つこと
が見い出された。
アナログ応用のための多くの装置の製造にも役立つこと
が見い出された。
事実この方法の優れた制御は、この種類の装置の必要条
件に適した集積コンポーネントの精度および再生産性を
得るのを可能にする。
件に適した集積コンポーネントの精度および再生産性を
得るのを可能にする。
かなりの精度が必要とされる構成要素の１つはキャパシ
タである。その主な必要条件は、小寸法、精確な容量値
、低電流損失および最も重要な低電圧係数（すなわち、
電極に与えられた電圧に従った低百分率容量の変化）で
ある。多くの設計では、この最後のパラメータに必要と
される最大値はおよそ２０ｐｐｍ／ボルトである。
タである。その主な必要条件は、小寸法、精確な容量値
、低電流損失および最も重要な低電圧係数（すなわち、
電極に与えられた電圧に従った低百分率容量の変化）で
ある。多くの設計では、この最後のパラメータに必要と
される最大値はおよそ２０ｐｐｍ／ボルトである。
キャパシタの製造は、以下の必要条件をさらに満たさな
ければならない。それは、他の集積構成要素（トランジ
スタ、抵抗器など）にいかなる修正をも引き起こさずに
現在の製造方法内で実現可能でなければならず、現在開
発されている、より高度の方法で集積度に制限を引き起
こしてはならず（すなわち、設計公差にいかなる影響を
も及はしてはならない）、かつ最小の起こり得る価格の
増加を伴わなければならない。
ければならない。それは、他の集積構成要素（トランジ
スタ、抵抗器など）にいかなる修正をも引き起こさずに
現在の製造方法内で実現可能でなければならず、現在開
発されている、より高度の方法で集積度に制限を引き起
こしてはならず（すなわち、設計公差にいかなる影響を
も及はしてはならない）、かつ最小の起こり得る価格の
増加を伴わなければならない。
ＣＭＯ５型Ｏ５コンゲート回路内で集積されることがで
きるキャパシタは、以下の３つの方法の１つに従って現
在製造されている。
きるキャパシタは、以下の３つの方法の１つに従って現
在製造されている。
第１の方法に従えば、ＭＯ８型キャパシタは、ＣＭＯ３
製造方法において二次製品として得られる。特に、キャ
パシタの一方の電極はシリコンサブストレートによって
形成され、かつ他方は、６ＭＯ３装置のゲート領域を生
じるのにもまた使用される多結晶シリコンの層によって
形成される。
製造方法において二次製品として得られる。特に、キャ
パシタの一方の電極はシリコンサブストレートによって
形成され、かつ他方は、６ＭＯ３装置のゲート領域を生
じるのにもまた使用される多結晶シリコンの層によって
形成される。
ここで、誘電体がゲート酸化物層によって形成される。
この型のキャパシタは、残余の方法に当然影響を及ぼさ
ない。なぜならば、その実行はＣＭＯ８方法の正常な流
れに対して真性（ｉｎｔｒｉｎｓｉｃ）であるからであ
る。しかしながら、この型のキャパシタの問題は、それ
が高電圧係数を有し、そのためそれは精密アナログ回路
においてキャパシタとして全く使用不可能であるという
事実にある。
ない。なぜならば、その実行はＣＭＯ８方法の正常な流
れに対して真性（ｉｎｔｒｉｎｓｉｃ）であるからであ
る。しかしながら、この型のキャパシタの問題は、それ
が高電圧係数を有し、そのためそれは精密アナログ回路
においてキャパシタとして全く使用不可能であるという
事実にある。
第２の方法は、より低い電極がサブストレート内で多量
にドープされた領域によって形成されるという違いはあ
るが、前の方法と同様にキャパシタを製造する。この第
２の解決法は、公知のＣＭＯ８方法に関して付加的なマ
スクを必要とするが、しかしその方法に他のいかなる影
響をも及ぼさない。さらに、このようなキャパシタの製
造費はあまり高くない。しかしながら、３００ｐｐｍ／
ボルトより上の値が得られるので、電圧係数はアナログ
応用によって必要とされるレベルに常に適当であるとは
限らない。したがって、それは常に応用可能であるとは
限らない。
にドープされた領域によって形成されるという違いはあ
るが、前の方法と同様にキャパシタを製造する。この第
２の解決法は、公知のＣＭＯ８方法に関して付加的なマ
スクを必要とするが、しかしその方法に他のいかなる影
響をも及ぼさない。さらに、このようなキャパシタの製
造費はあまり高くない。しかしながら、３００ｐｐｍ／
ボルトより上の値が得られるので、電圧係数はアナログ
応用によって必要とされるレベルに常に適当であるとは
限らない。したがって、それは常に応用可能であるとは
限らない。
第３の可能性は、その電極が、熱酸化によって得られた
酸化物層によって分離された多結晶シリコンの２つの層
によって形成され、かつ誘電体を形成する、キャパシタ
を製造することである。広範囲で用いられるこの型のキ
ャパシタは、精度、電圧係数、相対的単一性および低製
造費に関して必要な条件を満たすが、しかしそれは不利
な点を全く有しないわけではない。事実、典型的なシリ
コンゲートＣＭＯＳ方法では、すべての熱処理が適切に
寸法的に規定され、かつドーピング種（Ｓｐｅｃｉｅｓ
）を拡散することができる温度でのステップのいかなる
付加も、製造された装置の動作を妥協させてもよい製造
された構造において変更を生じさせることができる。他
方では、多結晶シリコンの酸化温度は、低欠陥酸化物を
得るために１０００℃よりも（かつ典型的には１１００
℃よりも）高くなければならない。この熱処理は、それ
が行なわれたすぐ後で（すなわち、トランジスタの能動
区域が形成された後で）、絶縁領域内に含有されたドー
ピングイオン種の変位に作用し、トランジスタが製造さ
れる区域内のその拡散を容易にする。
酸化物層によって分離された多結晶シリコンの２つの層
によって形成され、かつ誘電体を形成する、キャパシタ
を製造することである。広範囲で用いられるこの型のキ
ャパシタは、精度、電圧係数、相対的単一性および低製
造費に関して必要な条件を満たすが、しかしそれは不利
な点を全く有しないわけではない。事実、典型的なシリ
コンゲートＣＭＯＳ方法では、すべての熱処理が適切に
寸法的に規定され、かつドーピング種（Ｓｐｅｃｉｅｓ
）を拡散することができる温度でのステップのいかなる
付加も、製造された装置の動作を妥協させてもよい製造
された構造において変更を生じさせることができる。他
方では、多結晶シリコンの酸化温度は、低欠陥酸化物を
得るために１０００℃よりも（かつ典型的には１１００
℃よりも）高くなければならない。この熱処理は、それ
が行なわれたすぐ後で（すなわち、トランジスタの能動
区域が形成された後で）、絶縁領域内に含有されたドー
ピングイオン種の変位に作用し、トランジスタが製造さ
れる区域内のその拡散を容易にする。
この拡散の効果は、能動区域の効果的な表面を減少させ
、結果としてトランジスタ上にいわゆる「狭まるＪ効果
をもたらし、かつそのしきい値電圧の不所望の増加を有
することである。最小面積幾何学技術を使用するとき、
上述の現象は製造された装置の故障をもたらすことがで
きる。なぜならば、これらはもはやそれらの装置の設計
書に従わないからである。
、結果としてトランジスタ上にいわゆる「狭まるＪ効果
をもたらし、かつそのしきい値電圧の不所望の増加を有
することである。最小面積幾何学技術を使用するとき、
上述の現象は製造された装置の故障をもたらすことがで
きる。なぜならば、これらはもはやそれらの装置の設計
書に従わないからである。
このような効果を補償するために、その方法全体の熱処
理のパラメータを再び規定し、キャパシタのために付加
されたそれを考慮に入れ、これは、長期間の調整動作を
必要とするほかに、最小設計公差を修正する必要性を伴
いかつトランジスタに許容される最小幅を増加させるこ
とが現在必要である。これは当然、方法の集積レベルを
減少させる。
理のパラメータを再び規定し、キャパシタのために付加
されたそれを考慮に入れ、これは、長期間の調整動作を
必要とするほかに、最小設計公差を修正する必要性を伴
いかつトランジスタに許容される最小幅を増加させるこ
とが現在必要である。これは当然、方法の集積レベルを
減少させる。
この状況の下で、この発明の目的は、公知の技術の欠点
を解決し、かつ特に、その仕様書に従う、特に電圧係数
に関連した仕様書に従う電気的特性を有するキャパシタ
を製造することができ、かつそれらが集積される装置の
他の構成要素に同時に影響を及ぼさず、かつ達成可能な
最小寸法により低い電界を設けないキャパシタを製造す
るための方法を提供することである。
を解決し、かつ特に、その仕様書に従う、特に電圧係数
に関連した仕様書に従う電気的特性を有するキャパシタ
を製造することができ、かつそれらが集積される装置の
他の構成要素に同時に影響を及ぼさず、かつ達成可能な
最小寸法により低い電界を設けないキャパシタを製造す
るための方法を提供することである。
この目的の範囲内で、この発明の特定的な目的は、定め
られた必要条件に従う完全に制御可能な電気的特性を有
するキャパシタを製造する方法を提供することである。
られた必要条件に従う完全に制御可能な電気的特性を有
するキャパシタを製造する方法を提供することである。
この発明の少なからぬ目的は、制御可能な結果を伴い、
かつ公知の技術のそれと比較し得る価格で、電子産業で
通常使用される機械の使用を可能にするように、公知の
およびテストされた方法のステップをそれ自体含む方法
を提供することである。
かつ公知の技術のそれと比較し得る価格で、電子産業で
通常使用される機械の使用を可能にするように、公知の
およびテストされた方法のステップをそれ自体含む方法
を提供することである。
この目的およびこれらの目的およびこれ以降明らかにな
るであろう他の目的は、前掲の特許請求の範囲で規定さ
れたように、ＭＯ５技術で集積キャパシタを製造するた
めの方法によって達成される。
るであろう他の目的は、前掲の特許請求の範囲で規定さ
れたように、ＭＯ５技術で集積キャパシタを製造するた
めの方法によって達成される。
この発明のさらに他の特徴および利点は、添付の図面の
非限定的な例によってのみ示された好ましいが、しかし
それに限られない実施例の説明から明らかになるであろ
う。
非限定的な例によってのみ示された好ましいが、しかし
それに限られない実施例の説明から明らかになるであろ
う。
好ましい実施例の説明
この発明に従った方法は、初めに、第１の導電型を有す
る半導体材料の本体またはサブストレート１内で、適当
なマスキング、ドーピングおよび拡散のステップによっ
て、逆の導電型をＨする少なくとも１つのウェル２を製
造するための従来の方法のステップを含む。トランジス
タを収容することができるかなりの深さの接合を有する
ウェルを製造するために、前記拡散は高温度（典型的に
１２００°Ｃ）で通常実行される。
る半導体材料の本体またはサブストレート１内で、適当
なマスキング、ドーピングおよび拡散のステップによっ
て、逆の導電型をＨする少なくとも１つのウェル２を製
造するための従来の方法のステップを含む。トランジス
タを収容することができるかなりの深さの接合を有する
ウェルを製造するために、前記拡散は高温度（典型的に
１２００°Ｃ）で通常実行される。
次いで、不活性材料の層（典型的にシリコン窒化物）が
、トランジスタの能動区域を規定するように、生成され
、マスクされかつ形作られる。特に、絶縁およびフィー
ルド酸化物が与えられるべき領域を解放したままで、ト
ランジスタが設けられるべき能動領域のみを覆うように
、窒化物が形作られる。注入される領域のそれと等しい
導電性を提供するように適合されたドーピングイオンは
、その濃度を増加させかつ絶縁領域（チャネルストッパ
）を形成するために、連続して２つのマスキングステッ
プによって引き続き注入される。
、トランジスタの能動区域を規定するように、生成され
、マスクされかつ形作られる。特に、絶縁およびフィー
ルド酸化物が与えられるべき領域を解放したままで、ト
ランジスタが設けられるべき能動領域のみを覆うように
、窒化物が形作られる。注入される領域のそれと等しい
導電性を提供するように適合されたドーピングイオンは
、その濃度を増加させかつ絶縁領域（チャネルストッパ
）を形成するために、連続して２つのマスキングステッ
プによって引き続き注入される。
これらのステップでは、能動区域の限界を定める不活性
材料によって覆われた様々な区域が遮蔽されるように、
適当なエネルギレベルで実現が実行される。
材料によって覆われた様々な区域が遮蔽されるように、
適当なエネルギレベルで実現が実行される。
次いで、フィールド酸化が行なわれ、不活性材料を取り
除いた領域内のみで、第１図の参照数字４によって示さ
れたシリコン酸化物層の形成がもたらされ、同時にその
構造内に存在するすべてのドーピングイオン種が拡散さ
れ、サブストレート内に絶縁領域３′が形成され、かつ
ウェル内に３′が形成される。この酸化は、およそ１０
００℃の温度で通常実行され、ドーピング種を変位させ
る効果は、絶縁領域内で特に効果的である。これらのド
ーピング剤は、ウェルを形成するそれらと反対に、まだ
熱処理を受けていない。
除いた領域内のみで、第１図の参照数字４によって示さ
れたシリコン酸化物層の形成がもたらされ、同時にその
構造内に存在するすべてのドーピングイオン種が拡散さ
れ、サブストレート内に絶縁領域３′が形成され、かつ
ウェル内に３′が形成される。この酸化は、およそ１０
００℃の温度で通常実行され、ドーピング種を変位させ
る効果は、絶縁領域内で特に効果的である。これらのド
ーピング剤は、ウェルを形成するそれらと反対に、まだ
熱処理を受けていない。
不活性層の除去およびトランジスタ（層５）のゲート酸
化物を形成する次に続く熱酸化は、以下のとおりである
。この動作は、シリコンウエーハの表面全体上の多結晶
シリコンの層６の生成によって、かつこの層のドーピン
グによってさらに引き継がれる。第１図の中間構造はこ
うして得られ、かつこのように完全に従来のものである
。
化物を形成する次に続く熱酸化は、以下のとおりである
。この動作は、シリコンウエーハの表面全体上の多結晶
シリコンの層６の生成によって、かつこの層のドーピン
グによってさらに引き継がれる。第１図の中間構造はこ
うして得られ、かつこのように完全に従来のものである
。
これは、ゲート電極のおよびキャパシタの製造を結果と
する方法のステップに引き継がれる。特に、この技術で
公知のような第３の開示された方法は、トランジスタの
およびキャパシタのより低い電極のゲートｅＥ域を規定
するためのマスキングステップと、キャパシタの誘電体
を形成するための多結晶シリコンの表面熱酸化のステッ
プと、キャパシタの上方プレートまたは電極の限界を定
めるために、多結晶シリコンのさらに他の生成ならびに
そのドーピングおよび形成を伴うであろう。
する方法のステップに引き継がれる。特に、この技術で
公知のような第３の開示された方法は、トランジスタの
およびキャパシタのより低い電極のゲートｅＥ域を規定
するためのマスキングステップと、キャパシタの誘電体
を形成するための多結晶シリコンの表面熱酸化のステッ
プと、キャパシタの上方プレートまたは電極の限界を定
めるために、多結晶シリコンのさらに他の生成ならびに
そのドーピングおよび形成を伴うであろう。
しかしながら、上述のように、熱酸化ステップは、既に
述べられた負の効果をもたらすドーピングイオン種の変
位をもたらすことができる。
述べられた負の効果をもたらすドーピングイオン種の変
位をもたらすことができる。
この発明に従えば、第１の多結晶シリコン層６を生成し
た後で、シリコン酸化物層が低温度で形成され、ドーピ
ング種の著しい変位を引き起こさないような温度で生成
することによって特に形成される。
た後で、シリコン酸化物層が低温度で形成され、ドーピ
ング種の著しい変位を引き起こさないような温度で生成
することによって特に形成される。
詳細には、この発明の好ましい実施例に従えば、酸化シ
リコンは、７００℃でテトラエチルオルトケイ酸塩の０
２内での酸化によって生成される。
リコンは、７００℃でテトラエチルオルトケイ酸塩の０
２内での酸化によって生成される。
この方法の相対的に低い温度に起因して、キャパシタの
誘電体として都合良く作用し、その製造はその基本的な
構造にいかなる変化をも起こさない、第２図の７によっ
て示された酸化シリコンの膜または薄い層を得ることが
このように可能である。
誘電体として都合良く作用し、その製造はその基本的な
構造にいかなる変化をも起こさない、第２図の７によっ
て示された酸化シリコンの膜または薄い層を得ることが
このように可能である。
こうして、この方法は、層６と同様の層８を形成するよ
うに、多結晶シリコンおよび関連したドーピングの層の
次に引き続く生成とともに、従来のように継続すること
ができ、酸化シリコンの膜または薄い層によって分離さ
れた多結晶シリコンの２つの層によって形成された「挟
持状のもの」を得る。
うに、多結晶シリコンおよび関連したドーピングの層の
次に引き続く生成とともに、従来のように継続すること
ができ、酸化シリコンの膜または薄い層によって分離さ
れた多結晶シリコンの２つの層によって形成された「挟
持状のもの」を得る。
次いで、マスキングステップが、多結晶シリコンの最後
の層８上で、および生成された酸化膜７上で従来のよう
に実行され、したがって、キャパシタのプレートの１つ
を得て、かつ第１の多結晶シリコン層６の表面を覆わな
い。第１の多結晶シリコン層６の次に続くマスキングは
、トランジスタのゲート電極を規定し、かつ同時にキャ
パシタの第２のプレートを規定する。第２図に示された
構造がこうして得られる。
の層８上で、および生成された酸化膜７上で従来のよう
に実行され、したがって、キャパシタのプレートの１つ
を得て、かつ第１の多結晶シリコン層６の表面を覆わな
い。第１の多結晶シリコン層６の次に続くマスキングは
、トランジスタのゲート電極を規定し、かつ同時にキャ
パシタの第２のプレートを規定する。第２図に示された
構造がこうして得られる。
次の方法ステップは、トランジスタのソースおよびドレ
イン接合を形成するように、多結晶シリコンによって覆
われない能動区域内にイオンを注入するための２つ連続
したマスキングステップを含む。それぞれソースおよび
ドレイン領域９および１０を形成するように、サブスト
レート内におよび逆にドープされたウェル内に注入され
たイオンの拡散が一度実行されると、絶縁層が生成され
、かつ適当な熱処理で再び流れるようにされる。したが
って、接点がマスキングステップで開けられ、かつ金属
膜または薄い層が生成され、かつ第２のマスクで形作ら
れ、したがって回路の様々な構成要素の間に接続を得る
。第３図に示された構造がこのようにして得られる。前
記図は、絶縁層１１および接続に使用された金属層１２
を示す。
イン接合を形成するように、多結晶シリコンによって覆
われない能動区域内にイオンを注入するための２つ連続
したマスキングステップを含む。それぞれソースおよび
ドレイン領域９および１０を形成するように、サブスト
レート内におよび逆にドープされたウェル内に注入され
たイオンの拡散が一度実行されると、絶縁層が生成され
、かつ適当な熱処理で再び流れるようにされる。したが
って、接点がマスキングステップで開けられ、かつ金属
膜または薄い層が生成され、かつ第２のマスクで形作ら
れ、したがって回路の様々な構成要素の間に接続を得る
。第３図に示された構造がこのようにして得られる。前
記図は、絶縁層１１および接続に使用された金属層１２
を示す。
最後に、外部の接続の接点領域がマスキングによって開
かれる最終の保護絶縁層で、構造全体が覆われる。
かれる最終の保護絶縁層で、構造全体が覆われる。
実際に、この発明に従えば、キャパシタの２つのプレー
トの間に介在する酸化物が、ドーピング種のいかなる変
位をも起こさす、またしたがって他の構造を変更しない
低温度方法によって得られる。したがって、装置の他の
構造のいずれをも変更させることなく、低電圧係数を有
する集積キャパシタを製造する方法は、集積のより高い
レベルが必要とされる、より高度の方法の開発の点にお
いて特に、極めて有利である。
トの間に介在する酸化物が、ドーピング種のいかなる変
位をも起こさす、またしたがって他の構造を変更しない
低温度方法によって得られる。したがって、装置の他の
構造のいずれをも変更させることなく、低電圧係数を有
する集積キャパシタを製造する方法は、集積のより高い
レベルが必要とされる、より高度の方法の開発の点にお
いて特に、極めて有利である。
この発明に従えば、低温度での酸化シリコンの生成は、
ＣＭＯ３技術方法のステップのいずれの変更をも必要と
しないという事実は、さらに有利であり、かつ生成され
たシリコン酸化物層の提供は、通常の製造ステップに所
要の動作を単に挿入することによって、すべての一般に
公知のＣＭＯ８方法に付加されることができる。
ＣＭＯ３技術方法のステップのいずれの変更をも必要と
しないという事実は、さらに有利であり、かつ生成され
たシリコン酸化物層の提供は、通常の製造ステップに所
要の動作を単に挿入することによって、すべての一般に
公知のＣＭＯ８方法に付加されることができる。
０□内でのテトラエチルオルトケイ酸塩の酸化によって
、生成物内にある、述べられた実施例は、それが、適当
な容量のキャパシタを製造するのに必要とされかつ所要
の電気的特性を有する誘電層の減少された厚さおよび高
均一性を可能にするので、特に有利であるという事実が
強調される。
、生成物内にある、述べられた実施例は、それが、適当
な容量のキャパシタを製造するのに必要とされかつ所要
の電気的特性を有する誘電層の減少された厚さおよび高
均一性を可能にするので、特に有利であるという事実が
強調される。
低温度で酸化シリコンを形成するためのいくつかの方法
が公知であるが、しかしこれらの方法は、他の目的のた
めに（たとえば、最終の保護層を、２つの金属化レベル
の間に絶縁層を、多結晶シリコン層と金属層との間に絶
縁層を形成するために）ＣＭＯ８方法において現在使用
されており、かつ達成し得る高度の厚さおよびその不完
全な化学量論に起因して、キャパシタの誘電層を形成す
るように適合されていないという事実が、さらに強調さ
れなければならない。
が公知であるが、しかしこれらの方法は、他の目的のた
めに（たとえば、最終の保護層を、２つの金属化レベル
の間に絶縁層を、多結晶シリコン層と金属層との間に絶
縁層を形成するために）ＣＭＯ８方法において現在使用
されており、かつ達成し得る高度の厚さおよびその不完
全な化学量論に起因して、キャパシタの誘電層を形成す
るように適合されていないという事実が、さらに強調さ
れなければならない。
こうして考えられたこの発明は、すべてこの発明の概念
の範囲内で多くの修正および変更が可能である。特に、
述べられた実施例は、シリコンゲートＣＭＯ３方法でこ
の発明を実現する１つの起こり得る態様を単に構成する
が、しかし動作の他のシーケンスが、結果として生じる
構造を得るように実行されることができるという事実が
強調される。さらに、この発明は、そのプレートが異な
った方法で（たとえば、イオン注入のためのドーピング
剤から構成される気相によって、または他のあまり従来
のものでない方法によってでさえも）ドープされるキャ
パシタに適用することができる。
の範囲内で多くの修正および変更が可能である。特に、
述べられた実施例は、シリコンゲートＣＭＯ３方法でこ
の発明を実現する１つの起こり得る態様を単に構成する
が、しかし動作の他のシーケンスが、結果として生じる
構造を得るように実行されることができるという事実が
強調される。さらに、この発明は、そのプレートが異な
った方法で（たとえば、イオン注入のためのドーピング
剤から構成される気相によって、または他のあまり従来
のものでない方法によってでさえも）ドープされるキャ
パシタに適用することができる。
さらに、この発明は、キャパシタのプレートが適当にド
ープされた多結晶シリコン層によって両方とも提供され
ることはないが、しかしたとえば、一方では多結晶シリ
コン層によって、かつ他方では接続に使用された金属層
（典型的にはアルミニウム）によって製造されるという
変形を含む。明らかにこの解決は、例で述べられたもの
から全く異なるが、しかしキャパシタの誘電層を製造す
るために、低温度での酸化シリコンの生成による形成に
依然として基づいている動作のシーケンスを伴う。この
場合、誘電体が製造方法のより高度な段階で製造され、
そのため既に製造された（１カ造への前記方法の変更す
る影響がより高くなるので、上述の特徴はさらにより重
要であることが自明である。
ープされた多結晶シリコン層によって両方とも提供され
ることはないが、しかしたとえば、一方では多結晶シリ
コン層によって、かつ他方では接続に使用された金属層
（典型的にはアルミニウム）によって製造されるという
変形を含む。明らかにこの解決は、例で述べられたもの
から全く異なるが、しかしキャパシタの誘電層を製造す
るために、低温度での酸化シリコンの生成による形成に
依然として基づいている動作のシーケンスを伴う。この
場合、誘電体が製造方法のより高度な段階で製造され、
そのため既に製造された（１カ造への前記方法の変更す
る影響がより高くなるので、上述の特徴はさらにより重
要であることが自明である。
さらに、この発明に従った方法が、ＮＭＯ３およびＰＭ
Ｏ３技術で集積キャパシタを製造する方法において実現
可能であり、なぜならば、これらの方法は、開示された
ＣＭＯ５方法のサブセットと考えられることができるか
らであるという事実が強調されなければならない。
Ｏ３技術で集積キャパシタを製造する方法において実現
可能であり、なぜならば、これらの方法は、開示された
ＣＭＯ５方法のサブセットと考えられることができるか
らであるという事実が強調されなければならない。
さらに、そのすべての技術的な詳細が、他の技術的に同
等のものと置き換えられてもよいことが強調される。
等のものと置き換えられてもよいことが強調される。
第１図ないし第３図は、ＣＭＯ３技術でのこの発明に従
った方法の異なった連続的なステップを示す、シリコン
ウェーハを介した横断面図である。 図において、１はサブストレート、６は導電材料の第１
の層、７は誘電材料の層、８は導電材料の第２の層であ
る。
った方法の異なった連続的なステップを示す、シリコン
ウェーハを介した横断面図である。 図において、１はサブストレート、６は導電材料の第１
の層、７は誘電材料の層、８は導電材料の第２の層であ
る。
Claims (5)
- （１）ＭＯＳ技術で集積キャパシタを製造するための方
法であって、 第１の導電型を有する半導体材料のサブストレート（１
）内に、第１のプレートを形成するように導電材料の第
１の層（６）を製造するステップと、少なくとも部分的
に重畳されかつ導電材料の前記第１の層（６）と接触し
ている誘電材料の層（７）を提供するステップと、キャ
パシタの第２のプレートを形成するように、重畳されか
つ誘電材料の前記層（７）と接触している導電材料の第
２の層（８）を提供するステップとを備え、誘電材料の
前記層（７）の提供が、低温度で誘電材料を生成するス
テップを含むことを特徴とする方法。 - （２）誘電材料を生成する前記ステップが、低温度での
シリコン酸化物層の生成を含むことを特徴とする、請求
項１に記載の方法。 - （３）前記生成するステップが、６５０℃と７５０℃と
の間に含まれた温度でのかつＯ＿２内でのテトラエチル
オルトケイ酸塩の酸化を含むことを特徴とする、請求項
２に記載の方法。 - （４）導電材料の前記第１（６）および第２（８）の層
が、ドープされた多結晶シリコンの層を含むことを特徴
とする、請求項１に記載の方法。 - （５）導電材料の前記第１の層（６）がドープされた多
結晶シリコンの層を含み、かつ導電材料の前記第２の層
（８）が接続する金属層を含むことを特徴とする、請求
項３に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT8723200A IT1224656B (it) | 1987-12-23 | 1987-12-23 | Procedimento per la fabbricazione di condensatori integrati in tecnologia mos. |
| IT23200A/87 | 1987-12-23 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9203590A Division JPH10144871A (ja) | 1987-12-23 | 1997-07-29 | Ｃｍｏｓ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02138769A true JPH02138769A (ja) | 1990-05-28 |
| JP2766492B2 JP2766492B2 (ja) | 1998-06-18 |
Family
ID=11204822
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63324719A Expired - Lifetime JP2766492B2 (ja) | 1987-12-23 | 1988-12-21 | Ｍｏｓ技術で集積キャパシタを製造するための方法 |
| JP9203590A Pending JPH10144871A (ja) | 1987-12-23 | 1997-07-29 | Ｃｍｏｓ半導体装置 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9203590A Pending JPH10144871A (ja) | 1987-12-23 | 1997-07-29 | Ｃｍｏｓ半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0321860A3 (ja) |
| JP (2) | JP2766492B2 (ja) |
| IT (1) | IT1224656B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09181197A (ja) * | 1995-12-07 | 1997-07-11 | Lg Semicon Co Ltd | Ｃｍｏｓアナログ半導体装置及びその製造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5851871A (en) * | 1987-12-23 | 1998-12-22 | Sgs-Thomson Microelectronics, S.R.L. | Process for manufacturing integrated capacitors in MOS technology |
| IT1237894B (it) * | 1989-12-14 | 1993-06-18 | Sgs Thomson Microelectronics | Processo per la fabbricazione di circuiti integrati comprendenti componenti elettronici di due tipi diversi aventi ciascuno coppie di elettrodi ricavati dagli stessi strati di silicio policristallino e separati da dielettrici diversi |
| FR2658951B1 (fr) * | 1990-02-23 | 1992-05-07 | Bonis Maurice | Procede de fabrication d'un circuit integre pour filiere analogique rapide utilisant des lignes d'interconnexions locales en siliciure. |
| CN115241131A (zh) * | 2022-08-05 | 2022-10-25 | 重庆中科渝芯电子有限公司 | 多层栅模拟cmos工艺边缘应力优化集成方法和低电压系数多晶电容器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60113960A (ja) * | 1983-11-25 | 1985-06-20 | Nec Corp | 半導体容量装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4261772A (en) * | 1979-07-06 | 1981-04-14 | American Microsystems, Inc. | Method for forming voltage-invariant capacitors for MOS type integrated circuit device utilizing oxidation and reflow techniques |
| US4577390A (en) * | 1983-02-23 | 1986-03-25 | Texas Instruments Incorporated | Fabrication of polysilicon to polysilicon capacitors with a composite dielectric layer |
| US4639274A (en) * | 1984-11-28 | 1987-01-27 | Fairchild Semiconductor Corporation | Method of making precision high-value MOS capacitors |
| DE3679596D1 (de) * | 1985-05-22 | 1991-07-11 | Siemens Ag | Verfahren zum herstellen von mit bor und phosphor dotierten siliziumoxid-schichten fuer integrierte halbleiterschaltungen. |
| EP0208459B1 (en) * | 1985-06-24 | 1992-03-18 | Silicon Valley Group, Inc. | Process for the chemical vapour deposition of a thin film of oxide on a silicon wafer |
-
1987
- 1987-12-23 IT IT8723200A patent/IT1224656B/it active
-
1988
- 1988-12-15 EP EP88120975A patent/EP0321860A3/en not_active Ceased
- 1988-12-21 JP JP63324719A patent/JP2766492B2/ja not_active Expired - Lifetime
-
1997
- 1997-07-29 JP JP9203590A patent/JPH10144871A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60113960A (ja) * | 1983-11-25 | 1985-06-20 | Nec Corp | 半導体容量装置 |
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|---|---|---|---|---|
| JPH09181197A (ja) * | 1995-12-07 | 1997-07-11 | Lg Semicon Co Ltd | Ｃｍｏｓアナログ半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2766492B2 (ja) | 1998-06-18 |
| EP0321860A3 (en) | 1990-03-07 |
| IT8723200A0 (it) | 1987-12-23 |
| JPH10144871A (ja) | 1998-05-29 |
| IT1224656B (it) | 1990-10-18 |
| EP0321860A2 (en) | 1989-06-28 |
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