CN1332424C - 制造多晶－多晶电容器的方法及相应的半导体器件 - Google Patents
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Abstract
一种在衬底上同时制作多晶-多晶电容器、MOS晶体管、双极晶体管的方法，它包含下列步骤：在衬底上淀积和图形化第一多晶硅层，以构成所述电容器的第一平板电极和MOS晶体管的电极，以及在衬底上淀积和图形化第二多晶硅层，以构成所述电容器的第二平板电极和双极晶体管的电极。
Description
技术领域
本发明涉及制造集成电路(IC)的方法，确切地说是利用场效应晶体管(FET)栅层和双极SiGe非本征基极多晶硅层来形成电容器的基底平板，从而制造BiCMOS器件上的多晶硅-多晶硅，亦即多晶-多晶电容器的方法。更具体地说，本发明涉及利用制作金属氧化物半导体(MOS)晶体管的栅和BiCMOS(亦即双极器件和互补金属氧化物半导体(CMOS)器件)中的双极晶体管的基极结构的工艺步骤和结构，来制造多晶-多晶电容器的方法。
背景技术
在半导体器件制造领域中，CMOS(互补金属氧化物半导体)和BiCMOS(双极器件和互补金属氧化物半导体)工艺已经被广泛地用来在单个芯片上集成高度复杂的模拟-数字子系统。在这种子系统中，通常需要高精度的电容器。
有几种电容器可用，包括扩散-多晶电容器、多晶-多晶电容器、以及金属-金属电容器。为了满足对目前这一代集成器件中的高精度电容器的需求，已经越来越多地使用多晶-多晶电容器。
多晶-多晶电容器尽管精度高，但由于比较容易制造并具有优于扩散-多晶电容器而劣于金属-金属电容器的电学性能，故多晶-多晶电容器是高成本与理想的电容器特性之间的一种折中。然而，金属-金属电容器的制造比多晶-多晶电容器困难得多。于是，在以BiCMOS工艺制造集成电路的半导体工业界，多晶-多晶电容器就更加越来越多地被选择。
美国专利5195017在其“背景”一节中描述了几种已经被用来制造多晶-多晶电容器的双层多晶硅工艺，亦即所谓“Lin EPIC双层工艺”和“4/3线性工艺”。
Lin EPIC双层工艺使用一种二掩模方法来确定电容器的底部平板。第一多晶硅层被掩蔽，并被腐蚀分隔于第二多晶硅层。由于分隔掩蔽和腐蚀步骤，故这种现有技术工艺是昂贵、复杂而费时间的。此外，与这一现有技术工艺相关的形貌要求在适当的接触点上淀积金属之前的额外的整平步骤。
在另一种双层工艺，亦即4/3线性工艺中，单个掩模被用来确定底部平板。第一多晶硅层用作底部平板和CMOS栅。在制作层间电介质之后，淀积第二多晶硅层以形成电容器的顶部平板。为了从底部平板边沿和CMOS栅边沿消除细丝，要求大的过腐蚀。若在底部平板边沿上有负的斜率，则细丝将被捕获在底部平板下。而且，由于这是一种双层工艺，故增加的形貌还要求金属化之前的额外的整平。
考虑到制造多晶-多晶电容器的现有技术方法的缺点，对于开发一种明显降低现有技术方法复杂性和成本的新的改进了的方法，一直有所需求。若能够开发一种采用也在BiCMOS工艺中用来制作MOS晶体管的栅和双极晶体管的基极结构的工艺步骤和结构的制造多晶-多晶电容器的方法，则由于这种方法可以明显地减少工艺步骤的数目和制造集成电路的成本，从而可能是特别有好处的。
发明内容
本发明的目的是提供一种制造起来不复杂或不昂贵的用于CMOS或BiCMOS集成电路中的多晶-多晶电容器的制造方法。
本发明的另一个目的是提供一种利用现有的多晶硅和掩蔽步骤来制造多晶-多晶电容器，从而以低的成本将多晶-多晶电容器集成到BiCMOS器件中的方法。
本发明的又一目的是提供一种利用通常在BiCMOS工艺中用来制作MOS晶体管的栅和双极晶体管的基极结构的步骤和结构，来制造多晶-多晶电容器的方法。
借助于构造多晶-多晶电容器，达到了上述的和其它的目的，此多晶-多晶电容器包含二个平板电极，其中至少一个平板电极由SiGe多晶硅组成，所述平板电极被绝缘层分隔开。
附图说明
图1A-1G剖面图示出了本发明使用的用来制作BiCMOS器件中的多晶-多晶电容器的基本工艺步骤。此剖面通过图2中的B-B’切出。
图2是图1A-1G生产的多晶-多晶电容器的俯视图，并在图3中示出了通过A-A’的剖面；在图1G的结构中制作金属接触之后，示出了所示的电容器结构。
图3是通过A-A’的剖面图，示出了需要顶部平板上的绝缘隔板，以便使顶部平板电隔离于底部平板。
具体实施方式
现参照本申请的附图来更详细地描述本发明，它提供了使用场效应晶体管栅和双极SiGe非本征多晶硅层来制造多晶-多晶电容器的方法。应该指出的是，在附图中用相似的参考号表示相似的和相当的元件。
首先参照图1A-1G，这是一些剖面图，示出了在制造包括双极器件区和MOS器件区的BiCMOS器件中的多晶-多晶电容器的过程中，本发明使用的各个工艺步骤。MOS器件区可以包含NMOS器件或PMOS器件。虽然本发明的附图仅仅含有一个多晶-多晶电容器、一个MOS器件和一个双极器件，但在完成了本发明的制造步骤之后，在最终结构中可以出现多个所述的器件。
图1A示出了能够用于本发明的步骤(a)中的初始半导体结构。具体地说，图1A所示的初始结构包含具有制作在衬底表面中的浅沟槽隔离区12和源/漏区14的衬底10。虽然此处示出并描述了浅沟槽隔离区，但本发明也尝试了深沟槽以及其它的隔离装置。衬底还包括子收集极区，亦即N+区16，它被示于二个浅沟槽隔离(STI)区之间-二个STI区之间的区域是将要制作双极器件的结构区。初始结构还包括FET器件18，它包含多晶硅栅20、栅氧化物22、和制作在源/漏区上的隔板，例如氮化物隔板24。图1A还示出了作为出现在本发明的多晶-多晶电容器中的一个元件的底部平板26。多晶-多晶电容器的底部平板还包括侧壁隔板28。电容器的底部平板由与FET器件的栅相同的材料亦即多晶硅组成。在本发明的一个实施例中，底部平板电极由SiGe多晶硅组成。在此实施例中，栅20也可以由SiGe多晶硅组成。
用本技术领域熟练人员众所周知的常规BiCMOS工艺步骤来制造图1A所示的结构。而且，在其制造过程中使用了常规材料。例如，半导体结构的衬底10由包括但不局限于Si、Ge、Si Ge、GaAs、InAs、InP、和所有其它III/V半导体化合物的任何半导体材料组成。在本发明中，还尝试了包含相同的或不同的半导体材料的层状衬底，例如Si/SiGe。在这些半导体材料中，衬底最好由Si组成。根据待要出现在最终biCMOS结构中的MOS器件的类型，此衬底可以是p型衬底或n型衬底。
利用直到制作栅的常规BiCMOS工艺，来制造图1A所示的结构。亦即，在本发明中可以使用常规的基极之后的栅工艺技术或能够制作图1A所示结构的任何其它技术。这样，本发明就不局限于以下所述的基极之后的栅工艺。而是仅仅为了描述的目的而提供关于图1A所示结构的制作的描述。在这一基极之后的栅工艺中，在生长基极外延硅之前制作多晶硅栅。
具体地说，可以如下制造图1A所示的结构：用诸如化学汽相淀积(CVD)、等离子体增强CVD或溅射之类的常规淀积工艺，在衬底10的表面上制作例如SiO2的氧化物膜(图中未示出)，或作为变通而热生长氧化物层。然后利用常规离子注入步骤，在衬底中制作子收集极区16。，在注入步骤之后，在衬底表面上生长大约240nm的厚的氧化物，以便消除注入损伤。接着，将厚的氧化物腐蚀掉，并在衬底表面上生长外延Si层(未示出)。
然后使用图形化的掩蔽层，在衬底中腐蚀浅沟槽隔离(STI)区。借助于用诸如反应离子刻蚀(RIE)或等离子体腐蚀之类的常规干法腐蚀工艺在衬底中腐蚀沟槽，来制作STI区。这些沟槽可以可选地用例如氧化物的常规衬里材料进行衬叠，然后用CVD或其它类似的淀积工艺来以多晶硅或另一种类似的STI介电材料填充沟槽。此STI电介质在淀积之后可以可选地被硬化。可以可选地用诸如化学机械抛光(CMP)之类的常规整平工艺来提供平坦的结构。
接着，用诸如CVD，最好是低压CVD之类的常规淀积工艺，在结构的子收集极区(亦即双极区)上制作诸如Si3N4之类的保护材料(图中未示出)。此层被制作在本发明中用作隔离氧化物的衬垫氧化物薄层(图中也未示出)上。在用保护层保护双极区之后，就完全制造了FET器件，并同时制作了多晶-多晶电容器的底部平板。制造FET器件和多晶-多晶电容器的底部平板之后，用本技术领域熟练人员众所周知的常规剥离工艺，清除保护层。
利用能够制造MOS晶体管器件的常规工艺步骤来制作FET器件。包括在常规晶体管工艺步骤中的是：pFET的N阱光刻、N阱注入、pFET薄氧化物剪裁注入、nFET的P阱光刻、P阱注入、nFET薄氧化物剪裁注入、双栅氧化物光刻、双栅氧化物再生长、FET栅光刻、FET栅腐蚀、热氧化物隔板制作、nFET延伸光刻、nFET延伸注入(轻掺杂的漏(LDD)、第一隔板制作、pFET延伸光刻、pFET延伸(LDD)、第二隔板淀积、第二隔板腐蚀、nFET S/D注入光刻、nFET S/D退火。
这些晶体管工艺步骤构成了图1A所示的结构中的FET器件18。具体地说，FET器件包括阱注入剂(未示出)、S/D(源/漏)区14、S/D延伸(包括在区域14中)、包含多晶硅栅20、栅氧化物22和隔板24的栅区。图中所示的隔板包括制作在栅区侧壁上的各种层以及制作在衬底上的水平层。在本发明的一个实施例中，栅20和底部平板26由SiGe多晶硅组成。
如上所述，在制造FET器件的过程中，多晶-多晶电容器的底部多晶硅基底平板26被同时形成。具体地说，利用常规淀积工艺，与多晶硅栅20同时制作底部基底平板，然后，利用常规光刻和RIE，对二个多晶硅区，亦即多晶硅栅20和基底平板26进行整平。还与隔板24同时制作隔板28，并由相同的材料组成。
接着，如图1B所示，在包括FET器件18和底部基底平板26的衬底10的表面上制作叠层膜30。用于本发明的叠层膜只要包括多晶硅层34，可包含任何数目的材料层。在附图中，叠层膜还包括底部绝缘层32和顶部绝缘层36。绝缘层32和36可以由选自二氧化硅、氮氧化硅和其它相似的绝缘材料的相同的或不同的绝缘材料组成。在本发明的一个实施例中，叠层膜30的二个绝缘层都由二氧化硅组成。要指出的是，顶部绝缘层在本发明中是可选的。
在图1B所示的具体实施例中，利用本技术领域熟练人员众所周知的常规淀积工艺来制作叠层膜30。例如，用包括但不局限于CVD、等离子体增强CVD、低压CVD、溅射和其它相似的淀积工艺的常规淀积工艺，来制作叠层膜30的底部绝缘层32。底部绝缘层的厚度可以变化，但底部绝缘层的厚度通常约为50-1000埃，以大约100-200埃的厚度为最好。
然后，用诸如CVD、等离子体增强CVD之类的常规淀积工艺，在底部绝缘层的顶部上制作多晶硅层34。此多晶硅层的厚度对本发明是不严格的，但多晶硅层的厚度通常约为100-1000埃，以大约400-500埃的厚度为最好。
当使用顶部绝缘层时，用与底部绝缘层相同的淀积工艺来制作顶部绝缘层。顶部绝缘层的厚度可以变化，但此绝缘层的厚度通常约为100-1000埃，以大约300-500埃的厚度为最好。在不使用顶部绝缘层的实施例中，在制作双极窗口的过程中，可以使用掩模。
在制作结构表面上的叠层膜30之后，利用常规光刻和RIE，在结构中制作双极窗口38(见图1C)。同时，利用本技术领域熟练人员众所周知的工艺步骤，用N型掺杂剂注入收集极。具体地说，借助于在顶部绝缘层36的表面上(或在多晶硅层34上)提供图形化的光刻胶(未示出)，然后用清除这些层时有高度选择性的诸如RIE或离子束刻蚀之类的常规腐蚀工艺，腐蚀穿过叠层膜30亦即层36、34和32，停止于先期用在FET器件制作中的保护性氮化物层上，来制作双极窗口。利用使用诸如热磷酸之类的化学腐蚀剂的湿法腐蚀工艺，将氮化物层腐蚀掉。要指出的是，双极窗口被制作在子收集极区16上，且此窗口构成随后要制作双极器件的区域。
接着，若有顶部绝缘层36，则利用在清除顶部绝缘体比之下方多晶硅层时有高度选择性的常规湿法化学腐蚀工艺，从整个结构清除顶部绝缘层36。在本发明的这一步骤中，叠层膜的多晶硅层被暴露出来。在本发明的这一步骤中，可以使用诸如缓冲HF之类的任何化学腐蚀剂。要指出的是，这一步骤也从结构的发射极区清除上述的基底衬垫氧化物层。若不使用顶部绝缘层，则可免去这一清除步骤。
在从结构清除可选的顶部绝缘层和基底衬垫氧化物层之后，在双极窗口中制作SiGe外延层40，且同时在多晶硅层的暴露部分上制作SiGe多晶硅膜42，见图1D。在本发明中，利用淀积温度低，亦即低于900℃的淀积工艺，来制作SiGe层40和42。更具体地说，本发明这一步骤中使用的淀积温度约为400-500℃。这二个SiGe层的厚度可以变化，且不需要相同；但在本发明中，SiGe外延层40和SiGe多晶硅膜42最好具有相同的厚度。通常，这二个低温SiGe层的厚度各约为1000-5000埃，以各个层的厚度约为2000-2500埃最好。要指出的是，SiGe层包含P型掺杂的本征基极。
双极区具有自对准于双极窗口38的非本征基极。另一方面，可以用非自对准工艺来制作多晶-多晶电容器。然后在结构上制作几个牺牲层(图中未示出)和钝化层，例如氧化物/氮化物，并用常规方法，例如RIE进行腐蚀，以制作牺牲隔板(图中也未示出)，并对钝化层50进行图形化。然后利用常规的离子注入工艺，用P+掺杂剂(或N+掺杂剂)对SiGe外延层40进行掺杂。本发明这一步骤所用的最佳P+掺杂剂是硼，且最佳剂量是4×1015原子/cm2。要指出的是，在这一注入步骤中，SiGe多晶硅层42也被P+掺杂剂(N+掺杂剂)掺杂。然后清除上面使用的牺牲隔板，以便开出发射极窗口，而图形化的钝化层50保留在形成发射极窗口的结构中。
用诸如CVD、等离子体增强CVD、溅射和其它相似的淀积工艺之类的常规淀积工艺，借助于在发射极窗口上淀积多晶硅而制作发射极。发射极多晶硅的厚度约为500-5000埃，以大约1000-1600埃的厚度为最好。然后用诸如As的N+型掺杂剂(或作为变通，用P+型掺杂剂)，对发射极多晶硅进行重掺杂，再利用常规光刻和腐蚀，对发射极多晶硅进行图形化。由上述工艺步骤得到的结构被示于图1D。利用高温(900-1100℃)快速热退火工艺来设定发射极深度。
然后，利用本技术领域熟练人员众所周知的常规剥离工艺，从结构清除用来对发射极多晶硅52进行图形化的掩模，并随后在结构的双极器件区上以及包括底部基底平板的结构区域亦即多晶-多晶电容器区上，制作腐蚀掩模46a和46b。图1E示出了包括二个腐蚀掩模的结构。用常规的光刻和腐蚀来制作这二个腐蚀掩模。在制作腐蚀掩模之后，利用从结构清除这些层时有高度选择性的常规湿法化学腐蚀工艺，清除掺杂的多晶硅膜4的暴露部分2以及叠层膜30的保留的层亦即层32和34。图1E示出了清除掺杂的多晶硅膜的暴露部分以及叠层膜的保留的层之后的结构。
图1F示出了用本技术领域熟练人员众所周知的常规剥离工艺清除了二种腐蚀掩模之后的结构。具体地说，图1E所示的结构包括FET器件区18、完成的双极器件区48、和多晶-多晶电容器区49。
现参照图1G，示出了除去FET器件18之后的图1F所示结构部分的放大图。具体地说，图1G仅仅示出了完成各个区域之后的结构的双极器件区和多晶-多晶电容器区。如图1G所示，可以借助于首先淀积诸如Si3N4之类的绝缘层，然后对其进行腐蚀，而在多晶-多晶电容器的暴露的边沿上可选地制作隔板56。应该指出的是，用来完成双极器件和多晶-多晶电容器的工艺步骤不影响结构的FET器件。
然后，用本技术领域熟练人员众所周知的常规硅化工艺，在双极/FET器件的选定区域中制作硅化物区。
接着，可以在FET和双极器件上制作钝化层和介电层，并通过这些层制作到金属多晶硅接触的金属通孔或接触柱。在制作钝化层和介电层的过程中，使用常规的淀积工艺，并用常规光刻和腐蚀来制作接触窗口。利用常规的淀积工艺来填充接触窗口，而且，若有需要，则使用常规的整平工艺。
在制作钝化层的过程中，可以使用诸如Si3N4或聚酰亚胺之类的任何常规钝化材料；而在制作介电层的过程中，可以使用诸如SiO2或Si3N4之类的任何常规介电材料。就接触柱而言，在本发明中可以使用诸如Ti、W、Cu、Cr、Pt之类的任何常规导电金属。接着，用金属接触将各个器件连接起来，并用后部工艺来完成器件的制造。
图2是图1G所示的多晶-多晶电容器在其上已经制作了金属接触58之后的俯视图。在此图中，多晶-多晶电容器包含底部多晶硅层26和作为电容器的顶部平板的掺杂的SiGe多晶硅层42。图3是通过图2的A-A’的剖面图。如图3所示，多晶-多晶电容器包含衬底10、STI区12、底部平板26、底部绝缘层32和顶部平板42。隔板28和56被示于多晶-多晶电容器的暴露的边沿上；这些隔板用来使电容器的顶部平板隔离于底部平板。
要强调的是，本发明的多晶-多晶电容器包括至少一个含有SiGe多晶硅的平板电极。在本发明的一些实施例中，二个电极都由SiGe多晶硅组成。
虽然用其最佳实施例已经确切地示出并描述了本发明，但本技术领域熟练人员可以理解，可以在形式和内容方面作出上述的和其它的改变而不超越本发明的构思与范围。因此认为本发明不局限于所述的准确的形式和内容，而是在所附权利要求的范围内。
Claims (13)
1.一种在衬底上同时制作多晶-多晶电容器、MOS晶体管、和双极晶体管的方法，它包含下列步骤：
在衬底上淀积和图形化第一多晶硅层，以构成所述电容器的第一平板电极和MOS晶体管的电极；以及
在衬底上淀积和图形化第二多晶硅层，以构成所述电容器的第二平板电极和双极晶体管的电极，
所述第二多晶硅层由SiGe多晶硅组成。
2.权利要求1的方法，其中MOS晶体管的电极包含制作在栅氧化物上的多晶硅栅，所述栅氧化物被制作在衬底的表面上，此衬底在所述多晶硅栅下方具有源区和漏区。
3.权利要求2的方法，其中的衬底是选自Si、Ge、SiGe、GaAs、InAs、层状半导体衬底的半导体材料。
4.权利要求2的方法，其中的衬底还包含浅沟槽隔离区和子收集极区，所述子收集极区被制作在所述各个浅沟槽隔离区之间。
5.权利要求1的方法，其中可选的隔板被制作在所述多晶-多晶电容器上。
6.权利要求5的方法，其中借助于淀积、光刻和腐蚀来制作所述可选的隔板。
7.一种多晶-多晶电容器，它包含二个平板电极，其中至少一个所述平板电极由SiGe多晶硅组成，所述平板电极被绝缘体结构分隔开。
8.权利要求7的多晶-多晶电容器，其中一个所述平板电极由多晶硅组成，而另一个平板电极由SiGe多晶硅组成。
9.权利要求7的多晶-多晶电容器，其中二个所述平板电极都由SiGe多晶硅组成。
10.权利要求7的多晶-多晶电容器，其中至少一个所述平板电极是来自FET栅或双极晶体管发射极的多晶硅。
11.权利要求7的多晶-多晶电容器，还包括双极器件区和FET区，其中所述电容器、双极器件区和FET区各被隔离区电隔离。
12.一种半导体器件，它包含
具有第一和第二平板电极的电容器，所述平板电极中的一个由第一导电图形化层组成；以及
具有第一和第二电极的双极器件，所述电极中的一个由所述第一导电图形化层组成；
其中所述第一导电图形化层由SiGe材料组成。
13.一种半导体结构，它包含：
图形化的第一多晶硅层，所述第一多晶硅层构成MOS器件的第一电极和电容器的第一平板电极；
图形化的第二多晶硅层，所述第二多晶硅层构成双极器件的第一电极和所述电容器的第二平板电极，
所述第二多晶硅层由SiGe多晶硅组成。
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Granted publication date: 20070815 Termination date: 20190228 |
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| CF01 | Termination of patent right due to non-payment of annual fee |