JP2021174836A - 半導体装置 - Google Patents

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Abstract

【課題】スイッチング損失を低減することのできる半導体装置を提供する。【解決手段】ソース電極１１、ドレイン電極１２、ゲート電極１３を有するＪＦＥＴ１０と、ソース電極２１、ドレイン電極２２、ゲート電極２３を有するＭＯＳＦＥＴ２０とを備え、ＪＦＥＴ１０とＭＯＳＦＥＴ２０とは、ＪＦＥＴ１０のソース電極１１とＭＯＳＦＥＴ２０のドレイン電極２２とが電気的に接続されてカスコード接続されるようにする。そして、ＪＦＥＴ１０におけるゲート電圧のドレイン電圧依存性をゲート電圧依存性とし、スイッチング損失を低減できるように、ゲート電圧依存性を調整する。【選択図】図１

Description

本発明は、接合型ＦＥＴ（Field Effect Transistor：以下では、単にＪＦＥＴという）と、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistorの略）とがカスコード接続された半導体装置に関するものである。
従来より、ノーマリオン型とされたＪＦＥＴと、ノーマリオフ型とされたＭＯＳＦＥＴとがカスコード接続された半導体装置が提案されている。なお、ＪＦＥＴは、例えば、炭化珪素基板や窒化ガリウム基板等を用いて構成され、ＭＯＳＦＥＴは、例えば、シリコン基板を用いて構成される。そして、ＪＦＥＴには、サージ耐性を向上させるため、ボディダイオードが形成されている。
特開２０１９−２９９９７号公報
ところで、近年では、このようなカスコード接続された半導体装置において、スイッチング損失を低減することが望まれている。
本発明は上記点に鑑み、スイッチング損失を低減することのできる半導体装置を提供することを目的とする。
上記目的を達成するための請求項１では、ＪＦＥＴ（１０）とＭＯＳＦＥＴ（２０）とがカスコード接続されている半導体装置であって、ソース電極（１１）、ドレイン電極（１２）、ゲート電極（１３）を有するＪＦＥＴと、ソース電極（２１）、ドレイン電極（２２）、ゲート電極（２３）を有するＭＯＳＦＥＴと、を備え、ＪＦＥＴとＭＯＳＦＥＴは、ＪＦＥＴのソース電極とＭＯＳＦＥＴのドレイン電極とが電気的に接続されてカスコード接続されており、ＪＦＥＴにおけるゲート電圧のドレイン電圧依存性をゲート電圧依存性としてΔＶｇＪとし、電流変化率をｄＩ／ｄｔとし、電圧変化率をｄＶ／ｄｔとし、電源電圧をＶｄとし、動作電流をＩｄとし、ＪＦＥＴの遅延時間をΔｔｍＪとし、ＭＯＳＦＥＴのミラー容量をＣｇｄとし、ＭＯＳＦＥＴの入力容量をＣｉｓｓとし、Ｉｄ／（Ｖｍ−Ｖｔｈ）をｇとすると、ゲート電圧依存性は、下記数式１以上であって、数式２以下とされている。
Figure 2021174836
Figure 2021174836
 これによれば、ゲート電圧依存性が数式１以上であって、数式２以下とされているため、スイッチング損失の低減を図ることができる。
また、請求項８では、ＪＦＥＴ（１０）とＭＯＳＦＥＴ（２０）とがカスコード接続されている半導体装置であって、ソース電極（１１）、ドレイン電極（１２）、ゲート電極（１３）を有するＪＦＥＴと、ソース電極（２１）、ドレイン電極（２２）、ゲート電極（２３）を有するＭＯＳＦＥＴと、を備え、ＪＦＥＴとＭＯＳＦＥＴは、ＪＦＥＴのソース電極とＭＯＳＦＥＴのドレイン電極とが電気的に接続されてカスコード接続されており、ＪＦＥＴにおけるゲート電圧のドレイン電圧依存性をゲート電圧依存性としてΔＶｇＪとし、電流変化率をｄＩ／ｄｔとし、電圧変化率をｄＶ／ｄｔとし、電源電圧をＶｄとし、動作電流をＩｄとし、ＪＦＥＴの遅延時間をΔｔｍＪとし、ＭＯＳＦＥＴのミラー容量をＣｇｄとし、ＭＯＳＦＥＴの入力容量をＣｉｓｓとし、Ｉｄ／（Ｖｍ−Ｖｔｈ）をｇとし、入力容量に対するミラー容量の容量比をＣｇｄ／Ｃｉｓｓとすると、容量比は、下記数式３以上であって、数式４以下とされている。
Figure 2021174836
Figure 2021174836
 これによれば、容量比が数式３以上であって、数式４以下とされているため、スイッチング損失の低減を図ることができる。
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第１実施形態における半導体装置の回路図である。 ＪＦＥＴが形成される第１半導体チップの平面図である。 図２中の領域IIIの拡大図である。 図３中のIV−IV線に沿った断面図である。 図３中のV−V線に沿った断面図である。 図３中のVI−VI線に沿った断面図である。 ＭＯＳＦＥＴが形成される第２半導体チップの平面図である。 図７中のVIII−VIII線に沿った断面図である。 図７中のIX−IX線に沿った断面図である。 ゲート電圧依存性とスイッチング損失との関係に関するシミュレーション結果を示す図である。 調整領域を構成するドーズ量と、ゲート電圧依存性との関係に関するシミュレーション結果を示す図である。 調整領域の長さと、ゲート電圧依存性との関係に関するシミュレーション結果を示す図である。 第２実施形態における第１半導体チップの断面図である。 外縁部の不純物濃度と、ゲート電圧依存性との関係に関するシミュレーション結果を示す図である。 第４実施形態における半導体装置の回路図である。 図１５に示す半導体装置を用いて構成したインバータの回路図である。 図１６中のＵ層の回路図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。まず、本実施形態の半導体装置における回路構成について説明する。図１に示されるように、本実施形態の半導体装置は、ノーマリオン型のＪＦＥＴ１０と、ノーマリオフ型のＭＯＳＦＥＴ２０とを有し、ＪＦＥＴ１０とＭＯＳＦＥＴ２０とがカスコード接続されて構成されている。なお、本実施形態では、ＪＦＥＴ１０およびＭＯＳＦＥＴ２０は、それぞれＮチャネル型とされている。
ＪＦＥＴ１０は、具体的な構成については後述するが、ソース電極１１、ドレイン電極１２、ゲート層（すなわち、ゲート電極）１３を有している。ＭＯＳＦＥＴ２０は、具体的な構成については後述するが、ソース電極２１、ドレイン電極２２、およびゲート電極２３を有している。
そして、ＪＦＥＴ１０およびＭＯＳＦＥＴ２０は、ＪＦＥＴ１０のソース電極１１とＭＯＳＦＥＴ２０のドレイン電極２２とが電気的に接続されている。また、ＪＦＥＴ１０のドレイン電極１２は、第１端子３１と接続され、ＭＯＳＦＥＴ２０のソース電極２１は、第２端子３２と接続されている。
ＭＯＳＦＥＴ２０のゲート電極２３は、ゲートパッド２４および調整抵抗４１を介してゲート駆動回路５０と接続されている。ＪＦＥＴ１０のゲート層１３は、ＭＯＳＦＥＴ２０のソース電極２１と、ゲートパッド１４を介して電気的に接続されている。
また、本実施形態では、ＪＦＥＴ１０のドレイン電極１２とソース電極１１との間には、ダイオード１５が接続されている。具体的には後述するが、本実施形態では、ＪＦＥＴ１０には、図４に示されるように、Ｎ−型のチャネル層１１４内にＰ型のボディ層１１５が形成されている。そして、ダイオード１５は、当該ボディ層１１５を含んで構成されている。このダイオード１５は、カソードがドレイン電極１２と電気的に接続され、アノードがソース電極１１と電気的に接続された状態となっている。
また、ＭＯＳＦＥＴ２０のドレイン電極２２とソース電極２１との間には、ダイオード２５が接続されている。このダイオード２５は、ＭＯＳＦＥＴ２０の構成上で形成される寄生ダイオードであり、カソードがドレイン電極２２と電気的に接続され、アノードがソース電極２１と電気的に接続される。
以上が本実施形態における半導体装置の回路構成である。そして、このような半導体装置は、第１端子３１が電源６０から電圧Ｖｃｃが印加される電源ライン６１に接続され、第２端子３２がグランドライン６２と接続されて用いられる。
次に、ＪＦＥＴ１０およびＭＯＳＦＥＴ２０の具体的な構成について説明する。まず、ＪＦＥＴ１０の構成について説明する。ＪＦＥＴ１０は、図２に示されるように、第１半導体チップ１００に形成されている。
第１半導体チップ１００は、図２および図３に示されるように、平面矩形状とされており、内縁セル領域１０１ａと、内縁セル領域１０１ａを囲む外縁セル領域１０１ｂとを有するセル領域１０１、およびセル領域１０１を囲む外周領域１０２を有している。そして、セル領域１０１に、ＪＦＥＴ１０が形成されている。
具体的には、第１半導体チップ１００は、図４〜図６に示されるように、Ｎ＋＋型の炭化珪素（以下では、ＳｉＣという）基板で構成されるドレイン層１１１を有する半導体基板１１０を備えている。そして、ドレイン層１１１上には、ドレイン層１１１よりも低不純物濃度とされたＮ＋型のバッファ層１１２が配置され、バッファ層１１２上には、バッファ層１１２よりも低不純物濃度とされたＮ−型のドリフト層１１３が配置されている。なお、バッファ層１１２およびドリフト層１１３は、ドレイン層１１１を構成するＳｉＣ基板上にＳｉＣのエピタキシャル膜を成長させることで構成される。
そして、セル領域１０１では、半導体基板１１０の一面１１０ａ側に、チャネル層１１４、ゲート層１３、ボディ層１１５、およびソース層１１６が形成されている。具体的には、セル領域１０１では、ドリフト層１１３上に、ドリフト層１１３より高不純物濃度とされたＮ型のチャネル層１１４が配置されている。なお、チャネル層１１４は、例えば、ＳｉＣのエピタキシャル膜を成長させることで構成される。そして、半導体基板１１０の一面１１０ａは、チャネル層１１４の表面を含んで構成されている。
チャネル層１１４には、チャネル層１１４よりも高不純物濃度とされたＰ＋型のゲート層１３およびＰ＋型のボディ層１１５が形成されている。本実施形態では、ゲート層１３およびボディ層１１５は、不純物濃度が互いに等しくされており、半導体基板１１０の一面１１０ａ（すなわち、チャネル層１１４の表面）から深さ方向に沿って形成されている。但し、本実施形態では、ボディ層１１５の方がゲート層１３よりも深くまで形成されている。つまり、ボディ層１１５は、ゲート層１３よりもドレイン層１１１側に突出した構成とされている。
また、ゲート層１３およびボディ層１１５は、半導体基板１１０の面方向における一方向に沿って延設されており、当該面方向であって延設方向と直交する方向に交互に配置されている。つまり、図４中では、ゲート層１３およびボディ層１１５は、紙面垂直方向に沿って延設され、紙面左右方向に沿って互いに離れた状態で交互に配置されている。なお、半導体基板１１０の深さ方向とは、言い換えると、ドレイン層１１１、ドリフト層１１３、チャネル層１１４の積層方向であるともいえる。また、ゲート層１３およびボディ層１１５は、例えば、イオン注入、またはＳｉＣの埋め込みエピタキシャル膜を成長させることで構成される。
本実施形態では、図３、図５、図６に示されるように、ゲート層１３は内縁セル領域１０１ａから外縁セル領域１０１ｂまで延設されている。そして、ゲート層１３は、外縁セル領域１０１ｂに位置する延設方向の両端部が引き回されることで環状構造とされており、環状構造とされたものが互いに接続されている。このため、図４中のボディ層１１５は、環状構造とされたゲート層１３の内縁側の領域に配置されているともいえる。
なお、ボディ層１１５は、外縁セル領域１０１ｂにも形成されており、後述するように、外周領域１０２に形成された複数のガードリング１２１のうちの１つと接続されている。
また、図４に示されるように、チャネル層１１４の表層部には、ボディ層１１５と接するように、チャネル層１１４よりも高不純物濃度とされたＮ＋型のソース層１１６が形成されている。さらに、本実施形態のチャネル層１１４には、ゲート層１３とボディ層１１５との間に、Ｎ型の調整領域１１７が形成されている。この調整領域１１７の機能については、具体的に後述する。なお、ソース層１１６および調整領域１１７は、例えば、イオン注入によって構成される。
そして、図２、図５および図６に示されるように、半導体基板１１０上には、外縁セル領域１０１ｂに、ゲートパッド１４と、当該ゲートパッド１４およびゲート層１３とを電気的に接続するゲート配線１１８が形成されている。なお、半導体装置内には、特に図示しないが、温度センスや電流センス等も形成されている。そして、外縁セル領域１０１ｂには、これらの各種センスと電気的に接続されるパッド１６および図示しない配線も形成されている。
また、図４〜図６に示されるように、半導体基板１１０の一面１１０ａ上には、ゲート配線１１８を覆うように層間絶縁膜１１９が形成されている。なお、層間絶縁膜１１９は、セル領域１０１および外周領域１０２に形成されている。そして、層間絶縁膜１１９には、セル領域１０１において、チャネル層１１４、ボディ層１１５、およびソース層１１６を露出させるコンタクトホール１１９ａが形成されている。層間絶縁膜１１９上には、コンタクトホール１１９ａを通じてソース層１１６およびボディ層１１５と電気的に接続されるソース電極１１が形成されている。
半導体基板１１０の他面１１０ｂ側には、ドレイン層１１１と電気的に接続されるドレイン電極１２が形成されている。
外周領域１０２は、図５および図６に示されるように、セル領域１０１のチャネル層１１４に相当する部分を除去する凹部１２０が形成されることでメサ構造とされている。そして、外周領域１０２には、セル領域１０１を囲む多重リング構造とされた複数のガードリング１２１が形成されている。なお、本実施形態では、複数のガードリング１２１のうちの最もセル領域１０１側の１つは、外縁セル領域１０１ｂに形成されたボディ層１１５と電気的に接続されているが、電気的に接続されていなくてもよい。
以上が本実施形態の第１半導体チップ１００の構成である。なお、本実施形態の第１半導体チップ１００では、Ｎ−型、Ｎ型、Ｎ＋型、Ｎ＋＋型が第１導電型に相当し、Ｐ型、Ｐ＋型が第２導電型に相当している。また、本実施形態では、上記のように、ドレイン層１１１、バッファ層１１２、ドリフト層１１３、チャネル層１１４、ボディ層１１５、ソース層１１６、調整領域１１７、ゲート層１３を含んで半導体基板１１０が構成されている。そして、本実施形態では、上記のように、ドレイン層１１１は、ＳｉＣ基板で構成されており、バッファ層１１２、ドリフト層１１３、チャネル層１１４等は、ＳｉＣのエピタキシャル膜を成長させることで構成されている。このため、本実施形態の第１半導体チップ１００は、ＳｉＣ半導体装置であるともいえる。また、本実施形態では、第１半導体チップ１００は、Ｐ型のボディ層１１５が形成されている。そして、図１中のダイオード１５は、ボディ層１１５に起因して構成される。
次に、ＭＯＳＦＥＴ２０の構成について説明する。ＭＯＳＦＥＴ２０は、図７に示されるように、第２半導体チップ２００に形成されている。
第２半導体チップ２００は、平面矩形状とされており、セル領域２０１およびセル領域２０１を囲む外周領域２０２を有している。そして、セル領域２０１にＭＯＳＦＥＴ２０が形成されている。
具体的には、第２半導体チップ２００は、図８および図９に示されるように、Ｎ＋型のシリコン（以下では、Ｓｉという）基板で構成されるドレイン層２１１を有する半導体基板２１０を備えている。ドレイン層２１１上には、ドレイン層２１１よりも低不純物濃度とされたＮ型のドリフト層２１２が配置されている。そして、セル領域２０１において、ドリフト層２１２上には、ドリフト層２１２よりも高不純物濃度とされたＰ型のチャネル層２１３が配置されている。
また、半導体基板２１０には、チャネル層２１３を貫通してドリフト層２１２に達するように複数のトレンチ２１４が形成され、このトレンチ２１４によってチャネル層２１３が複数個に分離されている。本実施形態では、複数のトレンチ２１４は、半導体基板２１０の一面２１０ａの面方向のうちの一方向（すなわち、図８中紙面奥行き方向）に沿って等間隔にストライプ状に形成されている。なお、複数のトレンチ２１４は、先端部が引き回されることで環状構造とされていてもよい。
また、各トレンチ２１４内は、各トレンチ２１４の壁面を覆うように形成されたゲート絶縁膜２１５と、このゲート絶縁膜２１５の上に形成されたポリシリコン等により構成されるゲート電極２３とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。
そして、チャネル層２１３には、Ｎ＋型のソース層２１６と、ソース層２１６に挟まれるようにＰ＋型のコンタクト層２１７とが形成されている。ソース層２１６は、ドリフト層２１２よりも高不純物濃度で構成され、チャネル層２１３内において終端し、かつ、トレンチ２１４の側面に接するように形成されている。コンタクト層２１７は、チャネル層２１３よりも高不純物濃度で構成され、ソース層２１６と同様に、チャネル層２１３内において終端するように形成されている。
より詳しくは、ソース層２１６は、トレンチ２１４間の領域において、トレンチ２１４の長手方向に沿ってトレンチ２１４の側面に接するように棒状に延設され、トレンチ２１４の先端よりも内側で終端する構造とされている。また、コンタクト層２１７は、２つのソース層２１６に挟まれてトレンチ２１４の長手方向（すなわち、ソース層２１６）に沿って棒状に延設されている。なお、本実施形態のコンタクト層２１７は、半導体基板２１０の一面２１０ａを基準としてソース層２１６よりも深く形成されている。
チャネル層２１３（すなわち、半導体基板２１０の一面２１０ａ）上には、層間絶縁膜２１８が形成されている。なお、この層間絶縁膜２１８は、図９に示されるように、外周領域２０２にも形成されている。層間絶縁膜２１８には、ソース層２１６の一部およびコンタクト層２１７を露出させるコンタクトホール２１８ａが形成されている。層間絶縁膜２１８上には、コンタクトホール２１８ａを通じてソース層２１６およびコンタクト層２１７と電気的に接続されるソース電極２１が形成されている。
半導体基板２１０の他面２１０ｂ側には、ドレイン層２１１と電気的に接続されるドレイン電極２２が形成されている。
また、外周領域２０２では、図７に示されるように、ゲートパッド２４や、図示しないゲート配線等が形成されている。そして、ゲート配線は、図８および図９とは別断面において、適宜ゲート電極２３と電気的に接続されている。なお、半導体装置内には、特に図示しないが、温度センスや電流センス等も形成されている。そして、外周領域２０２には、これらの各種センスと電気的に接続されるパッド２６および図示しない配線も形成されている。
さらに、外周領域２０２には、耐圧向上を図ることができるように、セル領域２０１側の内縁部にＰ型のディープ層２２０が形成されていると共に、ディープ層２２０よりも外縁部側に、複数のＰ型のガードリング２２１が多重リング構造として形成されている。なお、本実施形態のディープ層２２０は、チャネル層２１３と繋がると共に、チャネル層２１３よりも深くまで形成されている。また、外周領域２０２には、層間絶縁膜２１８を覆う保護膜２２２が形成されており、保護膜２２２には、ソース電極２１を露出させる開口部２２２ａが形成されている。
以上が本実施形態の第２半導体チップ２００の構成である。なお、本実施形態の第２半導体チップ２００では、Ｎ型、Ｎ−型、Ｎ＋型、Ｎ＋＋型が第１導電型に相当し、Ｐ型、Ｐ＋型が第２導電型に相当している。また、本実施形態では、上記のように、ドレイン層２１１、ドリフト層２１２、チャネル層２１３、ソース層２１６、およびコンタクト層２１７を含んで半導体基板２１０が構成されている。さらに、本実施形態では、上記のようにＳｉ基板を用いて第２半導体チップ２００が構成されている。このため、第２半導体チップ２００は、Ｓｉ半導体装置であるともいえる。
そして、本実施形態の半導体装置は、特に図示しないが、これら第１半導体チップ１００に形成されたＪＦＥＴ１０と第２半導体チップ２００に形成されたＭＯＳＦＥＴ２０とがカスコード接続されるように電気的に接続されて構成されている。
次に、上記半導体装置における基本的な作動について説明する。なお、本実施形態の半導体装置は、ノーマリオフであるＭＯＳＦＥＴ２０を有しているため、全体としてノーマリオフとして作動する。
まず、半導体装置をスイッチングオン動作させてオン状態とするには、ＭＯＳＦＥＴ２０のゲート電極２３に、ゲート駆動回路５０から閾値電圧以上のゲート電圧が印加されるようにする。これにより、ノーマリオフ型のＭＯＳＦＥＴ２０がオン状態となる。また、ＪＦＥＴ１０は、ゲート層１３が第２端子３２と接続されている。このため、ノーマリオン型のＪＦＥＴ１０は、ゲート層１３とソース電極１１との電位差がほぼゼロとなり、オン状態となる。したがって、第１端子３１と第２端子３２との間に電流が流れ、半導体装置が最終的にオン状態となる。
次に、半導体装置をスイッチングオフ動作させてオフ状態とするには、ＭＯＳＦＥＴ２０のゲート電極２３に印加されるゲート電圧が閾値電圧より小さくなるようにする（例えば、０Ｖにされる）。これにより、ノーマリオフ型のＭＯＳＦＥＴ２０は、オフ状態となる。また、ＭＯＳＦＥＴ２０がオフ状態となることでＭＯＳＦＥＴ２０のドレイン電極２２と、それに接続されたＪＦＥＴ１０のソース電極１１の電圧が上昇し、当該ソース電極１１と第２端子３２に接続されているＪＦＥＴ１０のゲート層１３との間に電位差が発生する。そして、ソース電極１１とゲート層１３との間の電位差が閾値に達することにより、チャネルが消滅してＪＦＥＴ１０がオフ状態となる。これにより、第１端子３１と第２端子３２との間に電流が流れなくなり、半導体装置が最終的にオフ状態となる。
そして、本発明者らは、上記半導体装置についてスイッチング損失を低減するために鋭意検討を行い、ＪＦＥＴ１０のゲート電圧におけるドレイン電圧依存性ΔＶｇＪを調整することによってスイッチング損失を調整できることを見出し、図１０に示される結果を得た。なお、以下では、ＪＦＥＴ１０のゲート電圧におけるドレイン電圧依存性ΔＶｇＪを単にゲート電圧依存性ΔＶｇＪともいう。
具体的には、本発明者らは、ゲート電圧依存性ΔＶｇＪと、電流変化率ｄＩ／ｄｔ（以下では、単にｄＩ／ｄｔともいう）で規定されるスイッチング損失Ｅｔ（ｄＩ／ｄｔ）との関係について検討を行った。また、本発明者らは、ゲート電圧依存性ΔＶｇＪと、電圧変化率ｄＶ／ｄｔ（以下では、単にｄＶ／ｄｔともいう）で規定されるスイッチング損失Ｅｔ（ｄＶ／ｄｔ）との関係について検討を行った。さらに、本発明者らは、ゲート電圧依存性ΔＶｇＪと、スイッチング損失Ｅｔ（ｄＩ／ｄｔ）とスイッチング損失Ｅｔ（ｄＶ／ｄｔ）との和である総スイッチング損失Ｅｓｕｍ（すなわち、Ｅｔ（ｄＩ／ｄｔ）＋Ｅｔ（ｄＶ／ｄｔ））との関係について検討を行った。
なお、ｄＩ／ｄｔは、自己サージに関係し、ｄＶ／ｄｔは、インバータ等のシステムを構成した際に発生し得るモータサージ等のシステムサージに相当する。また、図１０中のＥｔ（ｄＩ／ｄｔ）は、５ｋＡ／μｓでのシミュレーション結果であり、Ｅｔ（ｄＶ／ｄｔ）は、３０ｋＶ／μｓでのシミュレーション結果である。
以下、ゲート電圧依存性ΔＶｇＪと各スイッチング損失について、具体的に説明する。なお、以下では、半導体装置に電流が流れている状態から当該電流を遮断することをオフする際ともいい、半導体装置に電流が流れていない状態から電流が流れる状態にすることをオンする際ともいう。また、以下では、半導体装置をオフする際のスイッチング損失をＥｏｆｆ、半導体装置をオンする際のスイッチング損失をＥｏｎ、電源電圧をＶｄ、動作電流をＩｄ、オフ時間をｔｏｆｆ、オン時間をｔｏｎ、ミラー時間をｔｍとする。また、以下では、ＭＯＳＦＥＴ２０のゲート抵抗をＲｇ、ＭＯＳＦＥＴ２０のミラー容量をＣｇｄ、ＭＯＳＦＥＴ２０の入力容量をＣｉｓｓ、ＭＯＳＦＥＴ２０のゲートミラー電位をＶｍ、ＭＯＳＦＥＴ２０のゲート駆動電圧をＶｇ、ＭＯＳＦＥＴ２０のゲート閾値をＶｔｈ（但し、Ｖｔｈ＞０）とする。また、以下では、ＪＦＥＴ１０の遅延時間をΔｔｍＪ、ＪＥＥＴ１０のゲート−ソース間容量をＣｇｓＪ、ＪＦＥＴ１０のゲート閾値（但し、ゲート閾値＜０）をＶｔｈＪ、ＪＦＥＴ１０のゲート−ドレイン間容量をＣｇｄＪ、ＪＦＥＴ１０のゲート電位をＶｇＪ、ＪＦＥＴ１０の寄生ゲート抵抗をＲＪとする。
まず、半導体装置をオフする際のスイッチングオフ損失Ｅｏｆｆは、下記数式５で示される。
Figure 2021174836
 数式５中のｔｍは、下記数式６で示される。
Figure 2021174836
 数式６中のΔｔｍＪは、下記数式７で示される。
Figure 2021174836
 また、数式５中のｔｏｆｆは、下記数式８で示される。
Figure 2021174836
 そして、スイッチングオフ時において、ｄＶ／ｄｔは下記数式９で示され、ｄＩ／ｄｔは下記数式１０で示される。
Figure 2021174836
Figure 2021174836
 また、半導体装置をオンする際のスイッチングオン損失Ｅｏｎは、下記数式１１で示される。
Figure 2021174836
 数式１１中のｔｍは、下記数式１２で示される。
Figure 2021174836
 数式１２中のΔｔｍＪは、下記数式１３で示される。なお、数式１３は、上記数式７と同様である。
Figure 2021174836
また、数式１１中のｔｏｎは、下記数式１４で示される。
Figure 2021174836
 そして、スイッチングオン時において、ｄＶ／ｄｔは下記数式１５で示され、ｄＩ／ｄｔは下記数式１６で示される。
Figure 2021174836
Figure 2021174836
 この場合、ｄＩ／ｄｔで規定されるスイッチング損失Ｅｔ（ｄＩ／ｄｔ）は、下記数式１７で示される。
Figure 2021174836
 そして、スイッチング損失Ｅｔ（ｄＩ／ｄｔ）におけるＥｏｆｆおよびＥｏｎは、下記数式１８および数式１９で示される。
Figure 2021174836
Figure 2021174836
 なお、リカバリ損失Ｅｒｒは、通常、Ｅｏｎ、Ｅｏｆｆに対して十分に小さいため、数式１８および数式１９では無視している。同様に、ｄＶ／ｄｔで規定されるスイッチング損失Ｅｔ（ｄＶ／ｄｔ）は、下記数式２０で示される。
Figure 2021174836
 また、スイッチング損失Ｅｔ（ｄＶ／ｄｔ）におけるＥｏｆｆおよびＥｏｎは、下記数式２１および数式２２で示される。
Figure 2021174836
Figure 2021174836
 なお、リカバリ損失Ｅｒｒは、通常、Ｅｏｎ、Ｅｏｆｆに対して十分に小さいため、数式２１および数式２２では無視している。
そして、図１０に示されるように、スイッチング損失Ｅｔ（ｄＶ／ｄｔ）は、ゲート電圧依存性ΔＶｇＪが大きくなるほど小さくなり、スイッチング損失Ｅｔ（ｄＩ／ｄｔ）は、ゲート電圧依存性ΔＶｇＪが大きくなるほど大きくなることが確認される。つまり、スイッチング損失Ｅｔ（ｄＶ／ｄｔ）とスイッチング損失（ｄＩ／ｄｔ）とは、ゲート電圧依存性ΔＶｇＪに対応する関係が逆になっている。そして、半導体装置は、スイッチング損失Ｅｔ（ｄＶ／ｄｔ）およびスイッチング損失Ｅｔ（ｄＩ／ｄｔ）が共に小さくなるように構成されることが好ましい。すなわち、半導体装置は、総スイッチング損失Ｅｓｕｍが小さくなるように構成されることが好ましい。このため、本実施形態の半導体装置は、以下のように構成されている。
まず、スイッチング損失Ｅｔ（ｄＩ／ｄｔ）における傾きの大きさ（すなわち、絶対値）が最も小さい部分の接線を接線ＳＩ１とし、傾きの大きさが最も大きい部分の接線を接線ＳＩ２とする。同様に、スイッチング損失Ｅｔ（ｄＶ／ｄｔ）における傾きの大きさが最も小さい部分の接線を接線ＳＶ１とし、傾きの大きさが最も大きい部分の接線を接線ＳＶ２とする。この場合、接線ＳＩ１、ＳＩ２および接線ＳＶ１、ＳＶ２は、それぞれゲート電圧依存性ΔＶｇＪがｘ１となる際に交差する。つまり、スイッチング損失Ｅｔ（ｄＩ／ｄｔ）およびスイッチング損失Ｅｔ（ｄＶ／ｄｔ）は、交点ｘ１で急峻に変化する。そして、交点ｘ１におけるゲート電圧依存性ΔＶｇＪは、上記数式５〜２２に基づき、下記数式２３で示される。
Figure 2021174836
 なお、数式２３において、ｇは、Ｉｄ／（Ｖｍ−Ｖｔｈ）であり、ＭＯＳＦＥＴ２０のコンダクタンスを示している。また、後述する以下の式中のｇも同様である。
また、スイッチング損失Ｅｔ（ｄＩ／ｄｔ）とスイッチング損失Ｅｔ（ｄＶ／ｄｔ）との交点ｘ２は、Ｅｔ（ｄＩ／ｄｔ）＝Ｅｔ（ｄＶ／ｄｔ）となる。このため、この交点ｘ２におけるゲート電圧依存性ΔＶｇＪは、上記数式５〜２２に基づき、下記数式２４で示される。
Figure 2021174836
 また、総スイッチング損失Ｅｓｕｍにおける最小値ｘ３のゲート電圧依存性は、上記数式５〜２２に基づき、下記数式２５で示される。
Figure 2021174836
 したがって、本実施形態における半導体装置は、ＪＦＥＴ１０のゲート電圧依存性ΔＶｇＪが上記数式２３以上であって、上記数式２４以下となるように構成されている。この場合、半導体装置は、ゲート電圧依存性ΔＶｇＪが上記数式２５を満たすように構成されることにより、総スイッチング損失Ｅｓｕｍを最も小さくできる。なお、通常、ＪＦＥＴの寄生ゲート抵抗ＲＪは極めて小さいため、上記数式７で示されるように、ゲート抵抗ＲＪで規定されるΔｔｍＪは、無視してもよい。すなわち、ΔｔｍＪを０としてもよい。
ここで、本実施形態のＪＦＥＴ１０には、上記のように、チャネル層１１４に調整領域１１７が形成されている。そして、図１１に示されるように、ゲート電圧依存性ΔＶｇＪは、調整領域１１７を構成するドーズ量を変化させることによって容易に変更できることが確認される。具体的には、ゲート電圧依存性ΔＶｇＪは、調整領域１１７を構成するドーズ量を多くすることで大きくなることが確認される。
このため、本実施形態では、上記数式２３以上であって、上記数式２４以下となるゲート電圧依存性ΔＶｇＪとなるように、調整領域１１７のドーズ量が調整されている。なお、図１１のΔＶｇＪは、半導体装置に４０Ａの電流を流す際、電源電圧を４００ＶとしたときのＪＦＥＴ１０のゲート電位と、電源電圧を０．５ＶとしたときのＪＦＥＴ１０のゲート電位との差を示している。
以上説明した本実施形態によれば、ＪＦＥＴ１０のゲート電圧依存性ΔＶｇＪは、上記数式２３以上であって、上記数式２４以下とされる。このため、スイッチング損失の低減を図ることができる。特に、ＪＦＥＴ１０のゲート電圧依存性ΔＶｇＪが上記数式２５とされることにより、スイッチング損失を最も小さくすることができる。
また、ＪＦＥＴ１０は、チャネル層１１４に調整領域１１７が形成されている。このため、調整領域１１７を構成するドーズ量を変更することにより、容易にＪＦＥＴ１０のゲート電圧依存性ΔＶｇＪを調整することができる。つまり、本実施形態によれば、構成が複雑化することを抑制しつつ、スイッチング損失を低減することができる。
さらに、本実施形態では、ボディ層１１５がゲート層１３よりも深くされている。このため、電界強度は、ゲート層１３の底部側よりもボディ層１１５の底部側の方が高くなり易い。したがって、サージが発生した際、ボディ層１１５の底部側の領域でブレークダウンが発生し易くなり、サージ電流はボディ層１１５へと流れ込み易くなる。これにより、ゲート配線１１８が溶断することで半導体装置が破壊されることも抑制でき、サージ耐性の向上を図ることができる。
（第１実施形態の変形例）
上記第１実施形態の変形例について説明する。上記第１実施形態では、ＪＦＥＴ１０の調整領域１１７を構成するドーズ量を変更することによってゲート電圧依存性ΔＶｇＪを変更する例について説明した。しかしながら、ＪＦＥＴ１０のゲート電圧依存性ΔＶｇＪを変更する場合、次のようにしてもよい。例えば、ゲート電圧依存性ΔＶｇＪは、図４に示されるように、調整領域１１７の深さ方向に沿った長さを長さＬとすると、図１２に示されるように、長さＬを変更しても変化する。具体的には、調整領域１１７の長さＬを長くするとゲート電圧依存性ΔＶｇＪが大きくなる。このため、調整領域１１７は、上記数式２３以上であって、上記数式２４以下となるゲート電圧依存性ΔＶｇＪとなるように、調整領域１１７の長さＬが調整されていてもよい。
また、特に図示しないが、ゲート電圧依存性ΔＶｇＪは、調整領域１１７における半導体基板１１０の面方向に沿った幅や、調整領域１１７が形成される深さ等が変化させられることによって調整されていてもよい。なお、ここでの調整領域１１７の幅とは、ゲート層１３とボディ層１１５との配列方向に沿った長さのことである。
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、調整領域１１７を形成しないものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図１３に示されるように、チャネル層１１４には、調整領域１１７が形成されていない。そして、ゲート層１３は、チャネル層１１４側の側面を構成する外縁部１３ａと、外縁部１３ａよりも内縁側に位置する内縁部１３ｂとを有している。同様に、ボディ層１１５は、チャネル層１１４側の側面を構成する外縁部１１５ａと、外縁部１１５ａよりも内縁側に位置する内縁部１１５ｂとを有している。つまり、ゲート層１３およびボディ層１１５は、互いに対向する外縁部１３ａ、１１５ａと、外縁部１３ａ、１１５ａの間に位置する内縁部１３ｂ、１１５ｂとを有する構成とされている。
そして、ゲート層１３における外縁部１３ａと内縁部１３ｂとは、異なる不純物濃度とされている。同様に、ボディ層１１５における外縁部１１５ａと内縁部１１５ｂとは、異なる不純物濃度とされている。なお、本実施形態では、ゲート層１３の外縁部１３ａとボディ層１１５の外縁部１１５ａとは、同じ不純物濃度とされている。また、ゲート層１３の内縁部１３ｂとボディ層１１５の内縁部１１５ｂとは、同じ不純物濃度とされている。
そして、図１４に示されるように、ＪＦＥＴ１０のゲート電圧依存性ΔＶｇＪは、外縁部１３ａ、１１５ａの不純物濃度が高くなるほど低くなる。このため、本実施形態では、上記数式２３以上であって、上記数式２４以下となるゲート電圧依存性ΔＶｇＪとなるように、ゲート層１３の外縁部１３ａおよびボディ層１１５の外縁部１１５ａの不純物濃度が調整されている。なお、図１４は、内縁部１３ｂ、１１５ｂの不純物濃度を１．０×１０１８ｃｍ−３とした場合のシミュレーション結果である。
以上説明したように、ゲート層１３の外縁部１３ａおよびボディ層１１５の外縁部１１５ａの不純物濃度を調整することでＪＦＥＴ１０のゲート電圧依存性ΔＶｇＪが上記数式２３以上であって、数式２４以下となるようにしても、上記第１実施形態と同様の効果を得ることができる。
（第２実施形態の変形例）
上記第２実施形態の変形例について説明する。上記第２実施形態では、ゲート層１３およびボディ層１１５において、外縁部１３ａ、１１５ａと内縁部１３ｂ、１１５ｂとの不純物濃度を異ならせることでＪＦＥＴ１０のゲート電圧依存性ΔＶｇＪを調整する例について説明した。しかしながら、上記第２実施形態において、ＪＦＥＴ１０のゲート電圧依存性ΔＶｇＪが上記数式２３以上であって、数式２４以下となるのであれば、例えば、ゲート層１３の外縁部１３ａと内縁部１３ｂとの不純物濃度のみが異なるようにし、ボディ層１１５の外縁部１１５ａと内縁部１１５ｂとが同じ不純物濃度となるようにしてもよい。また、上記第２実施形態において、ＪＦＥＴ１０のゲート電圧依存性ΔＶｇＪが上記数式２３以上であって、数式２４以下となるのであれば、ゲート層１３の外縁部１３ａとボディ層１１５の外縁部１１５ａとは、不純物濃度が異なっていてもよい。
（第３実施形態）
第３実施形態について説明する。本実施形態は、第１実施形態に対し、ＭＯＳＦＥＴ２０の容量比を規定したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態の半導体装置の構成は、上記第１実施形態と同様である。なお、本実施形態のＪＦＥＴ１０は、調整領域１１７が形成されていてもよいし、形成されていなくてもよい。
ここで、上記第１実施形態では、ＪＦＥＴ１０のゲート電圧依存性ΔＶｇＪを調整してスイッチング損失を低減する構成について説明したが、以下のようにスイッチング損失を低減するようにしてもよい。具体的には、ＭＯＳＦＥＴ２０の入力容量Ｃｉｓｓに対するミラー容量Ｃｇｄの比を容量比Ｃｇｄ／Ｃｉｓｓとすると、ＪＦＥＴ１０とＭＯＳＦＥＴ２０とがカスコード接続された上記半導体装置では、以下の関係が成立する。すなわち、容量比Ｃｇｄ／Ｃｉｓｓと、ＪＦＥＴ１０のゲート電圧依存性ΔＶｇＪとは、逆比例の関係となる。このため、上記数式２３は下記数式２６でも示される。上記数式２４は、下記数式２７でも示される。上記数式２５は、下記数式２８でも示される。なお、通常、ＪＦＥＴの寄生ゲート抵抗ＲＪは小さいため、上記数式７で示されるように、ゲート抵抗ＲＪで規定されるΔｔｍＪは、無視してもよい。すなわち、ΔｔｍＪを０としてもよい。
Figure 2021174836
Figure 2021174836
Figure 2021174836
 したがって、本実施形態の半導体装置は、ＭＯＳＦＥＴ２０の容量比Ｃｇｄ／Ｃｉｓｓが上記数式２６以上であって、上記数式２７以下となるように構成されている。この場合、半導体装置は、容量比Ｃｇｄ／Ｃｉｓｓが上記数式２８を満たすように構成されることにより、総スイッチング損失Ｅｓｕｍを最も小さくできる。
なお、ＭＯＳＦＥＴ２０の容量比Ｃｇｄ／Ｃｉｓｓは、例えば、コンタクト層２１７の深さが調整されることによって容易に変更される。また、ＭＯＳＦＥＴ２０の容量比Ｃｇｄ／Ｃｉｓｓは、例えば、ゲート電極２３とドレイン電極２２との間にｐ型の不純物層を形成することによっても容易に変更できる。
以上説明したように、ＭＯＳＦＥＴ２０の容量比Ｃｇｄ／Ｃｉｓｓを調整することでスイッチング損失を低減するようにしてもよい。
（第４実施形態）
第４実施形態について説明する。本実施形態は、第１実施形態の半導体装置を用いてインバータを構成したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図１５に示されるように、調整抵抗４１は、第１ダイオード４１１ａと第１抵抗４１１ｂとが直列に接続された第１抵抗回路４１１と、第２ダイオード４１２ａと第２抵抗４１２ｂとが直列に接続された第２抵抗回路４１２とを有する構成とされている。そして、第１抵抗回路４１１および第２抵抗回路４１２は、第１ダイオード４１１ａのカソードおよび第２ダイオード４１２ａのアノードがそれぞれＭＯＳＦＥＴ２０のゲート電極２３と接続されるように、並列に配置されている。
本実施形態では、このような調整抵抗４１を介してＭＯＳＦＥＴ２０のゲート電極２３とゲート駆動回路５０が接続されている。このため、ＭＯＳＦＥＴ２０は、スイッチングオン動作する場合とスイッチングオフ動作する場合とにおいて、異なる抵抗回路によってスイッチング速度が調整される。
具体的には、ＭＯＳＦＥＴ２０のゲート電極２３は、スイッチングオン動作する際には、第１抵抗回路４１１を介してゲート駆動回路５０と接続された状態となる。すなわち、第１抵抗回路４１１がＭＯＳＦＥＴ２０のスイッチングオン動作用の速度調整抵抗として機能する。また、ＭＯＳＦＥＴ２０のゲート電極２３は、スイッチングオフ動作する際には、第２抵抗回路４１２を介してゲート駆動回路５０と接続された状態となる。すなわち、第２抵抗回路４１２がＭＯＳＦＥＴ２０のスイッチングオフ動作用の速度調整抵抗として機能する。このため、各抵抗回路４１１、４１２の抵抗値を調整することにより、ＭＯＳＦＥＴ２０のスイッチング速度を適宜調整できる。
以上が本実施形態における半導体装置の構成である。このような半導体装置は、例えば、図１６に示されるように、三相モータを駆動するインバータのスイッチング素子として用いられる。
すなわち、図１６に示されるように、インバータは、電源６００からの電圧Ｖｃｃが印加される電源ライン６１０とグランドに接続されるグランドライン６２０との間にＵ相、Ｖ相、Ｗ相の３回路が備えられた構成とされている。そして、各層は、それぞれゲート駆動回路５０および三相モータＭと接続されている。以下、Ｕ層の詳細な構成について、図１７を参照しつつ説明する。なお、Ｖ層、Ｗ層の詳細な構成は、Ｕ層と同じであるため、省略する。
図１７に示されるように、Ｕ層は、図１５に示す半導体装置が２つ備えられた構成とされている。そして、Ｕ層は、上側アームＵＡにおけるＪＦＥＴ１０のドレイン電極１２が第１端子３１を介して電源ライン６１０と接続されていると共に、下側アームＬＡにおけるＭＯＳＦＥＴ２０のソース電極２１が第２端子３２を介してグランドライン６２０と接続されている。また、上側アームＵＡにおけるＭＯＳＦＥＴ２０は、ソース電極２１が下側アームＬＡにおけるＪＦＥＴ１０のドレイン電極１２と電気的に接続されている。つまり、上側アームＵＡの第２端子３２が下側アームＬＡの第１端子３１と電気的に接続されている。そして、上側アームＵＡの第２端子３２と下側アームＬＡの第１端子３１との間が三相モータＭと接続されている。また、上側アームＵＡおよび下側アームＬＡにおける各ＭＯＳＦＥＴ２０は、それぞれのＭＯＳＦＥＴ２０におけるゲート電極２３がゲート駆動回路５０と接続されている。
このように、本実施形態の半導体装置をインバータのスイッチング素子として用いることでもきる。
（他の実施形態）
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
例えば、上記各実施形態において、第１導電型をＰ型とし、第２導電型をＮ型としてもよい。つまり、ＪＦＥＴ１０およびＭＯＳＦＥＴ２０は、Ｐチャネル型とされていてもよい。
また、上記各実施形態において、ゲート層１３およびボディ層１１５は、同じ深さとされていてもよい。また、ボディ層１１５の底部側の方がゲート層１３の底部側よりも電界強度が高くなるようにする構成は、適宜変更可能である。例えば、ボディ層１１５の底部を先細り形状にしたり、ボディ層１１５の幅をゲート層１３の幅より狭くすることにより、ボディ層１１５の底部側の方がゲート層１３の底部側より電界強度が高くなり易い構成としてもよい。
そして、上記各実施形態において、ＪＦＥＴ１０は、シリコン基板を用いて構成されていてもよいし、他の化合物半導体基板等を用いて構成されていてもよい。同様に、ＭＯＳＦＥＴ２０は、ＳｉＣ基板を用いて構成されていてもよいし、他の化合物半導体基板を用いて構成されていてもよい。
さらに、上記各実施形態において、ＭＯＳＦＥＴ２０は、トレンチゲート型ではなく、ゲート電極２３が半導体基板２１０の一面２１０ａ上に配置されたプレーナゲート型とされていてもよい。
そして、上記各実施形態を適宜組み合わせてもよい。例えば、上記第１実施形態を上記第２実施形態に組み合わせ、調整領域１１７を形成しつつ、ゲート層１３およびボディ層１１５が外縁部１３ａ、１１５ａを有する構成としてもよい。また、上記第１、第２実施形態を第３実施形態に組み合わせ、ゲート電圧依存性ΔＶｇＪを調整しつつ、ＭＯＳＦＥＴ２０の容量比Ｃｇｄ／Ｃｉｓｓを調整するようにしてもよい。そして、上記各実施形態を組み合わせたもの同士をさらに組み合わせてもよい。
１０ ＪＦＥＴ
１１ ソース電極
１２ ドレイン電極
１３ ゲート電極（ゲート層）
２０ ＭＯＳＦＥＴ
２１ ソース電極
２２ ドレイン電極
２３ ゲート電極

Claims (9)

  1. 接合型ＦＥＴ（１０）とＭＯＳＦＥＴ（２０）とがカスコード接続されている半導体装置であって、
    ソース電極（１１）、ドレイン電極（１２）、ゲート電極（１３）を有する前記接合型ＦＥＴと、
    ソース電極（２１）、ドレイン電極（２２）、ゲート電極（２３）を有する前記ＭＯＳＦＥＴと、を備え、
    前記接合型ＦＥＴと前記ＭＯＳＦＥＴは、前記接合型ＦＥＴのソース電極と前記ＭＯＳＦＥＴのドレイン電極とが電気的に接続されてカスコード接続されており、
    前記接合型ＦＥＴにおけるゲート電圧のドレイン電圧依存性をゲート電圧依存性としてΔＶｇＪとし、電流変化率をｄＩ／ｄｔとし、電圧変化率をｄＶ／ｄｔとし、電源電圧をＶｄとし、動作電流をＩｄとし、前記接合型ＦＥＴの遅延時間をΔｔｍＪとし、前記ＭＯＳＦＥＴのミラー容量をＣｇｄとし、前記ＭＯＳＦＥＴの入力容量をＣｉｓｓとし、Ｉｄ／（Ｖｍ−Ｖｔｈ）をｇとすると、前記ゲート電圧依存性は、下記数式１以上であって、数式２以下とされている半導体装置。
    Figure 2021174836
    Figure 2021174836
  2. 前記ゲート電圧依存性は、下記数式５とされている請求項１に記載の半導体装置。
    Figure 2021174836
  3. 前記接合型ＦＥＴは、
    第１導電型のドリフト層（１１３）と、
    前記ドリフト層上に配置された第１導電型のチャネル層（１１４）と、
    前記チャネル層の表層部に形成され、前記チャネル層よりも高不純物濃度とされた第１導電型のソース層（１１６）と、
    前記チャネル層に前記ソース層よりも深くまで形成され、前記ゲート電極としての第２導電型のゲート層と、
    前記チャネル層に前記ソース層よりも深くまで形成され、前記ゲート層と離れている第２導電型のボディ層（１１５）と、
    前記ドリフト層を挟んで前記ソース層と反対側に配置される第１導電型のドレイン層（１１１）と、
    前記ソース層および前記ボディ層と電気的に接続される前記ソース電極と、
    前記ドレイン層と電気的に接続される前記ドレイン電極と、を有している請求項１または２に記載の半導体装置。
  4. 前記チャネル層には、前記ゲート層と前記ボディ層との間に位置する部分に、第１導電型の調整領域（１１７）が形成されており、
    前記調整領域は、前記ゲート電圧依存性に関する数式を満たす構成とされている請求項３に記載の半導体装置。
  5. 前記調整領域は、前記ゲート電圧依存性に関する数式を満たすように、ドーズ量が調整されている請求項４に記載の半導体装置。
  6. 前記調整領域は、前記ゲート電圧依存性に関する数式を満たすように、前記ドリフト層と前記チャネル層との積層方向に沿った長さ（Ｌ）が調整されている請求項４に記載の半導体装置。
  7. 前記ゲート層および前記ボディ層の少なくとも一方は、前記ゲート電圧依存性に関する数式を満たすように、前記チャネル層と接する側面を構成する外縁部（１３ａ、１１５ｂ）の不純物濃度と、前記外縁部よりも内縁側の内縁部（１３ｂ、１１５ｂ）の不純物濃度とが異なっている請求項３ないし６のいずれか１つに記載の半導体装置。
  8. 接合型ＦＥＴ（１０）とＭＯＳＦＥＴ（２０）とがカスコード接続されている半導体装置であって、
    ソース電極（１１）、ドレイン電極（１２）、ゲート電極（１３）を有する前記接合型ＦＥＴと、
    ソース電極（２１）、ドレイン電極（２２）、ゲート電極（２３）を有する前記ＭＯＳＦＥＴと、を備え、
    前記接合型ＦＥＴと前記ＭＯＳＦＥＴは、前記接合型ＦＥＴのソース電極と前記ＭＯＳＦＥＴのドレイン電極とが電気的に接続されてカスコード接続されており、
    前記接合型ＦＥＴにおけるゲート電圧のドレイン電圧依存性をゲート電圧依存性としてΔＶｇＪとし、電流変化率をｄＩ／ｄｔとし、電圧変化率をｄＶ／ｄｔとし、電源電圧をＶｄとし、動作電流をＩｄとし、前記接合型ＦＥＴの遅延時間をΔｔｍＪとし、前記ＭＯＳＦＥＴのミラー容量をＣｇｄとし、前記ＭＯＳＦＥＴの入力容量をＣｉｓｓとし、Ｉｄ／（Ｖｍ−Ｖｔｈ）をｇとし、前記入力容量に対する前記ミラー容量の容量比をＣｇｄ／Ｃｉｓｓとすると、前記容量比は、下記数式３以上であって、数式４以下とされている半導体装置。
    Figure 2021174836
    Figure 2021174836
  9. 前記容量比は、下記数式６とされている請求項８に記載の半導体装置。
    Figure 2021174836
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