WO2021215445A1 - 半導体装置 - Google Patents

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trench
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河野　憲司
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株式会社デンソー
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    • H03K2017/6875—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors using self-conductive, depletion FETs

Definitions

  • the present disclosure relates to a semiconductor device having a MOSFET having a trench gate structure (abbreviation for Metal Oxide Semiconductor Field Effect Transistor).
  • the MOSFET of this semiconductor device is configured by using a semiconductor substrate that constitutes an N-type drift layer.
  • a channel layer is formed on one side of the semiconductor substrate, and a plurality of trenches are formed so as to penetrate the channel layer and reach the drift layer.
  • Each trench is extended so that one direction in the surface direction of the semiconductor substrate is the longitudinal direction.
  • a trench gate structure is formed by forming a gate insulating film and a gate electrode in each trench in order.
  • An N + type source region is formed on the surface layer of the channel layer so as to be in contact with the trench.
  • An N + type drain layer is formed on the other surface side of the semiconductor substrate.
  • Non-Patent Document 1 describes a configuration in which a P-type impurity layer is arranged so as to cover a part of a portion of the trench that protrudes into the drift layer.
  • the object of the present disclosure is to provide a semiconductor device capable of sufficiently reducing recovery loss.
  • the MOSFET of the semiconductor device is formed into a first conductive type drift layer, a second conductive type channel layer arranged on the drift layer, and a drift layer penetrating the channel layer.
  • a trench gate structure having a gate insulating film arranged on the wall surface of the trench formed so as to reach, a gate electrode arranged on the gate insulating film, and a surface layer portion of the channel layer formed so as to be in contact with the trench.
  • the first conductive type source layer having a higher impurity concentration than the drift layer, the first conductive type drain layer arranged on the opposite side of the drift layer from the channel layer, the channel layer, the source layer, and electricity.
  • a source electrode that is specifically connected and a drain electrode that is electrically connected to the drain layer are provided, and the entire region of the trench that reaches the drift layer is a well layer of the second conductive type. It is covered and the well layer is connected to the channel layer.
  • the entire region of the trench protruding into the drift layer is covered with a well layer. Therefore, it is possible to suppress the occurrence of electric field concentration at the bottom of the trench, and it is possible to suppress the generation of holes by the dynamic avalanche. Therefore, the recovery loss can be reduced.
  • the semiconductor device of the present embodiment includes a normally-on type junction FET (Field Effect Transistor: hereinafter simply referred to as JFET) 10 and a normally-off type MOSFET 20.
  • the semiconductor device is configured by cascode-connecting the JFET 10 and the MOSFET 20.
  • the JFET 10 and the MOSFET 20 are each N-channel type.
  • the JFET 10 has a source electrode 11, a drain electrode 12, and a gate layer (that is, a gate electrode) 13, although a specific configuration will be described later.
  • the MOSFET 20 has a source electrode 21, a drain electrode 22, and a gate electrode 23, although the specific configuration will be described later.
  • the source electrode 11 of the JFET 10 and the drain electrode 22 of the MOSFET 20 are electrically connected. Further, the drain electrode 12 of the JFET 10 is connected to the first terminal 31, and the source electrode 21 of the MOSFET 20 is connected to the second terminal 32.
  • the gate electrode 23 of the MOSFET 20 is connected to the gate drive circuit 50 via a gate pad 24 and an adjustment resistor 41.
  • the gate layer 13 of the JFET 10 is electrically connected to the source electrode 21 of the MOSFET 20 via the gate pad 14.
  • the diode 15 is connected between the drain electrode 12 and the source electrode 11 of the JFET 10. Specifically, as will be described later, in the present embodiment, as shown in FIG. 4, a P-type body layer 115 is formed in the N-type channel layer 114 in the JFET 10. The diode 15 is configured to include the body layer 115. In this diode 15, the cathode is electrically connected to the drain electrode 12, and the anode is electrically connected to the source electrode 11.
  • a diode 25 is connected between the drain electrode 22 and the source electrode 21 of the MOSFET 20.
  • the diode 25 is a parasitic diode formed in the configuration of the MOSFET 20, and the cathode is electrically connected to the drain electrode 22 and the anode is electrically connected to the source electrode 21.
  • the first terminal 31 is connected to the power supply line 61 to which the voltage Vcc is applied from the power supply 60, and the second terminal 32 is connected to the ground line 62 for use.
  • the JFET 10 is formed on the first semiconductor chip 100 as shown in FIG.
  • the first semiconductor chip 100 has a rectangular shape in a plane, and has a cell region 101 having an inner edge cell region 101a and an outer edge cell region 101b surrounding the inner edge cell region 101a, and a cell region 101. It has an outer peripheral region 102 that surrounds the cell region 101. Then, the JFET 10 is formed in the cell region 101.
  • the first semiconductor chip 100 includes a semiconductor substrate 110 having a drain layer 111 composed of an N ++ type silicon carbide (hereinafter referred to as SiC) substrate.
  • SiC N ++ type silicon carbide
  • I have.
  • An N + type buffer layer 112 having a lower impurity concentration than the drain layer 111 is arranged on the drain layer 111, and N having a lower impurity concentration than the buffer layer 112 is placed on the buffer layer 112.
  • a ⁇ type drift layer 113 is arranged.
  • the buffer layer 112 and the drift layer 113 are configured by growing an epitaxial film of SiC on a SiC substrate constituting the drain layer 111.
  • a channel layer 114, a gate layer 13, a body layer 115, and a source layer 116 are formed on the one side 110a side of the semiconductor substrate 110.
  • an N-type channel layer 114 having a higher impurity concentration than the drift layer 113 is arranged on the drift layer 113.
  • the channel layer 114 is formed by, for example, growing an epitaxial film of SiC.
  • One side 110a of the semiconductor substrate 110 is configured to include the surface of the channel layer 114.
  • the channel layer 114 is formed with a P + type gate layer 13 and a P + type body layer 115 having a higher impurity concentration than the channel layer 114.
  • the gate layer 13 and the body layer 115 have the same impurity concentration and are formed along the depth direction from one surface 110a (that is, the surface of the channel layer 114) of the semiconductor substrate 110.
  • the body layer 115 is formed deeper than the gate layer 13. That is, the body layer 115 is configured to protrude toward the drain layer 111 side from the gate layer 13.
  • the gate layer 13 and the body layer 115 are extended along one direction in the plane direction of the semiconductor substrate 110, and are alternately arranged in the plane direction and in the direction orthogonal to the extending direction. That is, in FIG. 4, the gate layer 13 and the body layer 115 are extended along the vertical direction of the paper surface, and are alternately arranged in a state of being separated from each other along the left-right direction of the paper surface.
  • the depth direction of the semiconductor substrate 110 can be said to be the stacking direction of the drain layer 111, the drift layer 113, and the channel layer 114.
  • the gate layer 13 and the body layer 115 are configured by, for example, ion implantation or growth of a SiC embedded epitaxial film.
  • the gate layer 13 extends from the inner edge cell region 101a to the outer edge cell region 101b.
  • the gate layer 13 has an annular structure by being routed at both ends in the extending direction located in the outer edge cell region 101b, and the annular structure is connected to each other. Therefore, it can be said that the body layer 115 in FIG. 4 is arranged in the region on the inner edge side of the gate layer 13 having an annular structure.
  • the body layer 115 is also formed in the outer edge cell region 101b, and as will be described later, a plurality of body layers 115 are formed in the outer peripheral region 102. It is connected to one of the guard rings 121 of.
  • an N + type source layer 116 having a higher impurity concentration than the channel layer 114 is formed on the surface layer portion of the channel layer 114 so as to be in contact with the body layer 115. ..
  • the source layer 116 is formed by, for example, ion implantation.
  • a gate that electrically connects the gate pad 14 and the gate pad 14 and the gate layer 13 to the outer edge cell region 101b.
  • Wiring 118 is formed.
  • the first semiconductor chip 100 is also formed with a temperature sense, a current sense, and the like.
  • a pad 16 electrically connected to these various senses and a wiring are also formed.
  • an interlayer insulating film 119 is formed on one surface 110a of the semiconductor substrate 110 so as to cover the gate wiring 118.
  • the interlayer insulating film 119 is formed in the cell region 101 and the outer peripheral region 102.
  • a contact hole 119a is formed in the interlayer insulating film 119 to expose the channel layer 114, the body layer 115, and the source layer 116 in the cell region 101.
  • a source electrode 11 that is electrically connected to the source layer 116 and the body layer 115 is formed on the interlayer insulating film 119 through the contact hole 119a.
  • a drain electrode 12 electrically connected to the drain layer 111 is formed on the other surface 110b side of the semiconductor substrate 110.
  • the outer peripheral region 102 has a mesa structure by forming a recess 120 for removing a portion corresponding to the channel layer 114 of the cell region 101.
  • a plurality of guard rings 121 having a multi-ring structure surrounding the cell region 101 are formed in the outer peripheral region 102.
  • one of the plurality of guard rings 121 on the most cell region 101 side is electrically connected to the body layer 115 formed in the outer edge cell region 101b, but is electrically connected. It does not have to be.
  • the semiconductor substrate 110 includes the drain layer 111, the buffer layer 112, the drift layer 113, the channel layer 114, the body layer 115, the source layer 116, and the gate layer 13. .
  • the drain layer 111 is composed of a SiC substrate, and the buffer layer 112, the drift layer 113, the channel layer 114, and the like are configured by growing an epitaxial film of SiC. ing.
  • the first semiconductor chip 100 of the present embodiment is a SiC semiconductor device. Further, in the present embodiment, the first semiconductor chip 100 has a P-shaped body layer 115 formed therein. The diode 15 in FIG. 1 is formed by the body layer 115.
  • the MOSFET 20 is formed on the second semiconductor chip 200 as shown in FIG.
  • the second semiconductor chip 200 has a rectangular shape in a plane, and has a cell region 201 and an outer peripheral region 202 surrounding the cell region 201. Then, the MOSFET 20 is formed in the cell region 201.
  • the second semiconductor chip 200 includes a semiconductor substrate 210 having a drain layer 211 composed of an N + type silicon (hereinafter referred to as Si) substrate. ing.
  • An N-type drift layer 212 having a lower impurity concentration than the drain layer 211 is arranged on the drain layer 211.
  • a P-type channel layer 213 having a higher impurity concentration than the drift layer 212 is arranged on the drift layer 212.
  • a plurality of trenches 214 are formed so as to penetrate the channel layer 213 and reach the drift layer 212, and the channel layer 213 is separated into a plurality of pieces by the trench 214.
  • the plurality of trenches 214 are formed in stripes at equal intervals along one of the surface directions of one surface 210a of the semiconductor substrate 210 (that is, the depth direction of the paper surface in FIG. 8).
  • the plurality of trenches 214 may have an annular structure by being routed at the tip end portion.
  • each trench 214 is embedded by a gate insulating film 215 formed so as to cover the wall surface of each trench 214 and a gate electrode 23 formed of polysilicon or the like formed on the gate insulating film 215. It has been. As a result, a trench gate structure is constructed.
  • the channel layer 213 is formed with an N + type source layer 216 and a P + type contact layer 217 so as to be sandwiched between the source layers 216.
  • the source layer 216 is configured to have a higher impurity concentration than the drift layer 212, is terminated in the channel layer 213, and is formed so as to be in contact with the side surface of the trench 214.
  • the contact layer 217 is composed of a higher impurity concentration than the channel layer 213, and is formed so as to terminate in the channel layer 213 like the source layer 216.
  • the source layer 216 extends in a rod shape along the longitudinal direction of the trench 214 so as to be in contact with the side surface of the trench 214 in the region between the trenches 214, and terminates inside the tip of the trench 214.
  • the contact layer 217 is sandwiched between the two source layers 216 and extends in a rod shape along the longitudinal direction of the trench 214 (that is, the source layer 216).
  • the contact layer 217 of the present embodiment is formed deeper than the source layer 216 with reference to one surface 210a of the semiconductor substrate 210.
  • An interlayer insulating film 218 is formed on the channel layer 213 (that is, one side 210a of the semiconductor substrate 210).
  • the interlayer insulating film 218 is also formed in the outer peripheral region 202 as shown in FIG.
  • a contact hole 218a that exposes a part of the source layer 216 and the contact layer 217 is formed in the interlayer insulating film 218.
  • a source electrode 21 that is electrically connected to the source layer 216 and the contact layer 217 is formed on the interlayer insulating film 218 through the contact hole 218a.
  • a drain electrode 22 electrically connected to the drain layer 211 is formed on the other surface 210b side of the semiconductor substrate 210.
  • a gate pad 24, a gate wiring (not shown), and the like are formed in the outer peripheral region 202.
  • the gate wiring is appropriately electrically connected to the gate electrode 23 in a cross section different from that in FIGS. 8 and 9.
  • the second semiconductor chip 200 is also formed with a temperature sense, a current sense, and the like.
  • a pad 26 electrically connected to these various senses and wiring (not shown) are also formed in the outer peripheral region 202.
  • a P-shaped deep layer 220 is formed on the inner edge portion on the cell region 201 side so that the pressure resistance can be improved, and a plurality of P-shaped deep layers 220 are formed on the outer edge portion side of the deep layer 220.
  • P-shaped guard ring 221 is formed as a multiple ring structure.
  • the deep layer 220 of the present embodiment is connected to the channel layer 213 and is formed deeper than the channel layer 213.
  • a protective film 222 that covers the interlayer insulating film 218 is formed in the outer peripheral region 202, and an opening 222a that exposes the source electrode 21 is formed in the protective film 222.
  • the MOSFET 20 is configured as described above to form the diode 25 of FIG. 1, which is composed of the channel layer 213, the drift layer 212, and the drain layer 211.
  • a P-shaped well layer 223 along the wall surface of the trench 214 is formed in the entire region of the drift layer 212 in contact with the trench 214.
  • the portion of the trench 214 that protrudes into the drift layer 212 is in a state where the entire region is covered by the well layer 223.
  • the well layer 223 is formed so as to be connected to the channel layer 213.
  • the well layer 223 can suppress the generation of electric field concentration at the bottom of the trench 214, and the dynamic avalanche can suppress the generation of holes. Therefore, the recovery loss can be reduced.
  • the well layer 223 is formed by ion-implanting impurities such as boron into the wall surface of the trench 214 after forming the trench 214 and before forming the gate insulating film 215, the gate electrode 23, and the like. Will be done.
  • the MOSFET 20 when a predetermined gate voltage is applied to the gate electrode 23, an inversion layer that functions as a channel is formed in a portion of the channel layer 213 and the well layer 223 that is in contact with the trench 214. Turns on. In this case, if the impurity surface density of the well layer 223 is too high, channels may not be properly formed in the well layer 223, and the on-voltage may increase.
  • the present inventors further determine the surface density ratio of the impurity surface density of the well layer 223 to the impurity surface density of the drift layer 212 (hereinafter, also simply referred to as the surface density ratio), and the on-voltage and recovery loss.
  • the relationship was enthusiastically examined and the results shown in FIG. 10 were obtained.
  • the recovery loss is indicated by Err
  • the on-voltage is indicated by RonA.
  • the surface density ratio is the impurity surface density of the well layer 223 / the impurity surface density of the drift layer 212.
  • the recovery loss is reduced by forming the well layer 223. Specifically, it is confirmed that the recovery loss sharply decreases until the surface density ratio becomes 3.0 ⁇ 10-5. Then, it is confirmed that the recovery loss becomes almost constant when the surface density ratio is 3.0 ⁇ 10-5 or more.
  • the on-voltage is almost constant up to the surface density ratio of 4.0 ⁇ 10-5. Then, it is confirmed that the on-voltage gradually increases when the surface density ratio becomes larger than 4.0 ⁇ 10-5.
  • the intersection of the tangent line S1 at the portion having the smallest slope and the tangent line S2 at the portion having the largest slope at the on-voltage is a portion where the surface density ratio is 2.0 ⁇ 10 -4 . Therefore, it can be said that the on-voltage sharply increases when the surface density ratio becomes larger than 2.0 ⁇ 10 -4.
  • the surface density ratio is 3.0 ⁇ 10 -5 or more and 2.0 ⁇ 10 -4 or less. As a result, it is possible to suppress an increase in the on-voltage while reducing the recovery loss.
  • the surface density ratio is preferably 3.0 ⁇ 10-5 or more and 4.0 ⁇ 10-5 or less. As a result, it is possible to sufficiently suppress an increase in the on-voltage while reducing the recovery loss.
  • the semiconductor substrate 210 includes the drain layer 211, the drift layer 212, the channel layer 213, the source layer 216, the contact layer 217, and the well layer 223.
  • the second semiconductor chip 200 is configured by using the Si substrate as described above. Therefore, it can be said that the second semiconductor chip 200 is a Si semiconductor device.
  • the semiconductor device of the present embodiment is electrically connected so that the JFET 10 formed on the first semiconductor chip 100 and the MOSFET 20 formed on the second semiconductor chip 200 are cascode-connected. It is composed of.
  • the semiconductor device of the present embodiment has the MOSFET 20 which is normally off, it operates as a normal off as a whole.
  • a gate voltage equal to or higher than the threshold voltage is applied to the gate electrode 23 of the MOSFET 20 from the gate drive circuit 50.
  • the normally-off type MOSFET 20 is turned on.
  • the gate layer 13 is connected to the second terminal 32. Therefore, the normalion type JFET 10 is turned on because the potential difference between the gate layer 13 and the source electrode 11 becomes almost zero. Therefore, a current flows between the first terminal 31 and the second terminal 32, and the semiconductor device is finally turned on.
  • the gate voltage applied to the gate electrode 23 of the MOSFET 20 is set to be smaller than the threshold voltage (for example, set to 0V).
  • the threshold voltage for example, set to 0V
  • the normally-off type MOSFET 20 is turned off.
  • the MOSFET 20 when the MOSFET 20 is turned off, the voltage of the drain electrode 22 of the MOSFET 20 and the source electrode 11 of the JFET 10 connected to the drain electrode 22 rises, and the gate layer of the JFET 10 connected to the source electrode 11 and the second terminal 32.
  • a potential difference is generated between the two and the thirteenth.
  • the potential difference between the source electrode 11 and the gate layer 13 reaches the threshold value, the channel disappears and the JFET 10 is turned off.
  • the MOSFET 20 is in a state in which the entire region of the portion of the trench 214 protruding from the drift layer 212 is covered with the well layer 223. Therefore, it is possible to suppress the occurrence of electric field concentration at the bottom of the trench 214, and it is possible to suppress the generation of holes by the dynamic avalanche. Therefore, the recovery loss can be reduced.
  • the MOSFET 20 has a surface density ratio of 3.0 ⁇ 10 -5 or more and 2.0 ⁇ 10 -4 or less. As a result, it is possible to suppress an increase in the on-voltage while reducing the recovery loss.
  • the surface density ratio is preferably 3.0 ⁇ 10-5 or more and 4.0 ⁇ 10-5 or less. As a result, it is possible to sufficiently suppress an increase in the on-voltage while reducing the recovery loss.
  • the body layer 115 is deeper than the gate layer 13. Therefore, the electric field strength tends to be higher on the bottom side of the body layer 115 than on the bottom side of the gate layer 13. Therefore, when a surge occurs, breakdown is likely to occur in the region on the bottom side of the body layer 115, and the surge current is likely to flow into the body layer 115. As a result, it is possible to suppress the destruction of the semiconductor device due to the fusing of the gate wiring 118, and it is possible to improve the surge resistance.
  • the drift layer 212 has a super junction (hereinafter, also simply referred to as SJ) structure as compared with the first embodiment. Others are the same as those in the first embodiment, and thus the description thereof will be omitted here.
  • SJ super junction
  • an N-type buffer layer 224 is formed on the drain 211 layer.
  • An N-type column region 212a and a P-type column region 212b as the drift layer 212 are formed on the buffer layer 224 so as to form an SJ structure.
  • the N-type column region 212a and the P-type column region 212b extend in one direction parallel to the plane direction of the semiconductor substrate 210 (that is, in the direction perpendicular to the paper surface in FIG. 11). Further, the N-type column region 212a and the P-type column region 212b are repeatedly arranged in a direction orthogonal to the one direction (that is, in the left-right direction on the paper surface in FIG. 11).
  • the N-type column region 212a and the P-type column region 212b are formed along the extending direction of the trench 214 and are repeatedly arranged along the arrangement direction of the trench 214.
  • the P-type column region 212b is connected to the channel layer 213.
  • the first embodiment can be applied to a semiconductor device having an SJ structure.
  • a third embodiment will be described.
  • an inverter is configured by using the semiconductor device of the first embodiment. Others are the same as those in the first embodiment, and thus the description thereof will be omitted here.
  • the adjusting resistor 41 has the following configuration. That is, the adjusting resistor 41 is a first resistor circuit 411 in which the first diode 411a and the first resistor 411b are connected in series, and a second resistor circuit in which the second diode 412a and the second resistor 412b are connected in series. It is configured to have 412 and.
  • the first resistance circuit 411 and the second resistance circuit 412 are arranged in parallel so that the cathode of the first diode 411a and the anode of the second diode 412a are connected to the gate electrode 23 of the MOSFET 20, respectively.
  • the gate electrode 23 of the MOSFET 20 and the gate drive circuit 50 are connected via such an adjustment resistor 41. Therefore, the switching speed of the MOSFET 20 is adjusted by different resistance circuits in the case of switching on operation and the case of switching off operation.
  • the gate electrode 23 of the MOSFET 20 is in a state of being connected to the gate drive circuit 50 via the first resistance circuit 411 when the switching on operation is performed. That is, the first resistor circuit 411 functions as a speed adjusting resistor for the switching on operation of the MOSFET 20. Further, the gate electrode 23 of the MOSFET 20 is in a state of being connected to the gate drive circuit 50 via the second resistance circuit 412 during the switching off operation. That is, the second resistor circuit 412 functions as a speed adjusting resistor for the switching off operation of the MOSFET 20. Therefore, the switching speed of the MOSFET 20 can be appropriately adjusted by adjusting the resistance values of the respective resistance circuits 411 and 412.
  • Such a semiconductor device is used, for example, as a switching element of an inverter for driving a three-phase motor, as shown in FIG.
  • the inverter has three circuits of U phase, V phase, and W phase between the power supply line 610 to which the voltage Vcc from the power supply 600 is applied and the ground line 620 connected to the ground. It is said that the configuration is provided with.
  • Each layer is connected to the gate drive circuit 50 and the three-phase motor M, respectively.
  • the detailed configuration of the U layer will be described with reference to FIG. Since the detailed configurations of the V layer and the W layer are the same as those of the U layer, they will be omitted.
  • the U layer has a configuration in which the two semiconductor devices shown in FIG. 12 are provided. Then, in the U layer, the drain electrode 12 of the JFET 10 in the upper arm UA is connected to the power supply line 610 via the first terminal 31. In the U layer, the source electrode 21 of the MOSFET 20 in the lower arm LA is connected to the ground line 620 via the second terminal 32. Further, in the MOSFET 20 in the upper arm UA, the source electrode 21 is electrically connected to the drain electrode 12 of the JFET 10 in the lower arm LA. That is, the second terminal 32 of the upper arm UA is electrically connected to the first terminal 31 of the lower arm LA.
  • each MOSFET 20 in the upper arm UA and the lower arm LA is connected to the gate drive circuit 50.
  • the semiconductor device of this embodiment can also be used as a switching element of an inverter.
  • the first conductive type may be P type and the second conductive type may be N type. That is, the JFET 10 and the MOSFET 20 may be of the P channel type.
  • the semiconductor device in which the JFET 10 and the MOSFET 20 are cascode-connected has been described.
  • the semiconductor device may not be provided with the JFET 10 and may have only the MOSFET 20 having a trench gate structure.
  • the gate layer 13 and the body layer 115 may have the same depth. Further, the configuration in which the electric field strength is higher on the bottom side of the body layer 115 than on the bottom side of the gate layer 13 can be appropriately changed. For example, by making the bottom of the body layer 115 tapered or making the width of the body layer 115 narrower than the width of the gate layer 13, the electric field strength of the bottom side of the body layer 115 is higher than that of the bottom side of the gate layer 13. The configuration may be such that it is easy to become.
  • the JFET 10 may be configured by using a silicon substrate, or may be configured by using another compound semiconductor substrate or the like.
  • the MOSFET 20 may be configured using a SiC substrate or may be configured using another compound semiconductor substrate.
  • the drift layer 212 in the MOSFET 20 is set so that the impurity concentration gradually decreases from the drain layer 211 side to the channel layer 213 side so that a high withstand voltage can be achieved. You may.
  • the inverter may be configured by combining the second embodiment and the third embodiment and using the MOSFET 20 having the SJ structure. Moreover, you may further combine the combination of each of the above-mentioned embodiments.

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Abstract

第１導電型のドリフト層（２１２）と、ドリフト層（２１２）上に配置された第２導電型のチャネル層（２１３）と、チャネル層２１３を貫通してドリフト層（２１２）に達するように形成されたトレンチ（２１４）の壁面に配置されたゲート絶縁膜（２１５）と、ゲート絶縁膜（２１５）上に配置されたゲート電極（２３）とを有するトレンチゲート構造と、チャネル層（２１３）の表層部において、トレンチ（２１４）に接するように形成され、ドリフト層（２１２）よりも高不純物濃度とされた第１導電型のソース層（２１６）と、ドリフト層（２１２）を挟んでチャネル層（２１３）と反対側に配置された第１導電型のドレイン層（２１１）とを備える。そして、トレンチ（２１４）のうちのドリフト層（２１２）に達している部分は、全領域が第２導電型のウェル層（２２３）にて覆われるようにする。ウェル層（２２３）は、チャネル層（２１３）と繋がるようにする。

Description

半導体装置 関連出願への相互参照
　本出願は、２０２０年４月２２日に出願された日本特許出願番号２０２０－７６３３４号に基づくもので、ここにその記載内容が参照により組み入れられる。
　本開示は、トレンチゲート構造のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistorの略）を有する半導体装置に関する。
　従来より、トレンチゲート構造のＭＯＳＦＥＴを有する半導体装置が提案されている。具体的には、この半導体装置のＭＯＳＦＥＴは、Ｎ－型のドリフト層を構成する半導体基板を用いて構成されている。そして、半導体基板には、一面側にチャネル層が形成されていると共に、チャネル層を貫通してドリフト層に達するように複数のトレンチが形成されている。なお、各トレンチは、半導体基板の面方向における一方向が長手方向となるように延設されている。そして、各トレンチにゲート絶縁膜およびゲート電極が順に形成されることによってトレンチゲート構造が構成されている。
　チャネル層の表層部には、トレンチに接するようにＮ＋型のソース領域が形成されている。半導体基板の他面側には、Ｎ＋型のドレイン層が形成されている。
　このようなＭＯＳＦＥＴでは、チャネル層とドリフト層およびドレイン層とで構成される寄生ダイオード（以下では、単にダイオードともいう）が構成される。そして、ダイオードのリカバリ動作時には、トレンチの底部で電界集中が発生すると、ダイナミックアバランシェによって正孔が発生することでリカバリ損失が増加し易い。このため、例えば、非特許文献１には、トレンチのうちのドリフト層に突出する部分の一部を覆うようにＰ型の不純物層を配置する構成が記載されている。
Y. Fukui,K. Sugawara,R. Tanaka,H. Koketsu, H.Hatta,Y. Miyata,H. Suzuki,K. Taguchi,Y. Kagawa,S. Tomohisa,N. Miura, Effects of Grounding Bottom Oxide Protection Layer in Trench Gate SiC MOSFET by Tilted Al Implantation, International Conference on Silicon Carbide and Related Materials 2019
　しかしながら、このような半導体装置においても、リカバリ損失を十分に低減できない可能性がある。
　本開示は、リカバリ損失を十分に低減できる半導体装置を提供することを目的とする。
　本開示の１つの観点によれば、半導体装置のＭＯＳＦＥＴは、第１導電型のドリフト層と、ドリフト層上に配置された第２導電型のチャネル層と、チャネル層を貫通してドリフト層に達するように形成されたトレンチの壁面に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置されたゲート電極とを有するトレンチゲート構造と、チャネル層の表層部において、トレンチに接するように形成され、ドリフト層よりも高不純物濃度とされた第１導電型のソース層と、ドリフト層を挟んでチャネル層と反対側に配置された第１導電型のドレイン層と、チャネル層およびソース層と電気的に接続されるソース電極と、ドレイン層と電気的に接続されるドレイン電極と、を備え、トレンチのうちのドリフト層に達している部分は、全領域が第２導電型のウェル層にて覆われており、ウェル層は、チャネル層と繋がっている。
　これによれば、トレンチのうちのドリフト層に突出する部分は、全領域がウェル層にて覆われている。このため、トレンチの底部で電界集中が発生することを抑制でき、ダイナミックアバランシェによって正孔が生成されることを抑制できる。したがって、リカバリ損失を低減することができる。
　なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第１実施形態における半導体装置の回路図である。 ＪＦＥＴが形成される第１半導体チップの平面図である。 図２中の領域IIIの拡大図である。 図３中のIV－IV線に沿った断面図である。 図３中のV－V線に沿った断面図である。 図３中のVI－VI線に沿った断面図である。 ＭＯＳＦＥＴが形成される第２半導体チップの平面図である。 図７中のVIII－VIII線に沿った断面図である。 図７中のIX－IX線に沿った断面図である。 面密度比と、オン電圧およびリカバリ損失との関係に関するシミュレーション結果を示す図である。 第２実施形態における第２半導体チップの断面図である。 第３実施形態における半導体装置の回路図である。 図１２に示す半導体装置を用いて構成したインバータの回路図である。 図１３中のＵ層の回路図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　第１実施形態について、図面を参照しつつ説明する。まず、本実施形態の半導体装置における回路構成について説明する。図１に示されるように、本実施形態の半導体装置は、ノーマリオン型の接合型ＦＥＴ（Field Effect Transistor：以下では、単にＪＦＥＴという）１０と、ノーマリオフ型のＭＯＳＦＥＴ２０とを有している。そして、半導体装置は、ＪＦＥＴ１０とＭＯＳＦＥＴ２０とがカスコード接続されて構成されている。なお、本実施形態では、ＪＦＥＴ１０およびＭＯＳＦＥＴ２０は、それぞれＮチャネル型とされている。
　ＪＦＥＴ１０は、具体的な構成については後述するが、ソース電極１１、ドレイン電極１２、ゲート層（すなわち、ゲート電極）１３を有している。ＭＯＳＦＥＴ２０は、具体的な構成については後述するが、ソース電極２１、ドレイン電極２２、およびゲート電極２３を有している。
　そして、ＪＦＥＴ１０およびＭＯＳＦＥＴ２０は、ＪＦＥＴ１０のソース電極１１とＭＯＳＦＥＴ２０のドレイン電極２２とが電気的に接続されている。また、ＪＦＥＴ１０のドレイン電極１２は、第１端子３１と接続され、ＭＯＳＦＥＴ２０のソース電極２１は、第２端子３２と接続されている。
　ＭＯＳＦＥＴ２０のゲート電極２３は、ゲートパッド２４および調整抵抗４１を介してゲート駆動回路５０と接続されている。ＪＦＥＴ１０のゲート層１３は、ＭＯＳＦＥＴ２０のソース電極２１と、ゲートパッド１４を介して電気的に接続されている。
　また、本実施形態では、ＪＦＥＴ１０のドレイン電極１２とソース電極１１との間には、ダイオード１５が接続されている。具体的には後述するが、本実施形態では、ＪＦＥＴ１０には、図４に示されるように、Ｎ型のチャネル層１１４内にＰ型のボディ層１１５が形成されている。そして、ダイオード１５は、当該ボディ層１１５を含んで構成されている。このダイオード１５は、カソードがドレイン電極１２と電気的に接続され、アノードがソース電極１１と電気的に接続された状態となっている。
　また、ＭＯＳＦＥＴ２０のドレイン電極２２とソース電極２１との間には、ダイオード２５が接続されている。このダイオード２５は、ＭＯＳＦＥＴ２０の構成上で形成される寄生ダイオードであり、カソードがドレイン電極２２と電気的に接続され、アノードがソース電極２１と電気的に接続される。
　以上が本実施形態における半導体装置の回路構成である。そして、このような半導体装置は、第１端子３１が電源６０から電圧Ｖｃｃが印加される電源ライン６１に接続され、第２端子３２がグランドライン６２と接続されて用いられる。
　次に、ＪＦＥＴ１０およびＭＯＳＦＥＴ２０の具体的な構成について説明する。まず、ＪＦＥＴ１０の構成について説明する。ＪＦＥＴ１０は、図２に示されるように、第１半導体チップ１００に形成されている。
　第１半導体チップ１００は、図２および図３に示されるように、平面矩形状とされており、内縁セル領域１０１ａと、内縁セル領域１０１ａを囲む外縁セル領域１０１ｂとを有するセル領域１０１、およびセル領域１０１を囲む外周領域１０２を有している。そして、セル領域１０１に、ＪＦＥＴ１０が形成されている。
　具体的には、第１半導体チップ１００は、図４～図６に示されるように、Ｎ＋＋型の炭化珪素（以下では、ＳｉＣという）基板で構成されるドレイン層１１１を有する半導体基板１１０を備えている。そして、ドレイン層１１１上には、ドレイン層１１１よりも低不純物濃度とされたＮ＋型のバッファ層１１２が配置され、バッファ層１１２上には、バッファ層１１２よりも低不純物濃度とされたＮ－型のドリフト層１１３が配置されている。なお、バッファ層１１２およびドリフト層１１３は、ドレイン層１１１を構成するＳｉＣ基板上にＳｉＣのエピタキシャル膜を成長させることで構成される。
　そして、セル領域１０１では、半導体基板１１０の一面１１０ａ側に、チャネル層１１４、ゲート層１３、ボディ層１１５、およびソース層１１６が形成されている。具体的には、セル領域１０１では、ドリフト層１１３上に、ドリフト層１１３より高不純物濃度とされたＮ型のチャネル層１１４が配置されている。なお、チャネル層１１４は、例えば、ＳｉＣのエピタキシャル膜を成長させることで構成される。そして、半導体基板１１０の一面１１０ａは、チャネル層１１４の表面を含んで構成されている。
　チャネル層１１４には、チャネル層１１４よりも高不純物濃度とされたＰ＋型のゲート層１３およびＰ＋型のボディ層１１５が形成されている。本実施形態では、ゲート層１３およびボディ層１１５は、不純物濃度が互いに等しくされており、半導体基板１１０の一面１１０ａ（すなわち、チャネル層１１４の表面）から深さ方向に沿って形成されている。但し、本実施形態では、ボディ層１１５の方がゲート層１３よりも深くまで形成されている。つまり、ボディ層１１５は、ゲート層１３よりもドレイン層１１１側に突出した構成とされている。
　また、ゲート層１３およびボディ層１１５は、半導体基板１１０の面方向における一方向に沿って延設されており、当該面方向であって延設方向と直交する方向に交互に配置されている。つまり、図４中では、ゲート層１３およびボディ層１１５は、紙面垂直方向に沿って延設され、紙面左右方向に沿って互いに離れた状態で交互に配置されている。なお、半導体基板１１０の深さ方向とは、言い換えると、ドレイン層１１１、ドリフト層１１３、チャネル層１１４の積層方向であるともいえる。また、ゲート層１３およびボディ層１１５は、例えば、イオン注入、またはＳｉＣの埋め込みエピタキシャル膜を成長させることで構成される。
　本実施形態では、図３、図５、図６に示されるように、ゲート層１３は内縁セル領域１０１ａから外縁セル領域１０１ｂまで延設されている。そして、ゲート層１３は、外縁セル領域１０１ｂに位置する延設方向の両端部が引き回されることで環状構造とされており、環状構造とされたものが互いに接続されている。このため、図４中のボディ層１１５は、環状構造とされたゲート層１３の内縁側の領域に配置されているともいえる。
　なお、本実施形態では、図３、図５、図６に示されるように、ボディ層１１５は、外縁セル領域１０１ｂにも形成されており、後述するように、外周領域１０２に形成された複数のガードリング１２１のうちの１つと接続されている。
　また、図４に示されるように、チャネル層１１４の表層部には、ボディ層１１５と接するように、チャネル層１１４よりも高不純物濃度とされたＮ＋型のソース層１１６が形成されている。なお、ソース層１１６は、例えば、イオン注入によって構成される。
　そして、図３、図５および図６に示されるように、半導体基板１１０上には、外縁セル領域１０１ｂに、ゲートパッド１４と、当該ゲートパッド１４およびゲート層１３とを電気的に接続するゲート配線１１８が形成されている。なお、第１半導体チップ１００には、特に図示しないが、温度センスや電流センス等も形成されている。そして、外縁セル領域１０１ｂには、これらの各種センスと電気的に接続されるパッド１６および図示しない配線も形成されている。
　また、図４～図６に示されるように、半導体基板１１０の一面１１０ａ上には、ゲート配線１１８を覆うように層間絶縁膜１１９が形成されている。なお、層間絶縁膜１１９は、セル領域１０１および外周領域１０２に形成されている。そして、層間絶縁膜１１９には、セル領域１０１において、チャネル層１１４、ボディ層１１５、およびソース層１１６を露出させるコンタクトホール１１９ａが形成されている。層間絶縁膜１１９上には、コンタクトホール１１９ａを通じてソース層１１６およびボディ層１１５と電気的に接続されるソース電極１１が形成されている。
　半導体基板１１０の他面１１０ｂ側には、ドレイン層１１１と電気的に接続されるドレイン電極１２が形成されている。
　外周領域１０２は、図５および図６に示されるように、セル領域１０１のチャネル層１１４に相当する部分を除去する凹部１２０が形成されることでメサ構造とされている。そして、外周領域１０２には、セル領域１０１を囲む多重リング構造とされた複数のガードリング１２１が形成されている。なお、本実施形態では、複数のガードリング１２１のうちの最もセル領域１０１側の１つは、外縁セル領域１０１ｂに形成されたボディ層１１５と電気的に接続されているが、電気的に接続されていなくてもよい。
　以上が本実施形態の第１半導体チップ１００の構成である。なお、本実施形態の第１半導体チップ１００では、Ｎ－型、Ｎ型、Ｎ＋型、Ｎ＋＋型が第１導電型に相当し、Ｐ型、Ｐ＋型が第２導電型に相当している。また、本実施形態では、上記のように、ドレイン層１１１、バッファ層１１２、ドリフト層１１３、チャネル層１１４、ボディ層１１５、ソース層１１６、ゲート層１３を含んで半導体基板１１０が構成されている。そして、本実施形態では、上記のように、ドレイン層１１１は、ＳｉＣ基板で構成されており、バッファ層１１２、ドリフト層１１３、チャネル層１１４等は、ＳｉＣのエピタキシャル膜を成長させることで構成されている。このため、本実施形態の第１半導体チップ１００は、ＳｉＣ半導体装置であるともいえる。また、本実施形態では、第１半導体チップ１００は、Ｐ型のボディ層１１５が形成されている。そして、図１中のダイオード１５は、ボディ層１１５に起因して構成される。
　次に、ＭＯＳＦＥＴ２０の構成について説明する。ＭＯＳＦＥＴ２０は、図７に示されるように、第２半導体チップ２００に形成されている。
　第２半導体チップ２００は、平面矩形状とされており、セル領域２０１およびセル領域２０１を囲む外周領域２０２を有している。そして、セル領域２０１にＭＯＳＦＥＴ２０が形成されている。
　具体的には、第２半導体チップ２００は、図８および図９に示されるように、Ｎ＋型のシリコン（以下では、Ｓｉという）基板で構成されるドレイン層２１１を有する半導体基板２１０を備えている。ドレイン層２１１上には、ドレイン層２１１よりも低不純物濃度とされたＮ型のドリフト層２１２が配置されている。そして、セル領域２０１において、ドリフト層２１２上には、ドリフト層２１２よりも高不純物濃度とされたＰ型のチャネル層２１３が配置されている。
　また、半導体基板２１０には、チャネル層２１３を貫通してドリフト層２１２に達するように複数のトレンチ２１４が形成され、このトレンチ２１４によってチャネル層２１３が複数個に分離されている。本実施形態では、複数のトレンチ２１４は、半導体基板２１０の一面２１０ａの面方向のうちの一方向（すなわち、図８中紙面奥行き方向）に沿って等間隔にストライプ状に形成されている。なお、複数のトレンチ２１４は、先端部が引き回されることで環状構造とされていてもよい。
　また、各トレンチ２１４内は、各トレンチ２１４の壁面を覆うように形成されたゲート絶縁膜２１５と、このゲート絶縁膜２１５の上に形成されたポリシリコン等により構成されるゲート電極２３とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。
　そして、チャネル層２１３には、Ｎ＋型のソース層２１６と、ソース層２１６に挟まれるようにＰ＋型のコンタクト層２１７とが形成されている。ソース層２１６は、ドリフト層２１２よりも高不純物濃度で構成され、チャネル層２１３内において終端し、かつ、トレンチ２１４の側面に接するように形成されている。コンタクト層２１７は、チャネル層２１３よりも高不純物濃度で構成され、ソース層２１６と同様に、チャネル層２１３内において終端するように形成されている。
　より詳しくは、ソース層２１６は、トレンチ２１４間の領域において、トレンチ２１４の長手方向に沿ってトレンチ２１４の側面に接するように棒状に延設され、トレンチ２１４の先端よりも内側で終端する構造とされている。また、コンタクト層２１７は、２つのソース層２１６に挟まれてトレンチ２１４の長手方向（すなわち、ソース層２１６）に沿って棒状に延設されている。なお、本実施形態のコンタクト層２１７は、半導体基板２１０の一面２１０ａを基準としてソース層２１６よりも深く形成されている。
　チャネル層２１３（すなわち、半導体基板２１０の一面２１０ａ）上には、層間絶縁膜２１８が形成されている。なお、この層間絶縁膜２１８は、図９に示されるように、外周領域２０２にも形成されている。層間絶縁膜２１８には、ソース層２１６の一部およびコンタクト層２１７を露出させるコンタクトホール２１８ａが形成されている。層間絶縁膜２１８上には、コンタクトホール２１８ａを通じてソース層２１６およびコンタクト層２１７と電気的に接続されるソース電極２１が形成されている。
　半導体基板２１０の他面２１０ｂ側には、ドレイン層２１１と電気的に接続されるドレイン電極２２が形成されている。
　また、外周領域２０２では、図７に示されるように、ゲートパッド２４や、図示しないゲート配線等が形成されている。そして、ゲート配線は、図８および図９とは別断面において、適宜ゲート電極２３と電気的に接続されている。なお、第２半導体チップ２００には、特に図示しないが、温度センスや電流センス等も形成されている。そして、外周領域２０２には、これらの各種センスと電気的に接続されるパッド２６および図示しない配線も形成されている。
　さらに、外周領域２０２には、耐圧向上を図ることができるように、セル領域２０１側の内縁部にＰ型のディープ層２２０が形成されていると共に、ディープ層２２０よりも外縁部側に、複数のＰ型のガードリング２２１が多重リング構造として形成されている。なお、本実施形態のディープ層２２０は、チャネル層２１３と繋がると共に、チャネル層２１３よりも深くまで形成されている。また、外周領域２０２には、層間絶縁膜２１８を覆う保護膜２２２が形成されており、保護膜２２２には、ソース電極２１を露出させる開口部２２２ａが形成されている。なお、ＭＯＳＦＥＴ２０は、上記のように構成されることにより、チャネル層２１３とドリフト層２１２およびドレイン層２１１とで構成される図１のダイオード２５が構成される。
　そして、本実施形態のＭＯＳＦＥＴ２０は、ドリフト層２１２のうちのトレンチ２１４と接する部分の全領域に、トレンチ２１４の壁面に沿ったＰ型のウェル層２２３が形成されている。言い換えると、トレンチ２１４のうちのドリフト層２１２に突出する部分は、全領域がウェル層２２３によって覆われた状態となっている。なお、ウェル層２２３は、チャネル層２１３と繋がるように形成されている。
　これにより、ＭＯＳＦＥＴ２０におけるダイオード２５のリカバリ時においては、ウェル層２２３によってトレンチ２１４の底部で電界集中が発生することを抑制でき、ダイナミックアバランシェによって正孔が生成されることを抑制できる。したがって、リカバリ損失を低減することができる。
　なお、このようなウェル層２２３は、トレンチ２１４を形成した後、ゲート絶縁膜２１５やゲート電極２３等を形成する前に、ボロン等の不純物をトレンチ２１４の壁面に対してイオン注入することで形成される。
　ここで、上記のようなＭＯＳＦＥＴ２０は、ゲート電極２３に所定のゲート電圧が印加されることにより、チャネル層２１３およびウェル層２２３のうちのトレンチ２１４と接する部分にチャネルとして機能する反転層が形成されてオン状態となる。この場合、ウェル層２２３の不純物面密度が高すぎると、ウェル層２２３に適切にチャネルが形成されず、オン電圧が増加する可能性がある。
　このため、本発明者らは、さらに、ドリフト層２１２の不純物面密度に対するウェル層２２３の不純物面密度の面密度比（以下では、単に面密度比ともいう）と、オン電圧およびリカバリ損失との関係について鋭意検討を行い、図１０に示される結果を得た。なお、図１０中では、リカバリ損失をＥｒｒで示し、オン電圧をＲｏｎＡで示している。また、面密度比とは、ウェル層２２３の不純物面密度／ドリフト層２１２の不純物面密度のことである。
　図１０に示されるように、リカバリ損失は、ウェル層２２３を形成することによって低下することが確認される。具体的には、リカバリ損失は、面密度比が３．０×１０－５となるまで急峻に低下することが確認される。そして、リカバリ損失は、面密度比が３．０×１０－５以上となるとほぼ一定となることが確認される。
　一方、オン電圧は、面密度比が４．０×１０－５まではほぼ一定であることが確認される。そして、オン電圧は、面密度比が４．０×１０－５より大きくなると、徐々に増加することが確認される。この場合、オン電圧における、傾きが最も小さい部分の接線Ｓ１と、傾きが最も大きくなる部分の接線Ｓ２との交点は、面密度比が２．０×１０－４となる部分となる。このため、オン電圧は、面密度比が２．０×１０－４より大きくなると急峻に大きくなるといえる。
　したがって、本実施形態では、面密度比が３．０×１０－５以上であって、２．０×１０－４以下とされている。これにより、リカバリ損失を低減しつつ、オン電圧が増加することを抑制することができる。この場合、好ましくは、面密度比が３．０×１０－５以上であって、４．０×１０－５以下とされるのがよい。これにより、リカバリ損失を低減しつつ、オン電圧が増加することを十分に抑制することができる。
　以上が本実施形態の第２半導体チップ２００の構成である。なお、本実施形態の第２半導体チップ２００では、Ｎ型、Ｎ－型、Ｎ＋型、Ｎ＋＋型が第１導電型に相当し、Ｐ型、Ｐ＋型が第２導電型に相当している。また、本実施形態では、上記のように、ドレイン層２１１、ドリフト層２１２、チャネル層２１３、ソース層２１６、コンタクト層２１７、およびウェル層２２３を含んで半導体基板２１０が構成されている。さらに、本実施形態では、上記のようにＳｉ基板を用いて第２半導体チップ２００が構成されている。このため、第２半導体チップ２００は、Ｓｉ半導体装置であるともいえる。
　そして、本実施形態の半導体装置は、特に図示しないが、これら第１半導体チップ１００に形成されたＪＦＥＴ１０と第２半導体チップ２００に形成されたＭＯＳＦＥＴ２０とがカスコード接続されるように電気的に接続されて構成されている。
　次に、上記半導体装置における基本的な作動について説明する。なお、本実施形態の半導体装置は、ノーマリオフであるＭＯＳＦＥＴ２０を有しているため、全体としてノーマリオフとして作動する。
　まず、半導体装置をスイッチングオン動作させてオン状態とするには、ＭＯＳＦＥＴ２０のゲート電極２３に、ゲート駆動回路５０から閾値電圧以上のゲート電圧が印加されるようにする。これにより、ノーマリオフ型のＭＯＳＦＥＴ２０がオン状態となる。また、ＪＦＥＴ１０は、ゲート層１３が第２端子３２と接続されている。このため、ノーマリオン型のＪＦＥＴ１０は、ゲート層１３とソース電極１１との電位差がほぼゼロとなり、オン状態となる。したがって、第１端子３１と第２端子３２との間に電流が流れ、半導体装置が最終的にオン状態となる。
　次に、半導体装置をスイッチングオフ動作させてオフ状態とするには、ＭＯＳＦＥＴ２０のゲート電極２３に印加されるゲート電圧が閾値電圧より小さくなるようにする（例えば、０Ｖにされる）。これにより、ノーマリオフ型のＭＯＳＦＥＴ２０は、オフ状態となる。また、ＭＯＳＦＥＴ２０がオフ状態となることでＭＯＳＦＥＴ２０のドレイン電極２２と、それに接続されたＪＦＥＴ１０のソース電極１１の電圧が上昇し、当該ソース電極１１と第２端子３２に接続されているＪＦＥＴ１０のゲート層１３との間に電位差が発生する。そして、ソース電極１１とゲート層１３との間の電位差が閾値に達することにより、チャネルが消滅してＪＦＥＴ１０がオフ状態となる。これにより、第１端子３１と第２端子３２との間に電流が流れなくなり、半導体装置が最終的にオフ状態となる。
　以上説明した本実施形態によれば、ＭＯＳＦＥＴ２０は、トレンチ２１４のうちのドリフト層２１２に突出する部分の全領域がウェル層２２３に覆われた状態となっている。このため、トレンチ２１４の底部で電界集中が発生することを抑制でき、ダイナミックアバランシェによって正孔が生成されることを抑制できる。したがって、リカバリ損失を低減することができる。
　また、ＭＯＳＦＥＴ２０は、面密度比が３．０×１０－５以上であって、２．０×１０－４以下とされている。これにより、リカバリ損失を低減しつつ、オン電圧が増加することを抑制することができる。この場合、好ましくは、面密度比が３．０×１０－５以上であって、４．０×１０－５以下とされるのがよい。これにより、リカバリ損失を低減しつつ、オン電圧が増加することを十分に抑制することができる。
　さらに、本実施形態のＪＦＥＴ１０は、ボディ層１１５がゲート層１３よりも深くされている。このため、電界強度は、ゲート層１３の底部側よりもボディ層１１５の底部側の方が高くなり易い。したがって、サージが発生した際、ボディ層１１５の底部側の領域でブレークダウンが発生し易くなり、サージ電流はボディ層１１５へと流れ込み易くなる。これにより、ゲート配線１１８が溶断することで半導体装置が破壊されることも抑制でき、サージ耐性の向上を図ることができる。
　（第２実施形態）
　第２実施形態について説明する。本実施形態は、第１実施形態に対し、ドリフト層２１２にスーパージャンクション（以下では、単にＳＪともいう）構造を構成したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
　本実施形態では、図１１に示されるように、ドレイン２１１層上に、Ｎ型のバッファ層２２４が形成されている。そして、バッファ層２２４上には、ドリフト層２１２としてのＮ型カラム領域２１２ａ、およびＰ型カラム領域２１２ｂがＳＪ構造を構成するように形成されている。本実施形態では、これらＮ型カラム領域２１２ａおよびＰ型カラム領域２１２ｂは、半導体基板２１０の面方向と平行な一方向（すなわち、図１１中紙面垂直方向）に延設されている。また、これらＮ型カラム領域２１２ａおよびＰ型カラム領域２１２ｂは、当該一方向と直交する方向（すなわち、図１１中紙面左右方向）に繰り返し配列されている。より詳しくは、これらＮ型カラム領域２１２ａおよびＰ型カラム領域２１２ｂは、トレンチ２１４の延設方向に沿って形成されていると共に、トレンチ２１４の配列方向に沿って繰り返し配列されている。そして、Ｐ型カラム領域２１２ｂは、チャネル層２１３と接続されている。
　以上説明したように、ＳＪ構造を有する半導体装置に上記第１実施形態を適用することもできる。
　（第３実施形態）
　第３実施形態について説明する。本実施形態は、第１実施形態の半導体装置を用いてインバータを構成したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
　本実施形態では、図１２に示されるように、調整抵抗４１は、次の構成とされている。すなわち、調整抵抗４１は、第１ダイオード４１１ａと第１抵抗４１１ｂとが直列に接続された第１抵抗回路４１１と、第２ダイオード４１２ａと第２抵抗４１２ｂとが直列に接続された第２抵抗回路４１２とを有する構成とされている。そして、第１抵抗回路４１１および第２抵抗回路４１２は、第１ダイオード４１１ａのカソードおよび第２ダイオード４１２ａのアノードがそれぞれＭＯＳＦＥＴ２０のゲート電極２３と接続されるように、並列に配置されている。
　本実施形態では、このような調整抵抗４１を介してＭＯＳＦＥＴ２０のゲート電極２３とゲート駆動回路５０が接続されている。このため、ＭＯＳＦＥＴ２０は、スイッチングオン動作する場合とスイッチングオフ動作する場合とにおいて、異なる抵抗回路によってスイッチング速度が調整される。
　具体的には、ＭＯＳＦＥＴ２０のゲート電極２３は、スイッチングオン動作する際には、第１抵抗回路４１１を介してゲート駆動回路５０と接続された状態となる。すなわち、第１抵抗回路４１１がＭＯＳＦＥＴ２０のスイッチングオン動作用の速度調整抵抗として機能する。また、ＭＯＳＦＥＴ２０のゲート電極２３は、スイッチングオフ動作する際には、第２抵抗回路４１２を介してゲート駆動回路５０と接続された状態となる。すなわち、第２抵抗回路４１２がＭＯＳＦＥＴ２０のスイッチングオフ動作用の速度調整抵抗として機能する。このため、各抵抗回路４１１、４１２の抵抗値を調整することにより、ＭＯＳＦＥＴ２０のスイッチング速度を適宜調整できる。
　以上が本実施形態における半導体装置の構成である。このような半導体装置は、例えば、図１３に示されるように、三相モータを駆動するインバータのスイッチング素子として用いられる。
　すなわち、図１３に示されるように、インバータは、電源６００からの電圧Ｖｃｃが印加される電源ライン６１０とグランドに接続されるグランドライン６２０との間にＵ相、Ｖ相、Ｗ相の３回路が備えられた構成とされている。そして、各層は、それぞれゲート駆動回路５０および三相モータＭと接続されている。以下、Ｕ層の詳細な構成について、図１４を参照しつつ説明する。なお、Ｖ層、Ｗ層の詳細な構成は、Ｕ層と同じであるため、省略する。
　図１４に示されるように、Ｕ層は、図１２に示す半導体装置が２つ備えられた構成とされている。そして、Ｕ層は、上側アームＵＡにおけるＪＦＥＴ１０のドレイン電極１２が第１端子３１を介して電源ライン６１０と接続されている。Ｕ層は、下側アームＬＡにおけるＭＯＳＦＥＴ２０のソース電極２１が第２端子３２を介してグランドライン６２０と接続されている。また、上側アームＵＡにおけるＭＯＳＦＥＴ２０は、ソース電極２１が下側アームＬＡにおけるＪＦＥＴ１０のドレイン電極１２と電気的に接続されている。つまり、上側アームＵＡの第２端子３２が下側アームＬＡの第１端子３１と電気的に接続されている。そして、上側アームＵＡの第２端子３２と下側アームＬＡの第１端子３１との間が三相モータＭと接続されている。また、上側アームＵＡおよび下側アームＬＡにおける各ＭＯＳＦＥＴ２０は、それぞれのＭＯＳＦＥＴ２０におけるゲート電極２３がゲート駆動回路５０と接続されている。
　このように、本実施形態の半導体装置をインバータのスイッチング素子として用いることでもきる。
　（他の実施形態）
　本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
　例えば、上記各実施形態において、第１導電型をＰ型とし、第２導電型をＮ型としてもよい。つまり、ＪＦＥＴ１０およびＭＯＳＦＥＴ２０は、Ｐチャネル型とされていてもよい。
　また、上記各実施形態では、ＪＦＥＴ１０とＭＯＳＦＥＴ２０とがカスコード接続された半導体装置について説明した。しかしながら、半導体装置は、ＪＦＥＴ１０が備えられておらず、トレンチゲート構造のＭＯＳＦＥＴ２０のみを有する構成とされていてもよい。
　さらに、上記各実施形態において、ゲート層１３およびボディ層１１５は、同じ深さとされていてもよい。また、ボディ層１１５の底部側の方がゲート層１３の底部側よりも電界強度が高くなるようにする構成は、適宜変更可能である。例えば、ボディ層１１５の底部を先細り形状にしたり、ボディ層１１５の幅をゲート層１３の幅より狭くすることにより、ボディ層１１５の底部側の方がゲート層１３の底部側より電界強度が高くなり易い構成としてもよい。
　そして、上記各実施形態において、ＪＦＥＴ１０は、シリコン基板を用いて構成されていてもよいし、他の化合物半導体基板等を用いて構成されていてもよい。同様に、ＭＯＳＦＥＴ２０は、ＳｉＣ基板を用いて構成されていてもよいし、他の化合物半導体基板を用いて構成されていてもよい。
　さらに、上記第１、第３実施形態において、ＭＯＳＦＥＴ２０におけるドリフト層２１２は、高耐圧を図ることができるように、ドレイン層２１１側からチャネル層２１３側に向かって不純物濃度が徐々に低下するようにしてもよい。
　そして、上記各実施形態を適宜組み合わせてもよい。例えば、上記第２実施形態と上記第３実施形態を組み合わせ、ＳＪ構造を有するＭＯＳＦＥＴ２０を用いてインバータを構成してもよい。また、上記各実施形態を組み合わせたもの同士をさらに組み合わせてもよい。

Claims (4)

  1. 　トレンチゲート構造のＭＯＳＦＥＴを有する半導体装置であって、
    　前記ＭＯＳＦＥＴは、
    　第１導電型のドリフト層（２１２）と、
    　前記ドリフト層上に配置された第２導電型のチャネル層（２１３）と、
    　前記チャネル層を貫通して前記ドリフト層に達するように形成されたトレンチ（２１４）の壁面に配置されたゲート絶縁膜（２１５）と、前記ゲート絶縁膜上に配置されたゲート電極（２３）とを有する前記トレンチゲート構造と、
    　前記チャネル層の表層部において、前記トレンチに接するように形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型のソース層（２１６）と、
    　前記ドリフト層を挟んで前記チャネル層と反対側に配置された第１導電型のドレイン層（２１１）と、
    　前記チャネル層および前記ソース層と電気的に接続されるソース電極（２１）と、
    　前記ドレイン層と電気的に接続されるドレイン電極（２２）と、を備え、
    　前記トレンチのうちの前記ドリフト層に達している部分は、全領域が第２導電型のウェル層（２２３）にて覆われており、
    　前記ウェル層は、前記チャネル層と繋がっている半導体装置。
  2. 　ソース電極（１１）、ドレイン電極（１２）、ゲート電極（１３）を有する接合型ＦＥＴを備え、
    　前記ＭＯＳＦＥＴと、前記接合型ＦＥＴとは、前記接合型ＦＥＴのソース電極と前記ＭＯＳＦＥＴのドレイン電極とが電気的に接続されてカスコード接続されている請求項１に記載の半導体装置。
  3. 　前記ドリフト層の不純物面密度に対する前記ウェル層の不純物面密度の面密度比は、３．０×１０－５以上であって、２．０×１０－４以下とされている請求項１または２に記載の半導体装置。
  4. 　前記面密度比は、３．０×１０－５以上であって、４．０×１０－５以下とされている請求項３に記載の半導体装置。
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