JP2015138837A - 複合型半導体装置 - Google Patents
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Abstract
【課題】負荷短絡等によって発生し得る破壊を軽微なものに抑制する。【解決手段】複合型半導体装置1は、互いに直列接続されたノーマリオン型のFETQ1及びノーマリオフ型のFETQ2を備え、FETQ2のオン、オフを通じてノーマリオフ型FETの動作を実現する。FETQ1の最大ドレイン電流Idmax1と、FETQ2の最大ドレイン電流Idmax2は、“Idmax1<Idmax2”の関係を満たす。【選択図】図1
Description
本発明は、複合型半導体装置に関する。
シリコン半導体から成るパワー素子を超える性能を持つことが期待されるワイドギャップ半導体の中でも、窒化ガリウム半導体系FETのような二次元電子ガスを用いたHFET(hetero FET)が注目され、特に、HFETにおけるノーマリオン型FETは、高絶縁耐圧、高温動作及びヘテロ接合による低オン抵抗を比較的容易に実現できるとして利用価値が高い。但し、パワーデバイスとしては、安全面からノーマリオフ型の動作が強く要望される。このため、ノーマリオン型FETとノーマリオフ型FETをカスケード接続することで、全体としてノーマリオフ型半導体スイッチを実現する複合型半導体装置が提案されている(下記特許文献1及び2参照)。カスケード構成では周知の如くミラー効果が抑制されるため、ノーマリオン型FETの高速動作が損なわれない。
パワーデバイスを含む電源回路やインバータ回路では、過度の負荷や誤動作等により負荷短絡状態が発生することがある。シャント抵抗等を用いて過電流が検出されたとき、ノーマリオフ型FETを高速に遮断できれば負荷短絡による複合型半導体装置の破壊を抑制できる。しかしながら、過電流検出速度(過電流検出回路の応答速度)を大きくし過ぎると、スイッチングノイズ等の影響で誤検出の発生確率が高まってシステム全体の誤動作を招きやすくなるため、過電流検出速度をあまり上げることはできない。
故に、上述のカスコード構成を有する複合型半導体装置でも、実用上は、或る程度の時間の負荷短絡に耐えることが求められ、仮に複合型半導体装置が破壊されたとしても、安全面から、なるだけ軽微な破壊で留めることが望まれる。特に、ノーマリオン型FETはノーマリオフ型FETと比べて破壊されやすい(耐量が少ない)ことが多いため、負荷短絡等でノーマリオン型FETが破壊されたとしても、ノーマリオン型FETの破壊をなるだけ軽微なもので留めることが望まれる。
そこで本発明は、負荷短絡等によって発生し得る破壊の軽度化に寄与する複合型半導体装置を提供することを目的とする。
本発明に係る複合型半導体装置は、互いに直列接続されたノーマリオン型の第1FET及びノーマリオフ型の第2FETを備え、前記第2FETのオン、オフを通じてノーマリオフ型FETの動作を実現する複合型半導体装置において、前記第1FETの最大ドレイン電流であるIdmax1と、前記第2FETの最大ドレイン電流であるIdmax2が、Idmax1<Idmax2、の関係を満たすことを特徴とする。
本発明によれば、負荷短絡等によって発生し得る破壊の軽度化に寄与する複合型半導体装置を提供することが可能である。
以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、状態量又は部材等を参照する記号又は符号を記すことによって該記号又は符号に対応する情報、信号、物理量、状態量又は部材等の名称を省略又は略記することがある。
<第1実施形態>
本発明の第1実施形態を説明する。図1に、第1実施形態に係る複合型半導体装置(複合型スイッチング素子)1の内部及び周辺の回路図を示す。複合型半導体装置1は、互いに直列に接続された電界効果トランジスタ(以下、FETという)Q1及びQ2と、ドレイン端子Td、ソース端子Ts及びゲート端子Tgを備える。FETQ1及びQ2は共にNチャンネル型のFETである。ドレイン端子Tdには電圧源2が接続され、ゲート端子Tgには制御回路3が接続され、ソース端子Tsには負荷4が接続される。
本発明の第1実施形態を説明する。図1に、第1実施形態に係る複合型半導体装置(複合型スイッチング素子)1の内部及び周辺の回路図を示す。複合型半導体装置1は、互いに直列に接続された電界効果トランジスタ(以下、FETという)Q1及びQ2と、ドレイン端子Td、ソース端子Ts及びゲート端子Tgを備える。FETQ1及びQ2は共にNチャンネル型のFETである。ドレイン端子Tdには電圧源2が接続され、ゲート端子Tgには制御回路3が接続され、ソース端子Tsには負荷4が接続される。
ドレイン端子TdはFETQ1のドレインに接続され、ソース端子TsはFETQ2のソースに接続され、ゲート端子TgはFETQ2のゲートに接続される。FETQ1のソースとFETQ2のドレインは共通接続される。FETQ1のゲートは抵抗を介してFETQ2のソースに接続される。但し、FETQ1のゲートを、抵抗を介することなく、FETQ2のソースに直接接続してもよい。このように、FETQ1及びQ2はカスコード接続されている(カスコード構成にて接続されている)。即ち、複合型半導体装置1は、ソース接地FETとしてのFETQ2に対しゲート接地FETとしてのFETQ1を積み上げた構成を持つ。
FETQ1は、GaNFET(Gallium Nitride-Field Effect Transistor)、即ち窒化ガリウム半導体にて形成されたノーマリオン型のFETである。ノーマリオン型のFETでは、ゲート電圧が0V(ボルト)であってもオンとなる。従って、FETQ1は、FETQ1へのゲート電圧が、ゼロ又は負の電圧値を有する所定の閾電圧VTHQ1以上であればオンとなり、閾電圧VTHQ1より低ければオフとなる。
FETQ2は、SiMOSFET(Si-Metal Oxide Semiconductor Field Effect Transistor)、即ちシリコン半導体にて形成された絶縁ゲート型FETであって、ノーマリオフ型のFETである。ノーマリオフ型のFETでは、ゲート電圧が0V(ボルト)であるときオフとなる。従って、FETQ2は、FETQ1と同様、FETQ2へのゲート電圧が閾電圧VTHQ2以上であればオンとなり、閾電圧VTHQ2より低ければオフとなるが、VTHQ2は正である。尚、FETQ2には、ソースからドレインに向かう方向を順方向とする寄生ダイオードが内蔵されている。
任意のFETにおいて、ゲート電圧とは、当該FETのソース電位を基準とするゲート電位を指す。任意のFETにおいて、オンとは、当該FETのドレイン及びソース間が導通状態になることを指し、オフとは、当該FETのドレイン及びソース間が遮断状態になることを指す。以下では、FETQ1をGaNFETQ1又は単にGaNFETと表記することもあるし、FETQ2をSiMOSFETQ2又は単にSiMOSFETと表記することもある。
電圧源2は、グランドを基準とした直流の電源電圧VDDをドレイン端子Tdに印加する(VDD>0)。制御回路3は、ゲート端子Tgを介してFETQ2にゲート電圧を供給し、FETQ2のゲート電圧を制御することでFETQ2のオン、オフを制御する。FETQ2がオンであるとき、FETQ1のゲート電圧が略0V(ボルト)になるため、FETQ1もオンとなる。FETQ2がオフとなると、FETQ2のドレイン電位が上昇し、その上昇を通じてFETQ1のゲート電圧が閾電圧VTHQ1より低くなるとFETQ1もオフする。結局、1つのスイッチング素子として機能する複合型半導体装置1において、ドレイン端子Td及びソース端子Ts間は、FETQ2がオンならオンとなり(導通状態となり)、FETQ2がオフならオフとなり(遮断状態となる)。つまり、複合型半導体装置1は、1つのノーマリオフ型のFETの動作を実現する。
ドレイン端子Tdからソース端子Tsに流れる電流をIdにて表す。Idは、複合型半導体装置1を1つのノーマリオフ型のFETと捉えたときのドレイン電流に相当し、FETQ1のドレイン電流及びFETQ2のドレイン電流と一致する。ドレイン電流Idはソース端子Tsを介して負荷4に供給され、グランドに流れこむ。負荷4は任意であり、装置1を用いてインバータ回路を形成する場合においては、インバータ回路のアームが負荷4に含まれ得る。制御回路3は、FETQ2を交互にオン、オフするスイッチング制御を行うこともできるが、以下では、特に記述無き限り、FETQ2をオンさせるためのゲート電圧がFETQ2に供給されている状態を考える。
ここで、FETQ1の最大ドレイン電流をIdmax1にて表し、FETQ2の最大ドレイン電流をIdmax2にて表す。FETQ1、Q2の最大ドレイン電流は、それぞれ、飽和領域におけるFETQ1、Q2のドレイン電流であって、FETQ1、Q2に流れうるドレイン電流の最大値を指す。
FETQ1はノーマリオン型のFETであるので、Idmax1は、FETQ1のゲート電圧が0Vである状態での、FETQ1の最大ドレイン電流と解して良い。一方、FETQ2はノーマリオフ型のFETであるので、Idmax2は、FETQ2のゲート電圧をFETQ2のドレイン−ソース間電圧以上にした状態での、FETQ2の最大ドレイン電流と解して良い。尚、本明細書において、最大ドレイン電流などのFETの特性を示す各物理量は、FETQ1及びQ2の周囲温度が任意且つ所定の共通温度(FETQ1及びQ2に対して共通の温度であって例えば25℃)であるときの物理量であるとする。
複合型半導体装置1では、下記不等式(1)を満たすようにFETQ1及びQ2が形成される。
Idmax1<Idmax2 ・・・(1)
Idmax1<Idmax2 ・・・(1)
式(1)を成立させる意義について説明する。図2(a)及び(b)の夫々において、曲線300GaNは、GaNFETQ1のVdsとドレイン電流との関係を示し、曲線300Siは、SiMOSFETQ1のVdsとドレイン電流との関係を示している。但し、曲線300GaN及び300Siは、FETQ1及びQ2が正常であるときの上記関係を示している。FETQ1及びQ2が正常であるとは、FETQ1及びQ2に故障(後述の軽度破壊及び重度破壊を含む)が発生していない状態を指す。Vdsは、ドレイン及びソース間電圧を表す。
FETQ1及びQ2が正常である状況において、負荷4が短絡したとき、FETQ1は十分に飽和し、ドレイン電流IdはIdmax1で律速されて(ドレイン電流Idの増大がIdmax1までで制限されて)Idmax1と一致するようになる。以下では、負荷4が短絡すること(即ち、ソース端子Tsが0Vのグランドの電位となること)を負荷短絡と表現する。
負荷短絡はドレイン電流Idが過電流となる要因の1つである。制御回路3は、ドレイン電流Idが流れる経路に直列に挿入されたシャント抵抗(不図示)又はパルストランス(不図示)を用いてドレイン電流Idの電流値を検出し、検出電流値に基づき過電流対応処理を行うことができる。過電流対応処理において、制御回路3は、検出電流値が所定の過電流判定閾値ILIM以上になっているとき、装置1に過電流が発生していると判断して、ドレイン電流Idの流れる経路を遮断する。当該遮断は、FETQ2のオフ、又は、ドレイン電流Idが流れる経路に直列に挿入されたスイッチ(FETQ2以外の半導体スイッチング素子又は機械式リレー)のオフにより実現される。過電流の発生有無の検出速度(過電流検出回路の応答速度)を大きくし過ぎると、スイッチングノイズ等の影響で誤検出の発生確率が高まり、システム全体の誤動作を招く。故に、ドレイン電流Idの電流値が実際に過電流判定閾値ILIM以上になってから所定の過電流検出応答時間が経過したタイミングで過電流の発生が検出されるように、制御回路3は形成されている。過電流判定閾値ILIMは、少なくともIdmax2よりは小さい。
一方、負荷短絡による過電流の発生によりFETQ1又はQ2が破壊するおそれがある。FETQ1又はQ2の破壊は、破壊状態が比較的軽い軽度破壊と、破壊状態が比較的重い重度破壊とに大別される。正常なFET(Q1又はQ2)にて大きな電力が消費されたとき、まず、当該FETは軽度破壊に至り、その後に重度破壊に至る。
FETQ1が軽度破壊に至ったとき、FETQ1のドレイン及びソース間は単なる抵抗体として機能し、その抵抗体の抵抗値は正常なFETQ1のオン抵抗よりも低い。FETQ2についても同様である。図2(a)の破線線分310GaNは、FETQ1が軽度破壊しているときの、FETQ1のVdsとドレイン電流との関係を示す。図2(b)の破線線分310Siは、FETQ2が軽度破壊しているときの、FETQ2のVdsとドレイン電流との関係を示す。軽度破壊はFETのドレイン及びソース間が疑似的に短絡したような症状を呈するため、軽度破壊を疑似短絡故障と呼ぶこともできる。
FETQ1の重度破壊とは、FETQ1が焼損するような破壊を指す(逆に考えれば、軽度破壊では、未だFETQ1に焼損は起こっていない)。FETQ2についても同様である。
負荷短絡の発生によってFETQ1が軽度破壊に至ると、FETQ1及びQ2が正常である状態に比べてドレイン電流Idが増大するが、ドレイン電流Idの増大はIdmax2までで制限される(図2(a)参照)。
今、負荷短絡が発生してGaNFETに軽度破壊が発生する一方でSiMOSFETが正常に保たれている状態を、便宜上、状態α1と呼ぶ。図2(a)の点302は、状態α1におけるGaNFETの動作点を表している。状態α1では、GaNFETのドレイン及びソース間に電圧ΔVGaNが加わる一方で、SiMOSFETのドレイン及びソース間に電圧(VDD−ΔVGaN)が加わり、且つ、Id=Idmax2、となる。従って、図3に示す如く、状態α1において、GaNFETでの消費電力PGaN1は“ΔVGaN×Idmax2”となり、SiMOSFETでの消費電力PSi1は“(VDD−ΔVGaN)×Idmax2”となる。
他方、負荷短絡が発生してSiMOSFETに軽度破壊が発生する一方でGaNFETが正常に保たれている状態を、便宜上、状態α2と呼ぶ。図2(b)の点304は、状態α2におけるSiMOSFETの動作点を表している。SiMOSFETの軽度破壊によってドレイン電流Idが増大するかもしれないが、ドレイン電流Idの増大はIdmax1までで制限される(図2(b)参照)。状態α2では、SiMOSFETのドレイン及びソース間に電圧ΔVSiが加わる一方で、GaNFETのドレイン及びソース間に電圧(VDD−ΔVSi)が加わり、且つ、Id=Idmax1、となる。従って、図3に示す如く、状態α2において、GaNFETでの消費電力PGaN2は“(VDD−ΔVSi)×Idmax1”となり、SiMOSFETでの消費電力PSi2は“ΔVSi×Idmax1”となる。
状態α1において、GaNFETには大きな電流Idmax2が流れはするもののGaNFETに加わる電圧ΔVGaNが小さいため、GaNFETの破壊が軽微で収まる(GaNFETの破壊が軽度破壊から重度破壊に進行することが抑制される)。状態α2におけるSiMOSFETにも同様のことが言える。
また、状態α1において、GaNFETのドレイン及びソース間の抵抗値は、“VDD/Idmax2”に対して十分に小さく、“(VDD−ΔVGaN)>>ΔVGaN”又は“(VDD−ΔVGaN)>ΔVGaN”となるので、少なくとも下記式(2)が成立する。状態α2において、SiMOSFETのドレイン及びソース間の抵抗値は、“VDD/Idmax1”に対して十分に小さく、“(VDD−ΔVSi)>>ΔVSi” 又は“(VDD−ΔVSi)>ΔVSi”となるので、少なくとも下記式(3)が成立する。
PGaN1<PSi1=(VDD−ΔVGaN)×Idmax2 ・・・(2)
PSi2<PGaN2=(VDD−ΔVSi)×Idmax1 ・・・(3)
PGaN1<PSi1=(VDD−ΔVGaN)×Idmax2 ・・・(2)
PSi2<PGaN2=(VDD−ΔVSi)×Idmax1 ・・・(3)
簡単化のため、電圧ΔVGaN及びΔVSiが電源電圧VDDに対して十分に微小であると仮定して、“ΔVGaN=ΔVSi=ΔV”とおくと、式(2)及び(3)は、下記式(2a)及び(3a)へと変形される。
PGaN1<PSi1=(VDD−ΔV)×Idmax2 ・・・(2a)
PSi2<PGaN2=(VDD−ΔV)×Idmax1 ・・・(3a)
PGaN1<PSi1=(VDD−ΔV)×Idmax2 ・・・(2a)
PSi2<PGaN2=(VDD−ΔV)×Idmax1 ・・・(3a)
ここで、FETの特性上、GaNFETの方がSiMOSFETよりも破壊しやすいという事実がある。つまり、GaNFETの電力破壊耐量は、SiMOSFETの電力破壊耐量よりも小さい。GaNFETの電力破壊耐量とは、GaNFETで発生する電力消費に対するGaNFETの破壊耐量であり、一定時間、GaNFETに一定電力を消費させ続けたときにGaNFETが破壊(軽度破壊)に至らずに済む場合における、上記一定電力の上限値を指す。SiMOSFETの電力破壊耐量についても同様である。
GaNFETが軽度破壊して状態α1になった後、仮にSiMOSFETもが破壊すると、GaNFETでの消費電力が増大してGaNFETの破壊状態が重度化する可能性が高い(SiMOSFETの破壊状態も重度化する可能性が高い)。従って、GaNFETが軽度破壊したとき、GaNFETの破壊進行を抑えるためには、SiMOSFETに、一定時間、電力PSi1(=(VDD−ΔV)×Idmax2)の消費に対して破壊せずに耐えてもらう必要(以下、第1の必要性という)がある。
これと類似して、SiMOSFETが軽度破壊して状態α2になった後、仮にGaNFETもが破壊した場合においても、GaNFETの破壊状態が重度化する可能性が高い(SiMOSFETの破壊状態も重度化する可能性が高い)。従って、SiMOSFETが軽度破壊したとき、GaNFETの破壊を抑えるためには、GaNFETに、一定時間、電力PGaN2(=(VDD−ΔV)×Idmax1)の消費に対して破壊せずに耐えてもらう必要(以下、第2の必要性という)がある。
電力破壊耐量はGaNFETの方がSiMOSFETよりも小さいのであるから、第1の必要性と第2の必要性を満たすにあたり、“PSi1>PGaN2”、即ち、“Idmax2>Idmax1”とした方が有利である。より大きな電力破壊耐量を持つSiMOSFETにより大きな電力PSi1(=(VDD−ΔV)×Idmax2)に対する耐性を求めた方が装置1全体の耐量設計に無駄が少ないからである。負荷短絡が発生してGaNFETに軽度破壊が発生したとしても、SiMOSFETが破壊せずに正常状態を保っている間に、過電流対応処理にてドレイン電流Idを遮断すれば、GaNFETの破壊(装置1の破壊)を軽微なものに留めることができる。従って、上述の過電流検出応答時間分、電力PSi1がSiMOSFETにて消費された場合でもSiMOSFETが正常に保たれるよう、SiMOSFETの電力破壊耐量を設計しておけばよい。
また、本実施形態の構成とは異なるが、図4を参照して“Idmax1>Idmax2”にした参考構成を考える。参考構成(図4)において、曲線320GaNは、GaNFETQ1のVdsとドレイン電流との関係を示し、曲線320Siは、SiMOSFETQ2のVdsとドレイン電流との関係を示している。但し、曲線320GaN及び320Siは、FETQ1及びQ2が正常であるときの上記関係を示している。参考構成(図4)において、破線線分330Siは、SiMOSFETが軽度破壊しているときの、SiMOSFETのVdsとドレイン電流との関係を示いている。
参考構成において、FETQ1及びQ2が正常であるときには、ドレイン電流IdがIdmax2までで制限されるためGaNFETの破壊抑制には有効である。しかしながら、負荷短絡が発生して仮にSiMOSFETが破壊されると、Idmax2よりも大きな電流Idmax1がGaNFETに流れ且つ電源電圧VDDの殆どがGaNFETに加わるためGaNFETが短時間で重度破壊に至りやすい(図2(a)及び(b)のIdmax2と図4のIdmax2が互いに同じ電流値を持つと仮定)。また、参考構成(図4)では、線形領域におけるSiMOSFETのオン抵抗がGaNFETよりも相当に大きくなるため、装置1全体の低オン抵抗化が実現困難である。これに対し、“Idmax1<Idmax2”とすれば、図2(a)及び(b)に示す如く、SiMOSFETのオン抵抗をGaNFETと同程度にすることも可能である。つまり、GaNFETが有する低オン抵抗のメリットを、装置1において発揮することができる。
上述の如く、本実施形態では“Idmax1<Idmax2”とすることにより、GaNFETが有する低オン抵抗のメリットを生かしつつ、負荷短絡時に発生し得るGaNFETの破壊を軽微なものに留めることが可能である(従って、安全性及び信頼性が向上する)。特に例えば、複合型半導体装置1をインバータ回路に適用した場合において、アーム短絡発生時のGaNFETの破壊軽度化に有益である。複合型半導体装置1では、GaNFETが破壊してもSiMOSFETが破壊に至るまでは装置1全体として負荷短絡に耐えるので、GaNFET単体の場合よりも負荷短絡で完全破壊(重度破壊を含む)に至るまでの時間の余裕度が向上する。故に、過電流保護回路の高速化も不要となる。
<第2実施形態>
本発明の第2実施形態を説明する。第2実施形態並びに後述の第3及び第4実施形態は第1実施形態を基礎とする実施形態であり、第2〜第4実施形態において特に述べない事項に関しては、特に記述無き限り且つ矛盾の無い限り、第1実施形態の記載が第2〜第4実施形態にも適用される。
本発明の第2実施形態を説明する。第2実施形態並びに後述の第3及び第4実施形態は第1実施形態を基礎とする実施形態であり、第2〜第4実施形態において特に述べない事項に関しては、特に記述無き限り且つ矛盾の無い限り、第1実施形態の記載が第2〜第4実施形態にも適用される。
“Idmax1<Idmax2”を満たすべきIdmax1及びIdmax2は、FETQ1の実際の最大ドレイン電流Idmax1[real]及びFETQ2の実際の最大ドレイン電流Idmax2[real]であるべきである。一方、実際の最大ドレイン電流と最大ドレイン電流の設計値との間には誤差がある。
今、FETQ1、Q2の最大ドレイン電流の設計値(設計上の目標値)、即ち、FETQ1、Q2の最大ドレイン電流の仕様における代表値(typical value)を、夫々、Idmax1[typ]、Idmax2[typ]と表記する。尚、第1実施形態におけるIdmax1及びIdmax2は、Idmax1[real]及びIdmax2[real]を示すべきであるが、Idmax1[typ]及びIdmax2[typ]であると考えることも可能である。
そして、FETQ1及びQ2の夫々において、最大ドレイン電流の実際の値が最大ドレイン電流の設計値から最大で±30%だけばらつくものとする。そうすると、FETQ1における最大ドレイン電流の実際の値の最小値Idmax1[min]及び最大値Idmax1[max]は、
Idmax1[min]=Idmax1[typ]×0.7、
Idmax1[max]=Idmax1[typ]×1.3、
にて表される。同様に、FETQ2における最大ドレイン電流の実際の値の最小値Idmax2[min]及び最大値Idmax2[max]は、
Idmax2[min]=Idmax2[typ]×0.7、
Idmax2[max]=Idmax2[typ]×1.3、
にて表される。
Idmax1[min]=Idmax1[typ]×0.7、
Idmax1[max]=Idmax1[typ]×1.3、
にて表される。同様に、FETQ2における最大ドレイン電流の実際の値の最小値Idmax2[min]及び最大値Idmax2[max]は、
Idmax2[min]=Idmax2[typ]×0.7、
Idmax2[max]=Idmax2[typ]×1.3、
にて表される。
ところで、負荷短絡によってGaNFETが軽度破壊したときにおいて、Idmax2が不必要に大きければ、破壊が更に進行しやすい。故に、“Idmax1<Idmax2”の条件下でGaNFETの破壊軽減を実現するためには、Idmax2をあまり高くしない方が良い。“Idmax1<Idmax2”の条件下でIdmax2の上限をIdmax1との関係において定めるべく、Idmax1[real]に対するIdmax2[real]の比の最大値Qを求める。Idmax1[real]に対するIdmax2[real]の比は、(Idmax1[real],Idmax2[real])=(Idmax1[min],Idmax2[max])のときに最大化されるため、比の最大値Qは下記式(4)を満たす。式(4)を変形することで式(5)が得られる。
Q=Idmax2[max]/Idmax1[min] ・・・(4)
Q=(Idmax2[typ]×1.3)/(Idmax1[typ]×0.7)
・・・(5)
Q=Idmax2[max]/Idmax1[min] ・・・(4)
Q=(Idmax2[typ]×1.3)/(Idmax1[typ]×0.7)
・・・(5)
他方、FETQ1及びFETQ2の特性ばらつきを含めて“Idmax1[real]<Idmax2[real]”を満たすためには、式(6)を満たすことが必要である。
Idmax1[max]<Idmax2[min] ・・・(6)
Idmax1[max]<Idmax2[min] ・・・(6)
式(6)を変形すると、
“Idmax1[typ]×1.3<Idmax2[typ]×0.7”、つまり、下記式(7)が得られる。
Idmax2[typ]>Idmax1[typ]×1.3÷0.7 ・・・(7)
“Idmax1[typ]×1.3<Idmax2[typ]×0.7”、つまり、下記式(7)が得られる。
Idmax2[typ]>Idmax1[typ]×1.3÷0.7 ・・・(7)
式(7)を式(5)に適用すると、
Q>(Idmax1[typ]×1.3÷0.7)×1.3)/(Idmax1[typ]×0.7)
となり、これを変形すると、式(8)が成立する。
Q>(1.3÷0.7×1.3)/0.7≒3.45 ・・・(8)
Q>(Idmax1[typ]×1.3÷0.7)×1.3)/(Idmax1[typ]×0.7)
となり、これを変形すると、式(8)が成立する。
Q>(1.3÷0.7×1.3)/0.7≒3.45 ・・・(8)
Q≒3.45は、“Idmax1[real]<Idmax2[real]”を満たす条件下における上記比の最大値である。“Q≒3.45”に対し、更に、余裕を見て上記比の最大値を4とみなす。従って、式(9)を満たすように、FETQ1及びQ2の最大ドレイン電流を設計しておけば、FETQ1及びQ2の実際の最大ドレイン電流が各設定値からばらついても“Idmax1[real]<Idmax2[real]”を満たすことが可能であり、また、Idmax2が不必要に大きくなることも無い。
Idmax2[typ]<Idmax1[typ]×4 ・・・(9)
Idmax2[typ]<Idmax1[typ]×4 ・・・(9)
<第3実施形態>
本発明の第3実施形態を説明する。尚、以下の説明文におけるIdmax1及びIdmax2は、Idmax1[typ]及びIdmax2[typ]を指すと解される。
本発明の第3実施形態を説明する。尚、以下の説明文におけるIdmax1及びIdmax2は、Idmax1[typ]及びIdmax2[typ]を指すと解される。
最大ドレイン電流Idmax1は、FETQ1がオンとなる所定のゲート電圧Vg1をFETQ1のゲート電圧として印加した状態で、FETQ1のドレイン−ソース間電圧をFETQ1が十分に飽和する所定電圧Vds1に設定したときのFETQ1のドレイン電流であって良い。これに対応する特性の例を図5の実線曲線350GaNにて示す。ゲート電圧Vg1は、通常、0V(ボルト)である。所定電圧Vds1は、FETQ1にてピンチオフが発生開始する際のドレイン−ソース間電圧よりも大きい。
一方、最大ドレイン電流Idmax2は、FETQ2がオンとなる所定のゲート電圧Vg2をFETQ2のゲート電圧として印加した状態で、FETQ2のドレイン−ソース間電圧をFETQ2が飽和を開始する所定電圧Vds2に設定したときのFETQ2のドレイン電流であって良い。これに対応する特性の例を図5の実線曲線350Siにて示す。ここで、ゲート電圧(ゲート−ソース間電圧)Vg2は、ドレイン−ソース間電圧Vds2以上であると良い。FETQ2のドレイン−ソース間電圧Vds2は、FETQ2の線形領域及び飽和領域間の境界に対応するドレイン−ソース間電圧であり、FETQ2のドレイン−ソース間電圧を電圧Vds2まで上げたときに、ちょうど、FETQ2にてピンチオフが発生し始める。
具体的な数値として、例えば、最大ドレイン電流Idmax1に対応するゲート電圧Vg1、ドレイン−ソース間電圧Vds1は、夫々、0V(ボルト)、20Vであり、且つ、最大ドレイン電流Idmax2に対応するドレイン−ソース間電圧Vds2は10Vであり、且つ、最大ドレイン電流Idmax2に対応するゲート電圧Vg2は10V以上である。
<第4実施形態>
本発明の第4実施形態を説明する。第1〜第3実施形態で述べたFETQ1及びQ2を共通のパッケージ内に実装した場合における複合型半導体装置1の具体的構造を、図6(a)及び(b)に示す。図6(a)及び(b)は、第4実施形態に係る複合型半導体装置1の上面図及び側面図である。但し、図6(a)及び(b)では、実際は不透明である、モールド用樹脂材によるパッケージMOLDが透明であると仮定している。図6(a)では、パッケージMOLDの外周を破線にて表している。図6(b)は、図6(a)の右側から装置1を見たときの側面図である。尚、図6(a)及び(b)の構成では、Si基板がFETQ2のソースを形成している。
本発明の第4実施形態を説明する。第1〜第3実施形態で述べたFETQ1及びQ2を共通のパッケージ内に実装した場合における複合型半導体装置1の具体的構造を、図6(a)及び(b)に示す。図6(a)及び(b)は、第4実施形態に係る複合型半導体装置1の上面図及び側面図である。但し、図6(a)及び(b)では、実際は不透明である、モールド用樹脂材によるパッケージMOLDが透明であると仮定している。図6(a)では、パッケージMOLDの外周を破線にて表している。図6(b)は、図6(a)の右側から装置1を見たときの側面図である。尚、図6(a)及び(b)の構成では、Si基板がFETQ2のソースを形成している。
ワイヤ101〜104を用いて、端子Td、Ts及びTg並びにFETQ1及びQ2が第1実施形態で述べた接続方法で接続されている(図1参照)。FETQ1及びQ2の全体と端子Td、Ts及びTgの各一部がモールド用樹脂材にて取り囲まれると共にモールド用樹脂材にて互いに物理的に結合され、端子Td、Ts及びTgの各残部がモールド用樹脂材から突出している。このモールド用樹脂材はFETQ1及びQ2を収容するパッケージMOLDとして機能し、結果、FETQ1及びQ2が共通のパッケージMOLD内に実装されることになる。パッケージMOLDは、JEDEC(Joint Electron Device Engineering Council)やJEITA(Japan Electronics and Information Technology Industries Association)などの規格にて定められた所謂TO(Transistor outline)タイプのパッケージであって良い。
FETQ1及びQ2が共通のパッケージ(即ち同一のパッケージ)内に実装されている場合においては、各FETでの被害が相互に大きな影響を与え合うため、第1〜第3実施形態で述べた技術が特に有益となる。
尚、上述の各実施形態では、ノーマリオン型のFETQ1をGaNFETにて形成することを前提としているが、ノーマリオン型のFETQ1は、GaNFET以外のFET、例えば、SiCFET(シリコンカーバイドにて形成されたFET)であっても良い。また、ノーマリオフ型のFETQ2もSiMOSFETに限定されない。ノーマリオフ型のFETQ2は、ショットキーゲート型FETであっても良い。また、FETQ1及びQ2はPチャンネル型のFETであっても構わない(但し、この場合、電源電圧VDDを基準としたゲート駆動が必要になる)。
<本発明の考察>
本発明について考察する。
本発明について考察する。
本発明の一側面に係る複合型半導体装置は、互いに直列接続されたノーマリオン型の第1FET(Q1)及びノーマリオフ型の第2FET(Q2)を備え、前記第2FETのオン、オフを通じてノーマリオフ型FETの動作を実現する複合型半導体装置(1)において、前記第1FETの最大ドレイン電流であるIdmax1と、前記第2FETの最大ドレイン電流であるIdmax2が、Idmax1<Idmax2、の関係を満たすことを特徴とする。
負荷短絡により第1FETが破壊して第1FETが微小抵抗として機能するようになる第1ケースでは、Idmax2に比例する電力が第2FETにて消費される。この電力の消費に第2FETが耐えるように第2FETを形成しておけば、複合型半導体装置の全体的な破壊から免れることができる。
負荷短絡により第2FETが破壊して第2FETが微小抵抗として機能するようになる第2ケースでは、Idmax1に比例する電力が第1FETにて消費される。この電力の消費に第1FETが耐えるように第1FETを形成しておけば、複合型半導体装置の全体的な破壊から免れることができる。
第1ケースでは、微小抵抗と化した第1FETでの電力消費は多くないので第1FETの破壊が重度化することを回避できる。第2ケースでは、“Idmax1<Idmax2”とすることで、第1FETに加わる電力が、相対的に小さいIdmax1に比例する電力となるため第1FETが破壊されにくい。
更に、“Idmax1<Idmax2”とすることで、ノーマリオフ型の第2FETのオン抵抗を低く抑えやすいので、複合型半導体装置の全体の低オン抵抗化が実現しやすい(ノーマリオン型の第1FETが持つ低オン抵抗のメリットを複合型半導体装置において発揮できるようになる)。
つまり、上記構成によれば、ノーマリオン型の第1FETにおける有益な特性(例えば低オン抵抗)のメリットを享受しながらも、負荷短絡等によって発生し得る第1FETの破壊を軽微なものに留めやすくなる。
負荷短絡により第2FETが破壊して第2FETが微小抵抗として機能するようになる第2ケースでは、Idmax1に比例する電力が第1FETにて消費される。この電力の消費に第1FETが耐えるように第1FETを形成しておけば、複合型半導体装置の全体的な破壊から免れることができる。
第1ケースでは、微小抵抗と化した第1FETでの電力消費は多くないので第1FETの破壊が重度化することを回避できる。第2ケースでは、“Idmax1<Idmax2”とすることで、第1FETに加わる電力が、相対的に小さいIdmax1に比例する電力となるため第1FETが破壊されにくい。
更に、“Idmax1<Idmax2”とすることで、ノーマリオフ型の第2FETのオン抵抗を低く抑えやすいので、複合型半導体装置の全体の低オン抵抗化が実現しやすい(ノーマリオン型の第1FETが持つ低オン抵抗のメリットを複合型半導体装置において発揮できるようになる)。
つまり、上記構成によれば、ノーマリオン型の第1FETにおける有益な特性(例えば低オン抵抗)のメリットを享受しながらも、負荷短絡等によって発生し得る第1FETの破壊を軽微なものに留めやすくなる。
具体的には例えば、電力消費に対する前記第1FETの破壊耐量は、前記第2FETのそれよりも小さい。
“Idmax1<Idmax2”であるとき、第1ケースでは、Idmax2に比例する相対的に大きな電力が第2FETにて消費される一方、第2ケースでは、Idmax1に比例する相対的に小さな電力が第1FETにて消費される。双方のケースにおいて複合型半導体装置の全体的な破壊から免れるためには、第2FETの破壊耐量を第1FETより大きく(第1FETの破壊耐量を第2FETよりも小さく)しておく方が装置全体の耐量設計に無駄が少ない。また、ノーマリオン型のFETはノーマリオフ型のFETよりも破壊されやすいという特性にも符合する。
また具体的には例えば、前記第1及び第2FETの最大ドレイン電流の仕様における代表値Idmax1[typ]及びIdmax2[typ]が、Idmax2[typ]<Idmax1[typ]×4、の関係を満たすと良い。
これにより、最大ドレイン電流のばらつきを考慮しつつ、第2FETの最大ドレイン電流を低めに抑えることが可能となる。第2FETの最大ドレイン電流の低下は、第1FETの破壊重度化の抑制に役立つ。
また具体的には例えば、前記第1FETの最大ドレイン電流は、前記第1FETのゲート−ソース間電圧を0Vにした状態において、前記第1FETのドレイン−ソース間電圧をピンチオフ発生開始時の電圧よりも大きな所定電圧に設定したときの前記第1FETのドレイン電流であり、前記第2FETの最大ドレイン電流は、前記第2FETのゲート−ソース間電圧を前記第2FETのドレイン−ソース間電圧以上にした状態において、前記第2FETのドレイン−ソース間電圧をピンチオフ発生開始時の電圧に設定したときの前記第2FETのドレイン電流であって良い。
また具体的には例えば、前記第1及び第2FETは、共通のパッケージ内に実装されてもよい。
第1及び第2FETが共通のパッケージ(即ち同一のパッケージ)内に実装されている場合においては、各FETでの被害が相互に大きな影響を与え合うため、上述のような構成が特に有益となる。
また具体的には例えば、前記第1FETは、窒化ガリウム半導体にて形成されると良い。
また具体的には例えば、前記第2FETは、絶縁ゲート型FET又はショットキーゲート型FETにて形成されると良い。
1 複合型半導体装置
Q1 ノーマリオン型のFET(GaNFET)
Q2 ノーマリオフ型のFET(SiMOSFET)
Td ドレイン端子
Ts ソース端子
Tg ゲート端子
Q1 ノーマリオン型のFET(GaNFET)
Q2 ノーマリオフ型のFET(SiMOSFET)
Td ドレイン端子
Ts ソース端子
Tg ゲート端子
Claims (5)
- 互いに直列接続されたノーマリオン型の第1FET及びノーマリオフ型の第2FETを備え、前記第2FETのオン、オフを通じてノーマリオフ型FETの動作を実現する複合型半導体装置において、
前記第1FETの最大ドレイン電流であるIdmax1と、前記第2FETの最大ドレイン電流であるIdmax2が、
Idmax1<Idmax2
の関係を満たす
ことを特徴とする複合型半導体装置。 - 電力消費に対する前記第1FETの破壊耐量は、前記第2FETのそれよりも小さい
ことを特徴とする請求項1に記載の複合型半導体装置。 - 前記第1及び第2FETの最大ドレイン電流の仕様における代表値Idmax1[typ]及びIdmax2[typ]が、
Idmax2[typ]<Idmax1[typ]×4
の関係を満たす
ことを特徴とする請求項1又は2に記載の複合型半導体装置。 - 前記第1FETの最大ドレイン電流は、前記第1FETのゲート−ソース間電圧を0Vにした状態において、前記第1FETのドレイン−ソース間電圧をピンチオフ発生開始時の電圧よりも大きな所定電圧に設定したときの前記第1FETのドレイン電流であり、
前記第2FETの最大ドレイン電流は、前記第2FETのゲート−ソース間電圧を前記第2FETのドレイン−ソース間電圧以上にした状態において、前記第2FETのドレイン−ソース間電圧をピンチオフ発生開始時の電圧に設定したときの前記第2FETのドレイン電流である
ことを特徴とする請求項1〜3の何れかに記載の複合型半導体装置。 - 前記第1及び第2FETは、共通のパッケージ内に実装される
ことを特徴とする請求項1〜4の何れかに記載の複合型半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014008789A JP2015138837A (ja) | 2014-01-21 | 2014-01-21 | 複合型半導体装置 |
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JP2015138837A true JP2015138837A (ja) | 2015-07-30 |
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JP2014008789A Pending JP2015138837A (ja) | 2014-01-21 | 2014-01-21 | 複合型半導体装置 |
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Cited By (1)
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WO2021215444A1 (ja) * | 2020-04-22 | 2021-10-28 | 株式会社デンソー | 半導体装置 |
-
2014
- 2014-01-21 JP JP2014008789A patent/JP2015138837A/ja active Pending
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WO2021215444A1 (ja) * | 2020-04-22 | 2021-10-28 | 株式会社デンソー | 半導体装置 |
JP2021174836A (ja) * | 2020-04-22 | 2021-11-01 | 株式会社デンソー | 半導体装置 |
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