JP2005224088A - 負荷保護回路 - Google Patents

Abstract

【課題】 直流電力で動作する負荷に逆極性電圧が印加されるのを防止するとともに、正常な極性で電圧が供給されているときは損失を低く抑える負荷保護回路を提供する。
【解決手段】 負荷Ｌに電圧を供給する正負一対の電力線のいずれか一方に、ＦＥＴＱ１の入出力端子間に形成される半導体チャネルが挿入接続されており、ＦＥＴＱ１の入力端子と出力端子との間には逆極性のダイオードＤｉが接続されており、ＦＥＴＱ１のゲート端子には、予め決められた極性の電圧が入力端子に印加されたときは半導体チャネルを通電状態とし、逆極性電圧が入力端子に印加されたときには半導体チャネルを遮断状態とする電圧が印加されるようにする。
【選択図】 図２

Description

本発明は、直流電力で動作する負荷、例えば電子機器に逆極性電圧を印加したときであっても、その負荷を破損しないようにするための負荷保護回路に関する。

直流電源で動作する負荷に逆極性電圧を印加したときの損傷を防止するための対策として、例えば図４に示すような負荷保護回路が知られている。
図４の負荷保護回路において、Ａ、Ｂは電源入力端子、Ｘは負荷Ｌへの電源入力用の端子で、正極性電圧（＋）で正常な（既定の）電源入力極性を示す。Ｙは負荷Ｌへの電源入力用の端子で、負極性電圧（−）で正常な（既定の）電源入力極性を示す。
図示の負荷保護回路は、負荷Ｌと直列にダイオードＤｉを挿入し、逆極性電圧が印加されたとき、つまり、電源入力端子Ｂに正極性電圧（＋）、電源入力端子Ａに負極性電圧（−）が印加されたときに、ダイオードＤｉに逆極性電圧が印加されて、電流が流れないようにする。このようにして、負荷Ｌに逆極性電圧が印加されるのを阻止している。

図５に示すものも負荷保護回路として多用されている。図５の負荷保護回路は、リレーを用いたもので、電源入力端子に電源極性の向きを合わせたダイオードＤｉと、リレー用の駆動コイル１０とを直列に接続し、リレー接点２０を負荷Ｌに直列に接続したものである。このように構成される負荷保護回路では、正常極性で電源電圧が印加されたときには駆動コイル１０に電流が流れるため、リレー接点２０がオンになり、負荷Ｌへの電源入力用の端子Ｘ，Ｙに正常極性の電圧が印加される。他方、負荷Ｌに逆極性電圧が印加されたときには、ダイオードＤｉによって通電が阻止されるため、駆動コイル１０に電流が流れず、リレー接点２０もオンとならないから、負荷Ｌへの電源入力用の端子Ｘ，Ｙに逆極性電圧が印加されない。

図４及び図５に示したもののほか、半導体素子を用いた負荷保護回路も提案されている。
例えば、特開平９−１０７６３２号公報（特許文献１）には、電界効果トランジスタ（以下、ＦＥＴ）を用いた負荷保護回路が開示されている。この特許文献１に開示された負荷保護回路の例を図６に示す。
図６を参照すると、この負荷保護回路は、負荷Ｌに、直列にＦＥＴＱ１のドレインＤ−ソースＳ間が挿入されており、このドレインＤとソースＳに印加される電圧を、コンパレータＩＣ１により判別する。そして、このコンパレータＩＣ１の出力でトランジスタＱ２のベースＢに印加される電圧を制御し、トランジスタＱ２のコレクタ電流によりＦＥＴＱ１のゲートＧへの電圧を制御するようにして、電源入力端子Ａ、Ｂに、正常極性の電圧が印加されたときのみ、入力電圧が負荷Ｌに印加されるようにしてある。

すなわち、正常極性の電圧が入力されたとき、ＦＥＴＱ１のソースＳの方が、ＦＥＴＱ１のドレインＤの電圧よりも高くなり、抵抗器Ｒ１、Ｒ２を通して、コンパレータＩＣ１の正入力端子（＋）の入力よりも負入力端子（−）入力に、より高い電圧が印加される。そのため、コンパレータＩＣ１の出力は、論理Ｌｏｗとなり、電源入力端子ＡとコンパレータＩＣ１の出力間の抵抗器Ｒ４、Ｒ３を通して電流が流れ、トランジスタＱ２のベースに負電圧が印加される。これにより、トランジスタＱ２が導通状態になり、当該トランジスタＱ２のコレクタＣは正極性電圧（＋）となる。この電圧が抵抗器Ｒ５、Ｒ６で分割され、ＦＥＴＱ１のソースＳに比べてゲートＧに、より高い電圧が印加され、ＦＥＴＱ１が導通状態になるので、負荷Ｌへの電源入力用の端子Ｘ，Ｙに正常極性の電圧が印加される。

電源入力端子Ａ、Ｂに逆極性電圧（Ａに負極性電圧（−）、Ｂに正極性電圧（＋））が印加されたときは、ＦＥＴＱ１のソースＳの方がＦＥＴＱ１のドレインＤの電圧よりも低くなり、コンパレータＩＣ１の出力は、論理Ｈｉｇｈとなる。そのため、抵抗器Ｒ４、Ｒ５に電流が流れず、トランジスタＱ２のベースＢ−エミッタＥ間が同電位となり、トランジスタＱ２がオフ状態になり、抵抗器Ｒ５、Ｒ６に電流が流れず、ＦＥＴＱ１のゲートＧに正電圧が印加されず、ＦＥＴＱ１もオフ状態になリ、負荷Ｌへの電源入力用の端子Ｘ，Ｙには、電圧が印加されなくなる。

特開平９−１０７６３２号公報

上述したこれら従来の負荷保護回路には、夫々に利点はあるが、問題点もある。
図４に示したダイオードＤｉによる負荷保護回路は、非常に単純な構成であるが、低電圧で大電流を消費する負荷Ｌの場合には、ダイオードＤｉの順方向バイアスによる電力損失が大きくなるという問題がある。

図５に示したリレーを使用する負荷保護回路は、負荷Ｌへの電源入力用の端子Ｘ，Ｙに正常極性の電圧が印加されている間は、常にリレー接点２０がオンになるように駆動コイル１０に電流を流し続ける必要があり、リレーの使用法としては好ましくない。また、リレーは、接点抵抗が小さいために、一見、電力損失が低減されたように思えるが、コイル電流が大きいこと、使用状況に応じて接点抵抗が劣化すること、さらに、その構造上から故障率が高いことなどの間題がある。
また、特許文献１のように、コンパレータＩＣ１によって電源入力電圧の極性が正常か異常かを判別する負荷保護回路（図６参照）は、コンパレータＩＣ１そのものに逆極性電圧が印加されることの対策が必要であるなどの間題がある。

本発明の課題は、電源が正常な極性で入力されたときには負荷に正常極性の電圧が印加され、逆極性電圧で入力されたときには負荷にはこの電圧がかからないようにし、しかも上述したようなダイオード又はリレーを使用したときの欠点がない、電力損失の少ない負荷保護回路を提供することである。

本発明の負荷保護回路は、正負一対の直流電力線に接続された負荷への逆極性電圧の印加を防止する負荷保護回路であって、前記一対の直流電力線の少なくとも一方の直流電力線には電界効果トランジスタ（ＦＥＴ）の入出力端子間に形成される半導体チャネルが挿入接続されており、前記ＦＥＴの入力端子と出力端子との間には逆極性の単向性素子が接続されており、前記ＦＥＴのゲート端子には、予め決められた極性の電圧が前記入力端子に印加されたときは前記半導体チャネルを通電状態とし、前記極性と異なる逆極性電圧が前記入力端子に印加されたときには前記半導体チャネルを遮断状態とする電圧が印加されるように構成されている負荷保護回路である。

上記の負荷保護回路において、前記ＦＥＴのゲート端子側は、以下のような構成にすることができる。
・正負一対の直流電力線間に分圧回路が接続されており、前記ゲート端子には、前記分圧回路で分圧された電圧が印加されるようにする。
・正負一対の直流電力線間に抵抗器とツェナーダイオードとを直列接続してなる直列回路が接続されており、前記ゲート端子には、前記抵抗器と前記ツェナーダイオードとの接続部の電圧が印加されるようにする。
・前記負荷が正常電圧が印加されたときに所定の電圧値を出力するものである場合、前記ゲート端子には、前記負荷から出力される電圧値が印加されるようにする。

本発明によれば、通常動作時に電力損失の非常に少ない負荷保護回路が、簡単な回路で安価に得られる。

［第１実施形態］
本発明の負荷保護回路は、主たる構成要素として、従来のように故障率の高いリレーを使用せず、すべて半導体素子を使用する。具体的には、リレー接点と類似の機能要素として、ＦＥＴの入出力端子間に形成されるチャネル（半導体チャネル）を利用する。好ましくは、ＦＥＴとして、電力用のＭＯＳ−ＦＥＴを用い、このＭＯＳ−ＦＥＴのオン抵抗が非常に小さく、電圧ドロップの少ないドレインＤ−ソースＳ間の接合部分に半導体チャネルを形成することにより、逆極性ではない正常使用時における電力損失を抑えるようにする。ＦＥＴのゲートＧに電圧を印加する回路には電流が殆ど必要ないので、高インピーダンスの、すなわち電流消費の非常に少ない負荷保護回路を実現することができる。

図１は、第１の実施形態の回路構成例を示している。便宜上、図４〜図６に示した部品と同機能の部品には、同一符号を付してある。
電源入力端子Ａ、Ｂには、図示しない直流電源から、電源入力端子Ａに正極性（＋）の電圧、電源入力端子Ｂに負極性（−）の電圧が入力される。電源入力端子Ａは電力線ａを介して、また、電源入力端子Ｂは、電力線ｂを介して、それぞれ負荷Ｌに接続されている。電源入力端子Ｂと負荷Ｌの負極性（−）端子Ｙの間には、例えばＮチャネルのＦＥＴＱ１のドレインＤ−ソースＳ間に形成される半導体チャネルが負荷Ｌと直列に挿入されており、さらに、ＦＥＴＱ１のドレインＤ−ソースＳ間には、ダイオードＤｉがソースＳからドレインＤの向きに並列に、すなわち、負荷Ｌとは直列に、正常極性の電圧が電源入力端子Ａ、Ｂから入力されたときに、順方向（アノードが電源の正極（＋）側に接続される方向）となるように接続されている。

このダイオードＤｉは、ＦＥＴＱ１のパッケージに内蔵したものであっても良いが、内蔵されていないＦＥＴＱ１を用いる場合には、一般的なＰＮ接合のダイオードを、ソースＳからドレインＤに向けて順方向となるような極性に並列に接続すれば良い。
ＦＥＴＱ１は、オン状態になったときに負荷Ｌを流れた電流がドレインＤ−ソースＳ間に流れることで生じる電圧降下が、ダイオードＤｉの順方向電圧（順方向バイアス）より充分小さくなるようなものを選定する。必要に応じて、数個のＦＥＴを並列に接続してこの条件を実現しても良い。

ＦＥＴＱ１をオン／オフ制御する手段として、この実施形態では、電力線ａ、ｂ間に、２つの抵抗器Ｒ１、Ｒ２を直列接続した分圧回路を接続し、両抵抗器Ｒ１，Ｒ２の接続点、つまり分圧点をＦＥＴＱ１のゲートＧに接続して、電力線ａ、ｂ間の電圧を分圧した分圧電圧がゲートＧに印加されるようにする。抵抗器Ｒ１、Ｒ２の抵抗値は、分圧電圧がＦＥＴＱ１をオンにする値になるように選定されている。

図１のような負荷保護回路では、電源入力端子Ａ、Ｂに正常極性の電圧が入力されているときは、ダイオードＤｉに順方向の電圧が印加される。ダイオードＤｉの順方向バイアス電圧は非常に小さいので、入力された電圧の殆どは、そのまま負荷Ｌに供給される。また、その電圧を２つの抵抗器Ｒ１、Ｒ２で分圧した分圧電圧が、制御電圧Ｖｇｓとして、ＦＥＴＱ１のゲートＧに印加され、ＦＥＴＱ１をオン状態にする。これにより、ＦＥＴＱ１のドレインＤ−ソースＳ間の半導体チャネルは非常に小さな抵抗値になるので、負荷Ｌへの電源入力用の端子Ｘ，Ｙに充分な値の電圧が供給される。

他方、電源入力端子Ａ、Ｂに逆極性の電圧が入力されているときは、ダイオードＤｉが逆方向にバイアスされるため、電流は流れない。よって、負荷Ｌへの電源入力用の端子Ｘ，Ｙ及びこれに並列な抵抗器Ｒ１，Ｒ２には電圧が供給されないので、ＦＥＴＱ１のゲートＧに印加されるべき制御電圧Ｖｇｓも０［Ｖ］となる。そのため、ＦＥＴＱ１はオフ状態となって、ドレインＤ−ソースＳ間の通電は阻止される。このようにして、逆極性の電圧が入力されたときの負荷Ｌの保護を図っている。

この実施形態で使用しているＦＥＴＱ１の特徴は、例えばＰＮ接合を利用したトランジスタのコレクタＣ−ベースＢ間のように電流の方向が制限されることがない、つまり、電圧極性に依存性がない、という点にある。すなわち、逆極性の電圧が入力されたことに対応して、オフ状態のときには、ドレインＤからソースＳに向かう電流の通電を阻止するが、正常極性の電圧が入力されたときは、ゲートＧへ所定値の電圧が印加されてＦＥＴＱ１がオン状態になり、そのソースＳからドレインＤに向かって電流を流すことができる。つまり、ＦＥＴＱ１では、オンの状態ではドレインＤ−ソースＳ間の何れの方向に電流を流す場合でも抵抗値は変らずに低い、という性質を効果的に応用している。一般的なバイポーラ・トランジスタでは、このような動作をさせることはできない。

［第２実施形態］
図２は、本発明の第２実施の形態の負荷保護回路の構成図である。
この実施形態の負荷保護回路は、ＦＥＴＱ１のゲートＧに印加される制御電圧Ｖｇｓとして、ツェナー電圧を利用したものである。すなわち、第１実施形態と同様のＦＥＴＱ１とダイオードＤｉとを有し、これらの動作を制御する手段として、正負一対の電力線ａ，ｂ間に、抵抗器Ｒ１とツェナーダイオードＣＲ１との直列回路を接続し、この抵抗器Ｒ１とツェナーダイオードＣＲ１との接続点の電圧、すなわちツェナーダイオードＣＲ１の種類によって決まるツェナー電圧が制御電圧ＶｇｓとしてＦＥＴＱ１のゲートＧに印加されるようにしている。
ツェナーダイオードＣＲ１の向きは、そのカソードが正常極性の電圧が入力されたときは正極側の電力線ｂ、そのアノードが抵抗器Ｒ１を介して負極側の電力線ａになるように接続する。制御電圧Ｖｇｓは、正負一対の電力線ａ，ｂに入力される電圧が正常極性のときはＦＥＴＱ１がオン状態になり、電圧が逆極性で入力された場合は、ＦＥＴＱ１はオフ状態のままとなる電圧値である。
この実施形態による負荷保護回路は、電源入力端子Ａ、Ｂに入力される電圧の範囲が非常に広い場合であっても対応することができ、負荷Ｌの内部に安定化回路がない場合であっても安定した制御電圧Ｖｇｓを得ることができるので、応用できる範囲が広く、各種の電子機器に適用できる利点がある。

［第３実施形態］
図３は、本発明の第３実施の形態の負荷保護回路の構成図である。
この実施形態の負荷保護回路は、ＦＥＴＱ１のゲートＧに印加される制御電圧Ｖｇｓとして、負荷Ｌの中で得られる適切な電圧を利用したものである。ここでは、電源入力端子Ａ、Ｂに正常電圧が入力されている間、所定値の制御電圧Ｖgs、すなわちＦＥＴＱ１をオンにする値のための制御電圧ＶgsがＦＥＴＱ１のゲートＧに入力され続けるようにする。
このような構成の負荷保護回路では、正常電圧が入力され始めたときは、ダイオードＤｉに電流が流れるために負荷Ｌの両端に電位差が生じ、負荷Ｌは正常に動作して、制御電圧ＶgsをＦＥＴＱ１のゲートＧに印加することができる。これによりＦＥＴＱ１がオンになると、ドレインＤ−ソースＳ間の電圧（電位差）ＶdsがダイオードＤｉの順方向電圧よりも小さくなるので、ダイオードＤｉだけで負荷Ｌに通電する場合よりも電力損失が小さくなる。
電源入力端子Ａ、Ｂに逆極性電圧が入力された場合は、ダイオードＤｉは遮断状態となるので負荷Ｌは正常に動作しないのであるが、さらに、負荷ＬからＦＥＴＱ１のゲートＧに制御電圧Ｖgsが出力されないようにして、負荷保護の万全を図ったものである。
負荷Ｌから出力される制御電圧Ｖgsは、例えば負荷Ｌの内部に存する電源安定化回路の出力等を利用することができる。
この実施形態の負荷保護回路では、電源入力端子Ａ、Ｂに入力される電圧の範囲が非常に広い場合であっても対応することができ、第１実施形態で示した構成ではＦＥＴＱ１を制御するための制御電圧Ｖｇｓとして最適な電圧値を出力することが難しい場合であっても最適な制御電圧Ｖｇｓを出力することが可能となるという利点がある。

なお、上述した各実施形態ではＮチャネルＦＥＴによる例を示したが、ＰチャネルＦＥＴを用いて同様の負荷保護回路を構成することができる。このような変更は、当業者にとって容易であり、ここでの詳細な説明は省略する。

本発明の負荷保護回路の第１実施形態を示す回路図。 本発明の負荷保護回路の第２実施形態を示す回路図。 本発明の負荷保護回路の第３実施形態を示す回路図。 従来の負荷保護回路の回路図。 従来の他の負荷保護回路の回路図。 公知の負荷保護回路の回路図。

符号の説明

Ｑ１…ＦＥＴ
Ｄｉ…ダイオード
Ｒ１、Ｒ２…抵抗
ＣＲ１…ツェナーダイオード
Ｌ…負荷
ａ、ｂ…電力線

Claims (4)

1. 正負一対の直流電力線に接続された負荷への逆極性電圧の印加を防止する負荷保護回路であって、
   前記一対の直流電力線の少なくとも一方の直流電力線には電界効果トランジスタの入出力端子間に形成される半導体チャネルが挿入接続されており、
   前記電界効果トランジスタの入力端子と出力端子との間には逆極性の単向性素子が接続されており、
   前記電界効果トランジスタのゲート端子には、予め決められた極性の電圧が前記入力端子に印加されたときは前記半導体チャネルを通電状態とし、前記極性と異なる逆極性電圧が前記入力端子に印加されたときには前記半導体チャネルを遮断状態とする電圧が印加されるように構成されている、
   負荷保護回路。
2. 前記正負一対の直流電力線間に分圧回路が接続されており、
   前記電界効果トランジスタのゲート端子には、前記分圧回路で分圧された電圧が印加されるように構成されている、
   請求項１に記載の負荷保護回路。
3. 前記正負一対の直流電力線間に抵抗器とツェナーダイオードとを直列接続してなる直列回路が接続されており、
   前記電界効果トランジスタのゲート端子には、前記抵抗器と前記ツェナーダイオードとの接続部の電圧が印加されるように構成されている、
   請求項１に記載の負荷保護回路。
4. 前記負荷は、正常電圧が印加されたときに所定の電圧値を出力するものであり、
   前記電界効果トランジスタのゲート端子には、前記負荷から出力される電圧値が印加されるように構成されている、
   請求項１に記載の負荷保護回路。
   

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