CN115117156A - 包括沟槽结构的半导体器件 - Google Patents

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D·卡默兰德
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Abstract

包括沟槽结构的半导体器件。提出了一种半导体器件。半导体器件（100）的示例包括具有第一主表面（104）的半导体本体（102）。沟槽结构（106）从第一主表面（104）延伸到半导体本体（102）中。沟槽结构（106）包括沟槽电极结构（108）和沟槽电介质结构（110）。沟槽电介质结构（110）包括沟槽电介质结构（110）的上部（110a）中的栅极电介质（1101）和沟槽电介质结构（110）的下部（110b）中的间隙（1102）。半导体器件（100）还包括在沟槽电介质结构（110）的上部（110a）中的沟槽结构（106）的侧壁（114）处与栅极电介质（1101）邻接的本体区（112）。栅极电介质（1101）沿着侧壁（114）比本体区（112）更深地延伸到半导体本体（102）中。

Description

包括沟槽结构的半导体器件
技术领域
本公开涉及一种半导体器件，特别地涉及一种包括沟槽结构的半导体器件。
背景技术
例如诸如金属氧化物半导体场效应晶体管（MOSFET）或绝缘栅双极晶体管（IGBT）之类的绝缘栅场效应晶体管（IGFET）之类的半导体器件的新一代的技术发展目的在于通过缩小器件几何形状（geometries）来改进电器件特性并降低成本。虽然通过缩小器件几何形状可以降低成本，但是当增加每单位面积的器件功能性时，必须满足各种折衷和挑战。例如，器件几何形状的缩小可能伴随有针对满足可能由沟槽电介质中的高电场引起的对器件可靠性的要求的挑战。
可能存在针对改进的半导体器件的概念的期望。
发明内容
本公开的示例涉及一种半导体器件。该半导体器件包括具有第一主表面的半导体本体。半导体器件还包括从第一主表面延伸到半导体本体中的沟槽结构。沟槽结构还包括沟槽电极结构和沟槽电介质结构。沟槽电介质结构包括在沟槽电介质结构的上部中的栅极电介质和在沟槽电介质结构的下部中的间隙。该半导体器件还包括在沟槽电介质结构的上部中在沟槽结构的侧壁处邻接栅极电介质的本体区。栅极电介质沿着侧壁比本体区更深地延伸到半导体本体中。
本领域技术人员在阅读以下详细描述并查看附图时将认识到附加特征和优势。
附图说明
包括附图以提供对实施例的进一步理解并且附图被并入本说明书中并构成本说明书的一部分。附图示出了半导体器件的示例并且与描述一起用于解释示例的原理。在以下详细描述和权利要求书中描述了另外的示例。
图1至3是示意截面图，用于示出半导体器件的沟槽电介质结构的示例，其中，沟槽电介质结构包括沟槽电介质结构的下部中的间隙。
图4A和4B以及图5A至5D是示意截面图，用于示出沟槽电介质结构的间隙中的等电位线（electric equipotential line）的分布。
图6和7是示意截面图，用于示出半导体器件的沟槽电介质结构的另外示例，其中，沟槽电介质结构包括间隙。
在以下详细描述中，参考了附图，附图形成详细描述的一部分，并且其中通过图示的方式示出了其中可以处理半导体衬底的具体示例。应当理解，在不脱离本公开的范围的情况下，可以利用其他示例并且可以进行结构或逻辑改变。例如，针对一个示例示出或描述的特征可以用在其他示例上或与其他示例结合使用，以产生又一示例。本公开旨在包括这样的修改和变化。使用具体语言描述了示例，所述具体语言不应被解释为限制所附权利要求的范围。附图没有按比例并且仅用于说明的目的。如果没有另外说明，则相应的元素在不同的附图中由相同的附图标记表示。
术语“具有”、“含有”、“包括”、“包含”以及诸如此类是开放的，并且术语指示所述结构、元素或特征的存在，但不排除附加的元素或特征的存在。冠词“一”、“一个”和“该”旨在包括复数以及单数，除非上下文另有明确指示。
术语“电连接的”描述电连接的元件之间的永久性低电阻连接，例如相关元件之间的直接接触或经由金属和/或重掺杂半导体材料的低电阻连接。术语“电耦合的”包括适于信号和/或功率传输的一个或多个中间元件可以连接在电耦合的元件之间，例如，可控制以在第一状态中临时提供低电阻连接并且在第二状态中临时提供高电阻电解耦合的元件。欧姆接触是非整流（non-rectifying）电结（electrical junction） 。
针对物理尺寸给定的范围包括边界值。例如，参数y从a到b的范围表示为
Figure 680142DEST_PATH_IMAGE001
。同样的适用于具有一个边界值的范围，比如“至多”和“至少”。
术语“上”不被解释为仅意味着“直接在其上”。而是，如果一个元素位于另一个元素“上” （例如，层在另一层“上”或在衬底“上”），则另外的部件（例如，另外的层）可以位于两个元素之间（例如，如果层在衬底“上”，则另外的层可以位于层和所述衬底之间）。
一种半导体器件的示例可以包括具有第一主表面的半导体本体。半导体器件还可以包括从第一主表面延伸到半导体本体中的沟槽结构。沟槽结构可以包括沟槽电极结构和沟槽电介质结构。沟槽电介质结构可以包括在沟槽电介质结构的上部中的栅极电介质和在沟槽电介质结构的下部中的间隙。半导体器件还可以包括在沟槽电介质结构的上部中在沟槽结构的侧壁处邻接栅极电介质的本体区。栅极电介质可以沿着侧壁比本体区更深地延伸到半导体本体中。
例如，半导体器件可以是沟槽晶体管器件。该沟槽晶体管器件可以是绝缘栅场效应晶体管（IGFET），例如金属氧化物半导体场效应晶体管（MOSFET）。例如，晶体管器件也可以是绝缘栅双极晶体管（IGBT）。
半导体本体可以包括来自第IV族元素半导体的半导体材料、IV-IV化合物半导体材料、III-V化合物半导体材料或II-VI化合物半导体材料或由来自第IV族元素半导体的半导体材料、IV-IV化合物半导体材料、III-V化合物半导体材料或II-VI化合物半导体材料组成。来自第IV族元素半导体的半导体材料的示例尤其包括硅（Si）和锗（Ge）。IV-IV化合物半导体材料的示例尤其包括碳化硅（SiC）和硅锗（SiGe）。III-V化合物半导体材料的示例尤其包括砷化镓（GaAs）、氮化镓（GaN）、磷化镓（GaP）、磷化铟（InP）、氮化铟镓（InGaN）和砷化铟镓（InGaAs）。II-VI化合物半导体材料的示例尤其包括碲化镉（CdTe）、碲镉汞（CdHgTe）和碲镁镉（CdMgTe）。
例如，半导体本体可以是晶体（crystalline）SiC半导体衬底。例如，碳化硅晶体可以具有六边形多型体（polytype），例如4H或6H。碳化硅半导体本体可以是均匀掺杂的或者可以包括不同掺杂的SiC层部分。碳化硅半导体本体可以包括来自具有接近于或高于晶体碳化硅的熔点的另一材料的一个或多个层。例如，来自另一材料的层可以嵌入在晶体碳化硅衬底中。碳化硅半导体衬底可以具有相同形状和大小的两个基本上平行的的主表面以及连接两个主表面的边缘的侧表面区域。
例如，半导体器件可以包括晶体管单元阵列的晶体管单元。晶体管单元阵列可以是多个晶体管单元的1维或2维规则布置。例如，晶体管单元阵列的多个晶体管单元可以并联电连接。例如，IGFET或IGBT晶体管单元阵列的多个晶体管单元的源极区可以电连接在一起。同样地，IGFET晶体管单元阵列的多个晶体管单元的漏极区可以电连接在一起，或者IGBT晶体管单元阵列的多个晶体管单元的集电极区可以电连接在一起。例如，IGFET或IGBT晶体管单元阵列的多个晶体管单元的栅极电极可以电连接在一起。例如，晶体管单元阵列的晶体管单元或其部分，例如栅极电极，可以在形状上设计成条形、多边形、圆形或椭圆形。
例如，半导体器件可以包括第一负载电极，例如IGFET（IGBT）的源极（发射极）电极。第一负载电极可以是接触区域并且由布线层的全部或部分形成。例如，布线层可以对应于第一主表面上方的布线区域的一个布线级（level），其中，在多个布线级的情况下，布线区域的一个布线级可以最靠近第一主表面定位。布线区域可以包括一个或多于一个，例如两个、三个、四个或甚至更多的布线级。每个布线级可由例如（一个或多个）金属层之类的单个导电层或导电层的堆叠来形成。例如，可以光刻图案化布线级。在堆叠的布线级之间，可以布置层间电介质。可以在层间电介质中的开口中形成（一个或多个）接触插塞（plug）或（一个或多个）接触线，以将不同布线级的例如金属线或接触区域之类的部分彼此电连接。例如，第一负载电极的接触区域可以通过布置在第一负载电极的接触区域和源极区之间的接触插塞电连接到半导体本体中的多个晶体管单元中的每一个的源极区。
与第一负载电极类似，第二负载电极，例如IGFET的漏极电极或IGBT的集电极电极可以是接触区域并且由另一布线层的全部或部分来形成。例如，其他布线层可以对应于第二主表面上方的布线区域的一个布线级。第二主表面上方的第二负载电极和/或布线区域的结构变化可以类似于上面关于布线区域和/或第一负载电极描述的结构变化。
例如，沟槽晶体管器件可以是集成电路的部分，或者是分立晶体管器件。沟槽晶体管器件可以是功率沟槽晶体管器件，例如，具有在半导体本体的第一主表面上方的第一负载电极和第二主表面上方的第二负载电极之间的负载电流流的竖直功率沟槽晶体管器件。在竖直晶体管器件中，负载电流可以沿着垂直于第一和/或第二主表面的竖直方向流动。晶体管器件可以配置成传导大于1A或大于10 A或甚至大于30 A的电流。例如，晶体管单元阵列的晶体管单元的数量可以取决于最大负载电流。例如，晶体管单元阵列的晶体管单元的数量可以大于100，或大于1000，或甚至大于10000，例如。功率晶体管器件可进一步被配置成阻断（block）大于10 V、12 V、60V、100V、400 V、650V、1.2kV、1.7kV、3.3kV、4.5kV、5.5kV、6kV、6.5kV的负载端子之间的电压，负载端子之间例如是IGBT的发射极与集电极之间或MOSFET的漏极与源极之间。例如，阻断电压可以对应于在功率晶体管器件的数据表（datasheet）中指定的电压类（class）。可以通过半导体本体中的漂移区的杂质浓度和/或竖直延伸来调整晶体管器件的阻断电压。漂移区的掺杂浓度可以至少在其竖直延伸的部分中随着到第一主表面的距离的增加而逐渐地或逐步地增加或减小。根据其他示例，漂移区中的杂质浓度可以是近似均匀的。对于基于硅的功率晶体管来说，漂移区中的平均杂质浓度可以在2×1012 cm-3与1×1017 cm-3之间，例如在从5×1012 cm-3至1×1015 cm-3或至2×1014 cm-3的范围内。在一些情况下，基于硅的功率晶体管的漂移区中的平均杂质浓度可以在从1×1015 cm-3至1×1017 cm-3的范围内。在基于SiC的功率晶体管器件的情况下，漂移区中的平均杂质浓度可以在5×1014 cm-3与1×1018 cm-3之间，例如在从1×1015 cm-3至1×1017cm-3的范围内。漂移区的竖直延伸可以取决于竖直功率晶体管器件的电压阻断要求，例如，指定的电压类。当在电压阻断模式中操作竖直功率晶体管器件时，空间电荷区可以取决于施加到竖直功率晶体管器件的阻断电压而部分或全部竖直延伸通过漂移区。当在指定的最大阻断电压处或接近指定的最大阻断电压操作竖直功率晶体管器件时，空间电荷区可以到达或穿透到场阻止（field stop）区中，该场阻止区被配置成防止空间电荷区进一步到达半导体本体的第二主表面处的漏极接触或集电极接触。对于IGBT来说，以这种方式，可以使用期望的低掺杂水平并且以期望的厚度形成漂移区而实现软开关（soft switching）。
例如，沟槽结构的沟槽电极结构可以是或者可以包括控制电极，其被配置成通过场效应来控制晶体管沟道区的导电性。换句话说，沟槽电极结构可以包括栅极电极。此外，沟槽电极结构可以被配置成控制电场分布和寄生电容。换句话说，沟槽电极结构可以包括所谓的场电极。例如，栅极电极和场电极可以合并，或者可以例如沿着竖直方向彼此间隔，其中，栅极电极被布置在第一主表面和场电极之间。
例如，沟槽电介质结构的栅极电介质可以包括半导体氧化物，例如热生长或沉积的氧化硅，半导体氮化物，例如沉积或热生长的氮化硅，半导体氮氧化物，例如氮氧化硅，或其组合，或者由它们组成。
例如，栅极电介质结构的间隙可以包括绝缘气体体积、填充有液体的体积或真空，或者由绝缘气体体积、填充有液体的体积或真空组成。
栅极电介质可以衬着（line）沟槽结构的侧壁的至少部分。栅极电介质可以布置在半导体本体中的沟道区与栅极电极之间。例如，多个晶体管单元可以形成为沿着第一侧向（lateral）方向平行延伸的条，第一侧向方向例如是栅极电极的纵向方向。
例如，栅极电极的宽度与栅极电极的长度之间的比可以在10与105之间变动。宽度可以涉及位于第一主表面和栅极电极的底侧之间的中心处的竖直水平处、沿着垂直于第一侧向方向的第二侧向方向的栅极电极的延伸。换句话说，可以在相对于第一主表面的栅极电极的深度的一半处取宽度。长度可以涉及沿着第一侧向方向的栅极电极的延伸。例如，宽度范围可以在50nm与2μm之间，或者在200nm与1μm之间，或者在300nm与800nm之间变动。
例如，半导体器件可以包括漂移区。该漂移区可以被配置成针对大于12V或大于100V或大于500V或甚至大于1000V的第一负载电极和第二负载电极之间的击穿电压，例如通过调整漂移区中的厚度和/或竖直掺杂浓度分布（profile）。例如，漂移区可以形成在硅半导体本体中。例如，漂移区可以形成在碳化硅半导体本体中。
间隙可以虑及保护半导体器件免受由于半导体器件的反向阻断操作期间的电场强度或者由于诸如直接电击穿或热载流子注入之类的极端应力事件导致的初始特性的损坏或改变。间隙还可以虑及避免栅极沟槽下方的掺杂屏蔽区。这种屏蔽区例如通常是用在SiC器件中，用于保护栅极电介质免受高电场，并且伴随有不期望的JFET（结型场效应晶体管），其在缩小器件尺寸时可能限制区域特定的导通状态电阻。
关于上述半导体器件的特征描述的结构和功能细节可以同样应用于与以下示例相关的相应特征。
例如，间隙和沟槽电极结构之间的界面可以具有一个或多个阶梯（step）。可以适当地设置一个或多个阶梯的数量和高度，使得保护例如栅极电介质之类的上部中的沟槽电介质结构免受由于半导体器件的操作期间的电场强度或者由于诸如直接电击穿或热载流子注入之类的极端应力事件而导致的初始特性的损坏或改变。
例如，间隙和半导体本体之间的界面可以具有一个或多个阶梯。类似于间隙和沟槽电极结构之间的界面，间隙和半导体本体之间的界面中的一个或多个阶梯的数量和高度可以适当地设置，使得保护例如栅极电介质之类的上部中的沟槽电介质结构免受由于半导体器件的操作期间的电场强度或者由于诸如直接电击穿或热载流子注入之类的极端应力事件而导致的初始特性的损坏或改变。
例如，间隙的宽度至少部分地从沟槽结构的底侧朝向栅极电介质逐渐减小。在半导体器件的反向阻断模式中，这虑及将等电位线从间隙内部转移到漂移区中，并且由此抵消在间隙与栅极电介质之间的界面处的等电位线的集中。由此，可以减小间隙与栅极电介质之间的界面处的电场强度。
例如，沟槽电极结构可以包括与沟槽电介质结构的上部中的栅极电介质邻接的栅极电极。沟槽结构还可以包括与沟槽电介质结构的下部中的间隙邻接的场电极。沟槽电介质结构还可以包括栅极电极和场电极之间的中间电介质。例如，中间电介质和栅极电介质可以合并。
例如，间隙的顶部可以在一侧上由半导体本体侧向地限制并且在另一侧上由中间电介质侧向地限制。因此，例如，间隙的上侧壁部分可以直接邻接中间电介质并且间隙的下侧壁部分可以直接邻接场电极。这可以虑及不仅经由间隙的顶侧而且经由上侧壁部分将等电位线从间隙转移到中间电介质中。由此，可以进一步改进电场分布。
例如，中间电介质的厚度可以是栅极电介质的厚度的至少两倍。中间电介质的厚度可以是栅极电极和场电极之间的中间电介质的竖直范围（extent）。例如，厚度可以指相对于沟槽结构的中心的栅极电极和场电极之间的竖直距离。
例如，半导体器件还可以包括到半导体本体的侧壁处的中间电介质和间隙之间的转变点（transition point）。转变点与栅极电极之间的第一距离可以大于转变点与场电极之间的第二距离。第一距离和第二距离也可以是相等的或近似相等的。等电位线穿透通过转变点与栅极电极之间的中间电介质。同样，等电位线穿透通过转变点与场电极之间的中间电介质。由于等电位线的分布可以通过间隙与中间电介质之间的表面的形状而被设置到某程度，所以场电极的顶侧与转变点之间的竖直距离可以小于栅极电极的底侧与转变点之间的竖直距离。
例如，间隙的顶部的截面形状可以是三角形、矩形或弯曲的。例如，可以取决于在半导体器件的参考阻断电压处的等电位线的期望分布来设置该形状。例如，截面形状可以指垂直于第一主表面并且垂直于沟槽结构和半导体本体之间的侧壁的截面平面（sectional plane）。
例如，半导体器件还可以包括第二场电极和在第二场电极与场电极之间的第二中间电介质。间隙的侧表面可以直接邻接间隙的上部中的场电极和间隙的下部中的第二场电极。通过单独地处理第二场电极和场电极，这可以虑及在考虑到等电位线的期望分布来设置间隙的侧表面的形状时的进一步的自由度。
例如，沟槽结构的底侧的中心处的间隙的宽度可以从（Vbd x nm）/（25 x V）至（Vbd x nm）/（2 x V）变动，Vdb是漏极至源极击穿电压的绝对最大额定值。例如，间隙的宽度可以对应于沟槽结构的底侧的中心处的场电极与半导体本体之间的竖直距离。可以取决于由间隙吸收的阻断电压的部分和由漂移区吸收的阻断电压的另一部分来设置底侧处的间隙的宽度。
例如，间隙可以被配置成将漏极到源极之间的电击穿固定为隧穿击穿（tunnelingbreakdown）。例如，可以调整间隙和场电极之间的界面处的电场强度，使得例如由Fowler-Nordheim隧穿引起的漏电流下降到某阈值以下。电场强度可以小于半导体本体中电击穿的临界电场强度，例如SiC中的大约2MV/cm。因此，单极隧穿可以限定电击穿而不是半导体本体的材料特性。因此，隧穿电流特性可以定义半导体器件的骤回（snapback）电流特性。例如，这可以虑及更鲁棒的半导体器件。
例如，间隙可以填充有具有小于1atm压力的气体。间隙的最大宽度可以在10nm与300nm之间变动。
例如，半导体器件可以是具有在从100V至6500V的范围中的第一负载端子和第二负载端子之间的电击穿电压的绝对最大额定值的功率半导体器件。
本公开的另外示例涉及一种半导体器件，其包括具有第一主表面的碳化硅SiC半导体本体。半导体器件可以包括从第一主表面延伸到SiC半导体本体中的沟槽结构。沟槽结构可以包括栅极电极和栅极电介质。栅极电介质可以是布置在栅极电极和SiC半导体本体之间的间隙。半导体器件还可以包括在沟槽结构的侧壁处邻接栅极电介质的本体区。
例如，间隙可以填充有具有小于1atm压力的气体，并且间隙的最大宽度从5nm至50nm变动。
例如，间隙可以衬着沟槽结构的相对侧壁和底侧。
可以组合以上和以下描述的示例和特征。
结合碳化硅衬底描述了一些以上和以下的示例。替代地，可以处理宽带隙半导体衬底，例如宽带隙晶片（wafer），例如包括不同于碳化硅的宽带隙半导体材料。宽带隙半导体晶片可以具有大于硅的带隙（1.1eV）的带隙。例如，宽带隙半导体晶片可以是碳化硅（SiC）晶片、或砷化镓（GaAs）晶片、或氮化镓（GaN）晶片。在一些另外的示例中，可以处理硅半导体衬底。
更多细节和方面结合上述或下述示例来提及。半导体器件可以包括对应于结合所提出的概念或以上或以下描述的一个或多个示例提及的一个或多个方面的一个或多个可选的附加特征。
连同先前描述的示例和附图中的一个或多个一起提及和描述的方面和特征也可以与其他示例中的一个或多个组合，以便替换其他示例的相同特征或者以便向其他示例附加地引入该特征。
说明书和附图仅仅示出了本公开的原理。此外，本文中记载的所有示例主要明确地旨在仅用于说明性目的，以帮助读者理解本公开的原理和由（一个或多个）发明人发展本领域贡献的概念。记载本公开的原理、方面和示例以及其具体示例的本文中的所有阐述旨在涵盖其等同物。
应当理解，除非例如出于技术原因明确地或隐含地另外声明，例如通过比如“此后”之类的表述，否则在说明书或权利要求书中公开的多个动作、过程、操作、步骤或功能的公开不可以被解释为在具体顺序内。因此，多个动作或功能的公开将不将这些限制到特定的顺序，除非这样的动作或功能出于技术原因不可互换。此外，在一些示例中，单个动作、功能、过程、操作或步骤可以分别包括或可以被分成多个子动作、子功能、子过程、子操作或子步骤。除非明确排除，否则此类子动作可被包括在该单个动作的公开中并且是该单个动作的公开的部分。
图1至3的示意性截面图示出了包括沟槽电介质结构的半导体器件的示例，该沟槽电介质结构具有在上部中的栅极电介质和在下部中的间隙。
参考图1的示意性截面图，半导体器件100包括具有第一主表面104的半导体本体102。
沟槽结构106从第一主表面104延伸到半导体本体102中。沟槽结构106包括沟槽电极结构108和沟槽电介质结构110。沟槽电介质结构110包括沟槽电介质结构110的上部110a中的栅极电介质1101和沟槽电介质结构110的下部110b中的间隙1102。例如，栅极电介质1101可以包括热生长的氧化硅层、沉积的氧化硅层，例如基于TEOS（原硅酸四乙酯）的氧化硅，或两者或由热生长的氧化硅层、沉积的氧化硅层，例如基于TEOS（原硅酸四乙酯）的氧化硅，或两者组成。沟槽电极结构108包括邻接沟槽电介质结构110的上部中的栅极电介质1101的栅极电极1081。沟槽电极结构108的栅极电极1081与被配置为场电极并且具有比栅极电极1081小的宽度的沟槽电极结构108的下部合并。因此，间隙1102的宽度wg朝向间隙1102与栅极电介质1101之间的转变点TP逐渐减小。在图1中所示的示例中，间隙1102的宽度wg沿着间隙1102的主要竖直范围是恒定的或是几乎恒定的。
p掺杂本体区112在沟槽电介质结构110的上部110a中的沟槽结构106的侧壁114处邻接栅极电介质1101。栅极电介质1101沿侧壁114比本体区112更深地延伸到半导体本体102中。此外，n+掺杂的源极区116在上部110a中的沟槽结构106的侧壁114处邻接栅极电介质1101。n掺杂的漂移区118邻接沟槽电介质结构110的下部110b中的侧壁114。选择漂移区118中的竖直延伸和掺杂剂浓度，使得半导体器件100达到其标称阻断电压能力。
漂移区118可以形成在通过外延生长的层中。例如，对于SiC中的漂移区118来说，平均净掺杂剂浓度可以在从1.0 x 1015 cm-3到5.0 x 1016 cm-3的范围内。漂移区118的竖直延伸与半导体器件100的标称阻断能力有关。漂移区118的竖直延伸可以在大约1 μm到几十μm的范围内或者在5 μm与12 μm之间的范围内。在半导体本体102中，可以布置另外的掺杂区，例如，反掺杂区或漂移区118的导电类型的势垒区和/或电流扩展区。例如，每个电流扩展区可以直接邻接本体区112或者可以在本体区112下方。电流扩展区中的平均净掺杂剂浓度可以高于漂移区118中的平均净掺杂剂浓度。
源极区116和本体区112电连接到第一负载电极L1，例如前侧负载电极或前侧负载焊盘（pad）。前侧电极是第一负载电极L1的一个示例。第一负载电极L1例如在半导体器件100是IGFET的情况下是源极端子，或者在半导体器件100是IGBT的情况下是发射极端子。可以使用各种接触方案将源极区112和本体区112电连接到第一负载电极L1，例如通过凹槽接触或通过沿着台面（mesa）的纵向方向的台面的部分，其中，本体区112延伸到第一主表面104以用于电连接。这些和另外的接触变化都通过本体区112内的和源极区116内的接触节点以简化的方式在图1至3的截面图中示出。
漂移区118被电耦合到第二负载电极L2，例如后侧电极，其可以直接邻接与第一主表面104相对的第二主表面（图1中未示出）。后侧电极是第二负载电极L2的一个示例，在半导体器件100是IGFET的情况下其可以是漏极端子，或者在半导体器件100是IGBT的情况下其可以是集电极端子。
沟槽电极108电连接到控制电极C，例如前侧控制电极或前侧控制焊盘。前侧控制电极是控制电极C的一个示例。
在图2中所示的半导体器件100的示例中，沟槽电极结构108包括在沟槽电介质结构110的上部110a中邻接栅极电介质1101的栅极电极1081。沟槽电极结构108还包括与沟槽电介质结构110的下部110b中的间隙1102邻接的场电极1082。沟槽电介质结构110还包括在栅极电极1081和场电极1082之间的中间电介质1103。例如，中间电介质1103的厚度t2是栅极电介质1101的厚度t1的至少两倍。例如，中间电介质1083可以包括热生长的氧化硅层、沉积的氧化硅层，例如，基于TEOS（原硅酸四乙酯）的氧化硅，或两者，或者由热生长的氧化硅层、沉积的氧化硅层，例如，基于TEOS（原硅酸四乙酯）的氧化硅，或两者组成。
间隙1102的顶部126在一侧由半导体本体102侧向限制并且在另一侧由中间电介质1103侧向限制。间隙1102的宽度wg从沟槽结构106的底侧122朝向栅极电介质1101连续地逐渐减小。在图2中所图示的示例中，间隙1102的逐渐减小主要是由场电极1082的锥角引起的。用于调整间隙1102的逐渐减小的替代或附加选项是沟槽结构106的侧壁114的锥角。
在图3中所示的半导体器件100的示例中，间隙1102与沟槽电极结构108之间的界面120具有用于调整间隙1102的逐渐减小的阶梯124。
可以组合上述用于调整间隙1102的逐渐减小的措施，即，可以以任何方式组合邻接间隙1102的侧壁114的逐渐减小、间隙1102和场电极1082之间的界面的逐渐减小、邻接间隙1102的侧壁114中的阶梯和间隙1102和场电极1082之间的界面中的阶梯。
图1至图3中示出的半导体器件100可以是IGBT（绝缘栅双极晶体管）或IGFET（绝缘栅场效应晶体管），例如MOSFET（金属氧化物半导体FET）。
图4A和4B的示意性截面图分别基于图1和2中所示的半导体器件的示例，并且还示出了在半导体器件100的反向阻断模式期间的等电位线EPL。通过使沟槽电介质结构110的间隙1102逐渐变小，可以改进等电位线到漂移区118中的转变。
图5A至5D的示意性截面图基于包括中间电介质1103的半导体器件（参见例如图2、3），并且例示了用于将等电位线EPL从间隙1102转移到漂移区118中以及转移到中间电介质1103中的间隙1102的顶部126的各种形状。在所示的示例中的间隙1102的顶部126具有矩形（参见图5A）、半圆形（参见图5B）、四分之一圆形（参见图5C）和三角形（参见图5D）形式的截面形状。间隙1102的顶部126的形状可以取决于工艺技术来设计并且目的在于将等电位线EPL从间隙1102发散（diverge）到中间电介质1103和漂移区118中，类似于光学器件中的发散透镜。中间电介质1103的厚度t2可以是栅极电介质1101的厚度t1的至少两倍。转变点TP在侧壁114处位于间隙1102和的中间电介质1103之间。在所示示例中，转变点TP与栅极电极1081之间的第一距离dt1大于转变点TP与场电极1082之间的第二距离dt2。例如，第一距离dt1也可近似等于第二距离dt2。
图6的示意性截面图中示出了半导体器件100的另一示例。除了图2和图3的半导体器件100之外，图6的半导体器件100还包括第二场电极1083和在第二场电极1083与场电极1082之间的第二中间电介质1104。第一负载电极L1的一部分是电连接至源极区116和本体区112的凹槽接触。例如，高p掺杂的本体接触区1122可以布置在沟槽接触和本体区112之间，用于改进欧姆接触特性。层间电介质128布置在第一负载电极L1和第一主表面104之间。除了沟槽结构106中的一个（参见图2、3）或两个（参见图6）场电极之外，可以使用另一数量的场电极。场电极可以被独立地处理，以实现例如用于调整形状和使间隙1102逐渐变小的甚至更大的灵活性。
图7的示意性截面图中示出了半导体器件100的另一示例。半导体器件100包括从第一主表面104延伸到半导体本体102中的沟槽结构106。沟槽结构106包括栅极电极1081和栅极电介质1101。图7的示例中的栅极电介质1101是布置在栅极电极1081与半导体本体102之间的间隙。例如，间隙可以填充有具有小于1atm压力的气体，并且间隙的最大宽度可以从5nm至50nm变动。
已经基于具有p掺杂的本体区112、n掺杂的源极区116和n掺杂的漂移区118的n沟道FET单元说明了上述示例。根据其他示例，晶体管单元TC可以是具有n掺杂的本体区112、p掺杂的源极区116和p掺杂的漂移区118的p沟道FET单元。
参考上述附图描述的场电极1082、1083可以电连接到第一负载电极L1、连接到半导体器件100的另一端子、连接到内部或外部驱动器电路的输出，或者可以浮置。在每个沟槽结构多个场电极的情况下，多个场电极可以耦合到相同或不同的电位。
说明书和附图仅仅示出了本公开的原理。此外，本文中记载的所有示例主要明确地旨在仅用于说明性目的，以帮助读者理解本公开的原理和由（一个或多个）发明人发展本领域贡献的概念。记载本公开的原理、方面和示例以及其具体示例的本文中的所有阐述旨在涵盖其等同物。
连同先前详述的示例和附图中的一个或多个一起提及和描述的方面和特征也可以与其他示例中的一个或多个组合，以便替换其他示例的相同特征或者以便向其他示例附加地引入该特征。

Claims (14)

1.一种半导体器件（100），包括：
半导体本体（102），具有第一主表面（104）；
沟槽结构（106），从第一主表面（104）延伸到半导体本体（102）中，其中，沟槽结构（106）包括沟槽电极结构（108）和沟槽电介质结构（110），并且沟槽电介质结构（110）包括在沟槽电介质结构（110）的上部（110a）中的栅极电介质（1101）和在沟槽电介质结构（110）的下部（110b）中的间隙（1102）；以及
本体区（112），在沟槽电介质结构（110）的上部（110a）中的沟槽结构（106）的侧壁（114）处邻接栅极电介质（1101），其中，栅极电介质（1101）沿着侧壁（114）比本体区（112）更深地延伸到半导体本体（102）中。
2.根据前述权利要求所述的半导体器件（100），其中，间隙（1102）与沟槽电极结构（108）之间的界面（120）具有一个或多个阶梯（124）。
3.根据前述权利要求所述的半导体器件（100），其中，间隙（1102）和半导体本体（102）之间的界面（120）具有一个或多个阶梯（124）。
4.根据前述权利要求中任一项所述的半导体器件（100），其中，间隙（1102）的宽度（wg）从沟槽结构（106）的底侧（122）朝向栅极电介质（1101）至少部分地逐渐减小。
5.根据前述权利要求中任一项所述的半导体器件（100），其中，沟槽电极结构（108）包括与沟槽电介质结构（110）的上部（110a）中的栅极电介质（1101）邻接的栅极电极（1081），并且还包括与沟槽电介质结构（110）的下部（110b）中的间隙（1102）邻接的场电极（1082），并且其中，沟槽电介质结构（110）还包括在栅极电极（1081）与场电极（1082）之间的中间电介质（1103）。
6.根据前述权利要求所述的半导体器件（100），其中，间隙（1102）的顶部（126）在一侧上由半导体本体（102）侧向限制并且在另一侧上由中间电介质（1103）侧向限制。
7.根据两项前述权利要求中任一项所述的半导体器件（100），其中，中间电介质（1103）的厚度（t2）是栅极电介质（1101）的厚度（t1）的至少两倍。
8.根据三项前述权利要求中任一项所述的半导体器件（100），还包括在侧壁（114）处在间隙（1102）与中间电介质（1103）之间的转变点（TP），其中，转变点（TP）与栅极电极（1081）之间的第一距离等于或大于转变点（TP）与场电极（1082）之间的第二距离。
9.根据三项前述权利要求中任一项所述的半导体器件（100），其中，间隙（1102）的顶部（126）的截面形状是三角形、矩形或弯曲的。
10.根据五项前述权利要求中任一项所述的半导体器件（100），还包括第二场电极和在第二场电极与场电极之间的第二中间电介质。
11. 根据前述权利要求中任一项所述的半导体器件（100），其中，沟槽结构（106）的底侧（122）的中心处的间隙（1102）的宽度（wg）从（Vbd x nm）/（25 x V）至（Vbd x nm）/（2 xV）变动，Vdb是漏极至源极击穿电压的绝对最大额定值。
12.根据前述权利要求中任一项所述的半导体器件（100），其中，间隙（1102）被配置成将漏极到源极之间的电击穿固定为隧穿击穿。
13.根据前述权利要求中任一项所述的半导体器件（100），其中，间隙（1102）填充有具有小于1atm的压力的气体，并且间隙的最大宽度（wg）在10nm与300nm之间变动。
14.根据前述权利要求中任一项所述的半导体器件（100），其中，半导体器件（100）是功率半导体器件，其具有从100V至6500V的范围内的第一负载端子和第二负载端子之间的电击穿电压的绝对最大额定值。
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