CN100550415C - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN100550415C
CN100550415C CNB2005800390425A CN200580039042A CN100550415C CN 100550415 C CN100550415 C CN 100550415C CN B2005800390425 A CNB2005800390425 A CN B2005800390425A CN 200580039042 A CN200580039042 A CN 200580039042A CN 100550415 C CN100550415 C CN 100550415C
Authority
CN
China
Prior art keywords
semiconductor
layer
semiconductor device
semiconductor layer
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2005800390425A
Other languages
English (en)
Other versions
CN101057336A (zh
Inventor
杉本雅裕
上杉勉
上田博之
副岛成雅
加地徹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Motor Corp
Original Assignee
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Motor Corp filed Critical Toyota Motor Corp
Publication of CN101057336A publication Critical patent/CN101057336A/zh
Application granted granted Critical
Publication of CN100550415C publication Critical patent/CN100550415C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7788—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H01L29/8122—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface

Abstract

一种半导体器件，其具有漏极22、半导体基板32、覆盖半导体基板32的表面的一部分并且在半导体基板32的表面上留下非覆盖表面55的电流调节层42、覆盖电流调节层42表面的半导体层50，以及形成在半导体层50表面的源极62。漂移区56、通道形成区54和源区52形成在半导体层50内。漏极22连接到电源的第一端子，并且源极62连接到电源的第二端子。根据该半导体器件50，可以增加耐受电压或者减少漏电的发生。

Description

半导体器件及其制造方法
技术领域
本申请要求在2004年11月15日提交的申请号为2004-330123的日本专利申请的优先权，其全部内容在此引用作为参考。
本发明涉及一种半导体器件，其中主电极中的一个形成在半导体器件的顶面，主电极中的另一个形成在半导体器件的底面。该一对主电极可以是，例如漏极和源极、集电极和发射极、或者阳极电极和阴极电极。在本说明书中，该一对主电极，其中一个形成在顶面并且另一个形成在底面，将被称为纵向电极结构。
背景技术
晶体缺陷总是出现在半导体层中。例如，通过现有制造技术制造的III-V族半导体的半导体层具有很多晶体缺陷。大多数晶体缺陷在半导体层的厚度方向上延伸。
当半导体器件由诸如GaN(氮化镓)等III-V族半导体制成时，与使用硅的情况相比，具有更高的介电击穿电场，并且饱和电子的移动程度更高。结果，当半导体器件由III-V族半导体层制造时，半导体器件应具有高耐受电压并且能控制大电流。而且，对于具有纵向电极结构的半导体器件的研究正积极地进行。具有纵向电极结构的半导体器件具有可以容易地在所述一对主电极之间保持绝缘的优点。进一步，由于具有纵向电极结构的半导体器件，可以简化连接到所述一对主电极的线路布置图。结果，具有纵向电极结构的半导体器件具有可以容易地减小形成在基板上的线路的距离的优点，所述半导体器件固定在该基板上。当线路的距离减小时，线路的阻抗可以减小。
如上所述，现有的III-V族半导体层难免包含很多晶体缺陷。在当前无法避免晶体缺陷的情形下，如何制造具有极好特性的半导体器件因此成为一个重要的问题。当使用III-V族半导体层时，减少由晶体缺陷引起的对半导体器件的特性的影响是及其重要的。然而，该目标不限于使用III-V族半导体层的情况。在各种半导体材料中广泛需要减少由晶体缺陷引起的对半导体器件的特性的影响。
在公开号为2001-230410的日本公开专利申请教导的技术中，利用所谓的侧向外延生长(epitaxial lateral overgrowth)方法来制造半导体器件。在公开号为2001-230410的日本公开专利申请教导的技术中，在具有开口的掩膜形成在基板上后执行侧向外延生长方法。当采用侧向外延生长方法时，晶体从曝露在掩膜开口处的基板在垂直于该基板表面的方向上生长。在被掩膜覆盖的区域中，晶体在平行于基板表面的方向上生长。该方法使得在平行于基板表面的方向上生长的晶体所在的区域中晶体缺陷减少。然而，很多晶体缺陷形成在垂直于基板表面的方向上生长的晶体所在的区域中。而且，不可能在平行于基板表面的方向上生长晶体，其原因在于还不具有能在垂直于基板表面的方向上生长的晶体所在的区域。结果，不可能利用侧向外延生长方法只形成具有低晶体缺陷浓度的区域。因此，在公开号为2001-230410的日本公开专利申请的技术中，形成了具有高晶体缺陷浓度的区域和低晶体缺陷浓度的区域的半导体层。高晶体缺陷浓度的区域和低晶体缺陷浓度的区域分布在半导体层中。在公开号为2001-230410的日本公开专利申请的技术中，源区、通道形成区(channel forming region)和漂移区形成在低晶体缺陷浓度的区域内。源区、通道形成区和漂移区在半导体层的厚度方向上层叠。另外，一沟槽形成在高晶体缺陷浓度的区域中，并且栅极位于该沟槽内。而且，源极形成在半导体器件的顶面，漏极形成在半导体器件的底面。这能够获得具有纵向电极结构的半导体器件，其中源极和漏极分离地分别位于半导体器件的顶面和底面。
根据公开号为2001-230410的日本公开专利申请的技术，源区、通道形成区和漂移区在垂直方向上层叠以在低晶体缺陷浓度的区域中形成纵向半导体结构。由于半导体结构可以在具有低晶体缺陷浓度的区域中形成，可以增加半导体器件的耐受电压。
然而，晶体缺陷也出现在通过侧向外延生长方法制造的具有低晶体缺陷浓度的区域中。这些晶体缺陷的大部分在半导体层的厚度方向上延伸。即，根据公开号为2001-230410的日本公开专利申请的半导体器件，源区、通道形成区和漂移区层叠的方向平行于晶体缺陷延伸的方向。结果，垂直半导体结构的电场方向平行于晶体缺陷延伸的方向。当这两个方向平行时，晶体缺陷可以容易地影响该纵向半导体结构的特性。
可选地，也可以考虑横向半导体结构的构成，其中源区、通道形成区和漂移区沿着半导体层的平面在水平方向上分布。在该情况下，横向半导体结构的电场方向垂直于晶体缺陷延伸的方向。当这两个方向垂直时，晶体缺陷不会容易地影响横向半导体结构的特性。然而，当使用横向半导体结构时，获得的半导体器件中两个主电极都呈现在该半导体器件的顶面(在本说明书中，这种电极结构将被称为横向电极结构)。
尽管可以在公开号为2001-230410的日本公开专利申请的半导体器件中发现纵向电极结构，但是该纵向半导体结构的电场方向平行于晶体缺陷延伸的方向。结果，晶体缺陷可以容易地影响纵向半导体结构的特性。例如，在用于增加耐受电压的漂移区中，当半导体器件被截止时形成的电场平行于晶体缺陷延伸的方向，并且因此晶体缺陷的出现减少了半导体结构的耐受电压。另外，晶体缺陷还出现在通道形成区中，这些晶体缺陷从源区朝着漂移区延伸。结果，通过晶体缺陷的漏电发生在用于控制电流开/关的通道形成区中。
如果采用横向半导体结构，则横向半导体结构的电场方向垂直于晶体缺陷延伸的方向。结果，可以获得一种结构，其中晶体缺陷的出现不会容易地影响横向半导体结构的特性(例如，耐受电压特性或漏电特性)。然而，当采用横向半导体结构时，半导体器件具有横向电极结构，并且不能实现纵向电极结构。
本发明目标为采用横向半导体结构，其中晶体缺陷的出现不会容易地影响半导体结构的特性，同时实现一种具有纵向电极结构的半导体器件，其中保持一对主电极之间的绝缘是简单的，并且易于简化连接到一对主电极的线路布置。
发明内容
根据本发明的一种半导体器件包括第一导体层。当该半导体器件在使用时第一导体层连接到电源的第一端子。第一端子具有第一极性。该半导体器件进一步包括电流调节层。电流调节层覆盖第一导体层的部分表面并且在第一导体层的表面上留下非覆盖表面。该半导体器件进一步包括至少覆盖电流调节层的一表面的半导体层。该半导体器件进一步包括在非覆盖表面处将半导体层连接到第一导体层的导通区(conducting region)。该半导体器件进一步包括形成在半导体层表面上的第二导体层。当从与半导体层延伸的平面垂直的角度看时，第二导体层位于与非覆盖表面隔开的位置。当该半导体器件在使用时第二导体层连接到电源的第二端子。第二端子具有第二极性。
在根据本发明的半导体器件中，半导体结构形成在半导体层中。当半导体层靠近非覆盖表面的部分通过导通区和第一导体层连接到电源的第一极性时，以及半导体层靠近第二导体层的部分通过第二导体层连接到电源的第二极性时，该半导体结构执行特定的操作。
第一导体层、第二导体层和导通区都可以由多个层形成。第一导体层、第二导体层和导通区都可以由具有高杂质浓度的低阻抗导电材料、由导电金属或者由其组合形成。半导体层不限于是单层，而是也可以由层叠多个层来形成。
在该半导体器件中，连接到电源的第一导体层和第二导体层分别形成在该半导体器件的顶面和底面。本发明的半导体器件包括纵向电极结构。
进一步，在本发明的半导体器件中，半导体层靠近非覆盖表面的部分通过导通区和非覆盖表面连接到第一导体层。第一导体层连接到电源的第一极性。半导体层靠近第二导体层的部分(半导体层远离非覆盖表面的部分)通过第二导体层连接到电源的第二极性。另外，电流调节层在至少半导体结构形成的区域中形成在半导体层的底面。因此，防止电流在半导体层的厚度方向上流过半导体结构。即，电流沿着半导体层在水平方向上流过半导体结构。形成在半导体层中的半导体结构作为横向半导体结构起作用。
当横向半导体结构截止时，沿着平行于电流调节层表面的方向形成电压差。即，电场在平行于电流调节层表面的方向上作用。出现在半导体层中的晶体缺陷的大部分在近似垂直于电流调节层表面的方向上延伸。因此，在半导体层内的电场方向和晶体缺陷在半导体层内延伸的方向之间获得近似垂直的关系。
根据本发明的半导体器件，利用电流调节层和覆盖电流调节层表面的半导体层，可以在半导体层内形成横向半导体结构。进一步，通过将第一导体层和第二导体层分别布置在半导体器件的顶面和底面，以及通过利用位于第一导体层与第二导体层之间的导通区和的非覆盖表面引起导电，可以实现纵向电极结构。即使当采用了其中晶体缺陷的出现不会容易地影响半导体结构的特性的横向半导体结构时，纵向电极结构也可以实现。可以获得具有纵向电极结构的半导体器件，其中易于保持一对主电极之间的绝缘，并且易于简化连接该对主电极的线路布置图，同时采用横向半导体结构。
形成在半导体层中的半导体结构可以包括第一半导体区、第二半导体区和中间半导体区。第一半导体区位于靠近非覆盖表面的位置并且具有第一导电类型的高杂质浓度。第二半导体区位于靠近第二导体层的位置，并且具有第一导电类型的高杂质浓度。中间半导体区插入在第一半导体区和第二半导体区之间并且具有第一导电类型的低杂质浓度。在该情况下，半导体器件进一步包括面向中间半导体区的控制电极。
前述结构可以提供一种用作积累型MOSFET(也称为ACCUFET：积累型FET)的半导体结构或具有肖特基栅(Schottky-gate)的半导体结构。由于中间半导体区具有低杂质浓度，沿着中间半导体区移动的载流子具有更大的移动程度。因此可以获得能够快速工作的半导体器件。
在前述的半导体器件中，半导体层的靠近非覆盖表面的第一半导体区的一部分用作漂移区。在该漂移区中，在晶体缺陷延伸的方向和当半导体器件截止时获得的电场方向之间获得近似垂直关系。结果，由晶体缺陷引起的影响在漂移区内减少，并且可以实现高耐压特性。
进一步，半导体器件的中间半导体区用作通道形成区，该通道形成区控制载流子的移动并且将半导体器件在导通和截止之间切换。在该通道形成区中，在晶体缺陷延伸的方向和电流动方向之间也获得近似垂直关系。因此可以减少由前述半导体器件中的晶体缺陷引起的漏电。
形成在半导体层中的半导体结构可以包括第一半导体区、第二半导体区和中间半导体区。第一半导体区位于靠近非覆盖表面的位置并且具有第一导电类型的杂质。第二半导体区位于靠近第二导体层的位置并且具有第一导电类型的杂质。中间半导体区插入在第一半导体区和第二半导体区之间，并且具有第二导电类型的杂质。在该情况下，半导体器件进一步包括面向中间半导体区的控制电极。
前述的结构可以提供一种用作MOS(金属氧化物半导体，MetalOxide Semiconductor)的半导体结构。
在前述的半导体器件中，pn结形成在中间半导体区和半导体层靠近非覆盖表面的第一半导体区的一部分之间。结果，当半导体结构截止时，耗尽层(即空乏层)从pn结的边界面形成。耗尽层延伸穿过第一半导体区的宽区域。因此，在晶体缺陷延伸的方向和耗尽层内的电场方向之间获得近似垂直关系。结果，获得了这样的耗尽层：其中由晶体缺陷引起的影响减少，并且可以实现高耐受电压。
半导体器件的中间半导体区用作通道形成区，该通道形成区控制载流子的移动并且将半导体结构在导通和截止之间切换。在该通道形成区中，在晶体缺陷延伸的方向和电流流动方向之间也获得近似垂直关系。因此可以减少由晶体缺陷引起的漏电。
在前述半导体器件中，控制电极可以通过绝缘层面向中间半导体区。
由于使用了绝缘层，可以对控制电极施加大的栅电压。通过在中间半导体区中面向控制电极之处对控制电极施加大的栅电压，可以形成其中有充足的载流子呈现的层(称为反向层(reversed layer)、积聚层(accumulated layer))，并且载流子可以沿着该层移动。可以可靠地控制半导体器件的导通/截止。在该情况下，优选地，中间半导体区将第一半导体区和第二半导体区完全分离。
在前述半导体器件中，控制电极可以接触中间半导体区。
可以采用中间半导体区和控制电极之间的物理接触，并且可以通过对控制电极施加电压来调节耗尽层的宽度。可以通过调节耗尽层的宽度来控制穿过中间半导体区的载流子的数量。因此可以可靠地控制半导体器件的导通/截止以及控制电流量。
形成在半导体层中的半导体结构可以包括第一半导体区、第二半导体区和多个中间半导体区。第一半导体区位于靠近非覆盖表面的位置并且具有第一导电类型的杂质。第二半导体区位于靠近第二导体层的位置并且具有第一导电类型的杂质。多个中间半导体区分布在非覆盖表面和第二半导体区之间的区域中。中间半导体区具有第二导电类型的杂质。在该情况下，半导体器件进一步包括连接到中间半导体区的控制电极。
该结构可以提供一种作为JFET(结型场效应晶体管，Junction FieldEffect Transistor)工作的半导体结构。
在前述的半导体器件中，可以利用控制电极将电压施加到中间半导体区从而调节耗尽层的宽度，该耗尽层形成在以分散方式形成的中间半导体区之间的空间中。因此可以控制穿过这些空间的载流子的数量。可以控制半导体器件的导通/截止以及控制电流量。
形成在半导体层中的半导体结构可以包括第一半导体区和第二半导体区。第一半导体区位于靠近非覆盖表面的位置。第一半导体区具有第一导电类型的杂质。第二半导体区位于靠近第二导体层的位置。第二半导体区具有第二导电类型的杂质，并且与第一半导体区接触。
该结构可以提供一种作为二极管工作的半导体结构。pn结形成在第一导电类型半导体区和第二导电类型半导体区之间。
在前述的半导体器件中，当对第一半导体区和第二半导体区施加正向电压时，半导体器件呈现导通状态。进一步，当对第一半导体区和第二半导体区施加反向电压时，半导体器件呈现截止状态。当截止时，耗尽层从pn结的边界面形成。耗尽层延伸越过第一半导体区的宽区域。可以保持基于耗尽层内的电源的电压差的电场的大部分。半导体器件的第一半导体区在电流调节层的表面上以平面的方式延伸。结果，形成在第一半导体区内的电场的方向近似平行于电流调节层的表面。因此，可以在电场方向和晶体缺陷延伸的方向之间获得近似垂直关系。由于在电场方向和晶体缺陷的方向之间有近似垂直关系，第一半导体区不会轻易地受到晶体缺陷影响，并且因此可以在该区中保持高电场。因此可以在半导体器件中避免由晶体缺陷引起的耐受电压的减小。
半导体层可以包括覆盖电流调节层表面的下半导体层，以及覆盖该下半导体层表面的上半导体层。上半导体层具有比下半导体层更宽的带隙。在该情况下，半导体器件进一步包括在非覆盖表面和第二导体层之间的位置处面向上半导体层的控制电极。该控制电极可以与上半导体层接触或通过绝缘层面向上半导体层。
该结构可以提供一种半导体用作HEMT(高电子迁移率晶体管，High Electron Mobility Transistor)工作的半导体结构。
当该半导体结构导通时，在由下半导体层和上半导体层之间的带隙差形成的势阱(potential well)内产生载流子。产生在第二导体层侧的势阱中的载流子在势阱内朝着非覆盖表面移动。到达非覆盖表面之上的载流子可以穿过导通区和非覆盖表面，并流动到第一半导体层。
相反地，当给半导体结构施加截止电压时，造成了载流子不能出现在位于控制电极之下的势阱中的状态，并且载流子的移动被停止。
在前述的半导体器件中，可以在晶体缺陷延伸的方向和当半导体结构截止时电场作用的方向之间获得近似垂直关系。结果，半导体层不会轻易地受到晶体缺陷影响，并且可以降低半导体层中的电流泄漏等。根据本发明的半导体器件，可以精确地控制导通/截止以及精确地控制电流量。
电流调节层可以由绝缘材料制成。特别地，电流调节层可以主要由硅氧化物制成。进一步，电流调节层可以由基本没有杂质的半导体材料制成。可选地，电流调节层可以由具有杂质的半导体材料制成。在该情况下，杂质的导电类型与包含在下半导体层中的杂质不同。
如果电流调节层由绝缘材料制成，可以中断电流的流动。流过半导体层的电流平行于电流调节层的表面流动。如果将硅氧化物用作绝缘材料，由于硅氧化物具有大的介电击穿电场，因此可以实现具有高耐受电压的半导体器件。也可以利用半导体材料来形成电流调节层。
半导体层可以包括III-V族半导体。在该情况下，优选地，第一导体层包括曝露在非覆盖表面的III-V族半导体区。
当使用III-V族半导体的半导体层时本发明的半导体器件特别有效，其中现有的制造技术不能防止晶体缺陷的出现。如果第一导体层包括曝露在非覆盖表面的III-V族半导体，则第一导体层可以实现为用于晶体生长的基板。利用侧向外延生长方法，III-V族半导体层可以从曝露在非覆盖表面的III-V族半导体层生长，并且可以覆盖电流调节层的表面。利用侧向外延生长方法，可以实现沿着电流调节层的表面延伸并且具有低晶体缺陷密度的III-V族半导体层。因此可以维持半导体层中的高电场，并且可以实现具有高耐受电压的半导体器件。可选地，可以更有效地减少半导体层中的漏电的发生。
导通区可以由与半导体层相同的材料制成。可选地，导通区可以主要由低阻抗导电材料制成。诸如铝等的金属、或者包含高杂质浓度的多晶硅等适于用作低阻抗导电材料。
导通区是这样的区域：当半导体器件被截止时，耗尽层几乎不能形成在该区域中。该区域几乎不具有维持电场的功能。因此，半导体器件的耐受电压很难减少，即使该区域由低阻抗导电材料形成。而且，由于该区域由低阻抗导电材料形成，当半导体器件导通时载流子可以在该区中容易地移动。当低阻抗导电材料用于导通区时，可以获得阻抗减小的半导体器件。导通区也可以由与导电的半导体层相同的材料形成。
本发明还创造了一种制造半导体器件的方法。
根据本发明的一种制造半导体器件的方法包括：在第一导体层的表面的一部分上形成电流调节层，留下非覆盖表面的步骤；从曝露在非覆盖表面的第一导体层的表面生长覆盖电流调节层的包括III-V族半导体的半导体层的步骤；以及在电流调节层上的半导体层中形成半导体结构的步骤。
通过执行上述步骤，可以获得一种半导体器件，其中可以避免由晶体缺陷引起的耐受电压减小，或者可以获得一种半导体器件，其中可以降低由晶体缺陷引起的漏电。
该制造半导体器件的方法可以进一步包括注入与包含在半导体层中的杂质不同的导电类型的杂质的步骤，这些杂质在覆盖电流调节层表面的半导体层的区域注入，该区域位于靠近非覆盖表面一侧和远离非覆盖表面一侧之间。在注入区的活化杂质浓度降低
通过执行前述的制造步骤，可以制造用作积累型MOSFET(accumulation MOSFET)的半导体结构。
可以持续注入杂质的步骤直到活化杂质浓度反转。
通过执行前述的制造步骤，可以制造用作MOS或者JFET的半导体结构。
制造半导体器件的方法可以进一步包括注入与包含在半导体层中的杂质不同的导电类型的杂质的步骤，这些杂质在覆盖电流调节层表面的半导体层的区域注入，该区域与非覆盖表面隔开。可以持续注入杂质的步骤直到该注入区域内的活化杂质浓度反转。
通过执行前述的制造步骤，可以制造用作二极管的半导体结构。
制造半导体器件的方法可以进一步包括生长覆盖电流调节层表面的下半导体层的步骤，以及生长覆盖下半导体层表面的上半导体层的步骤。下半导体层包括III-V族半导体，并且上半导体层包括具有比下半导体层的带隙更宽的带隙的III-V族半导体。
通过执行前述的制造步骤，可以制造用作HEMT的半导体结构。
制造半导体器件的方法可以进一步包括在非覆盖表面形成沟槽的步骤，该沟槽从半导体层的表面延伸到第一导体层；以及将低阻抗导电材料填充到该沟槽内的步骤。
通过执行前述的制造步骤，可以形成由低阻抗导电材料形成的导通区。
根据本发明的半导体器件，晶体缺陷延伸的方向和在工作的半导体结构中电场的作用方向近似垂直，因此可以避免由这些晶体缺陷引起的半导体器件的耐受电压的减小。进一步，晶体缺陷延伸的方向和在一对主电极之间流动的载流子的流动方向近似垂直。因此可以避免由这些晶体缺陷引起的漏电。
附图说明
图1(a)图示了第一实施例的半导体器件的主要部分的纵向剖视图。图1(b)图示了第一实施例的半导体器件的主要部分的俯视图。
图2图示了第一实施例的半导体器件的俯视图。
图3图示了半导体器件的变体的主要部分的俯视图。
图4图示了包括MOS结构的变体的主要部分的纵向剖视图。
图5图示了包括JFET结构的变体的主要部分的俯视图。
图6图示了包括金属区域的变体的主要部分的纵向剖视图。
图7图示了包括金属区域的变体的制造过程的第一状态。
图8图示了包括金属区域的变体的制造过程的第二状态。
图9图示了包括金属区域的变体的制造过程的第三状态。
图10图示了包括金属区域的变体的制造过程的第四状态。
图11图示了包括金属区域的变体的制造过程的第五状态。
图12图示了第二实施例的半导体器件的主要部分的纵向剖视图。
图13图示了第三实施例的半导体器件的主要部分的纵向剖视图。
具体实施方式
首先罗列出实施例中的重要特征。
(第一特征)在一对主电极之间移动的载流子在漂移层内沿着近似垂直于晶体缺陷延伸的方向移动。
(第二特征)当半导体器件截止时，形成在漂移层中的等电位线(equipotential line)近似平行于晶体缺陷延伸的方向。
(第三特征)漂移区在绝缘层的顶面之上、在包括非覆盖表面和非覆盖表面的外围的区域中延伸。
(第四特征)漂移区具有以平面方式延伸的平板形状。
(第五特征)通道形成区围绕漂移区外围形成回路。
(第六特征)源区围绕通道形成区外围形成回路。
(第七特征)源极形成在半导体层的表面，并且形成在与非覆盖表面隔开的位置，该半导体层形成在绝缘层的表面上。
(第八特征)半导体层由III-V族半导体材料制成。
(第九特征)半导体层由III-V族氮化物半导体材料制成。
下面参照附图详细描述实施例。
(第一实施例)
图1(a)图示了半导体器件10的主要部分的纵向剖视图。图1(b)图示了半导体器件10的主要部分的俯视图。图1(b)的主要部分的俯视图图示了形成在半导体器件10的顶面上的源极62和栅极64已经被移除的状态。
半导体器件10包括由n-GaN(氮化镓)制成的半导体基板32。由例如铝制成的漏极22通过汽相积淀方法制成在半导体基板32的底面上。半导体基板32的杂质浓度调节为高，从而半导体基板32的阻抗为低。漏极22和半导体基板32用于电连接到电源的具有正极性的端子上。
半导体基板32的顶面被由硅氧化物(SiOx)制成的开有窗口的绝缘层42(电流调节层的一个例子)覆盖，绝缘层42以平面方式延伸，从而半导体基板32的顶面在绝缘层42的窗口处留下非覆盖表面55。绝缘层42的顶面被半导体层50覆盖。半导体层50填充绝缘层42的窗口并在非覆盖表面55处与半导体基板32接触。半导体层50分为漂移区56(第一半导体区的一个例子)、通道形成区54(中间半导体区的一个例子)和源区52(第二半导体区的一个例子)。尤其地，漂移区56由n-GaN制成并且形成在半导体层50靠近非覆盖表面55的部分处。漂移区56还形成在非覆盖表面55之上的区域中，并且通过非覆盖表面55与半导体基板32连接。从俯视图看，漂移区56从非覆盖表面55朝着外围延伸。漂移区56的平面形状为矩形。漂移区56在非覆盖表面55之上的部分为将半导体基板32与半导体层50电性连接的部分。在本说明书中，该部分称为导通区。
源区52由n-GaN制成并且形成在半导体层50远离非覆盖表面55的一侧。源区52位于与非覆盖表面55隔开的位置。通道形成区54形成在漂移区56和源区52之间。通道形成区54被调节为具有比由n-GaN制成的漂移区56和由n-GaN制成的源区52更低的n型杂质浓度。通道形成区54围绕漂移区56形成回路。源区52围绕通道形成区54的外侧的形成回路。通道形成区54将漂移区56和源区52隔开。漂移区56和源区62被通道形成区54完全隔开。栅极64由多晶硅制成并与通道形成区54的顶面形成肖特基接触。栅极64沿着通道形成区54形成回路。源极62(第二导体层的一个例子)由铝制成并且与源区52的顶面欧姆接触(ohmic contact)。源极62沿着源区52形成回路(即环路)。
漂移区56、通道形成区54和源区52通过侧向外延生长法制成，并且具有很少的晶体缺陷。然而，并不是完全没有晶体缺陷。出现的晶体缺陷的大多数在垂直于绝缘层42表面的方向上延伸。即，晶体缺陷在X方向延伸。
半导体基板32的一部分在非覆盖表面55处曝露于半导体层50。结果，漏极22通过非覆盖表面55与漂移区56电性接触。
在半导体器件10中，源极62被布置在半导体器件10的顶面，漏极22被布置在半导体器件10的底面。半导体器件10具有纵向电极结构。因此，易于在源极62和漏极22之间保持绝缘。进一步，线路(未示出)从源极62和漏极22延伸。因为源极62和漏极22形成在不同的面，故易于保持线路绝缘。而且，因为可以容易地简化电极布线的线路布置图，可以形成短距离的电极布线。因此可以减小由布线引起的阻抗。
如图2中所示，半导体器件10包括多个单元结构，每个单元结构包括源极62、源区52、通道形成区54、漂移区56、半导体基板32和漏极22。半导体基板32和漏极22可以在多个单元结构中共用。所述单元结构彼此邻接重复设置。在图2中，图示了具有四个单元结构的典型实例。然而，可以沿着纸平面的上下和左右方向重复设置更多的单元结构。
接着，将利用图1描述当半导体器件10导通时的工作。
在半导体器件10中，源区52、通道形成区54和漂移区56以相同的导电类型形成。结果，半导体器件10作为常时导通类型工作。即使未在栅极64上施加电压电流也可以流动。然而，为了降低导通阻抗，优选地，在栅极64上施加电压。例如，当在漏极22上施加+1V漏电压，源极62接地，并且在栅极64上施加+1V栅电压时，在通道形成区54面对栅极64的表面附近形成电子积聚层。因此半导体器件10具有充分的导通状态。电子通过通道形成区54的积聚层从源区52移动到漂移区56。在以平面方式延伸的漂移区56内在水平方向上移动的电子经由非覆盖表面55移动到半导体基板32在底面的一侧，并且最终移动到漏极22。
在半导体器件10中，漏极22形成在半导体基板32的整个底面上。结果，可以处理相对大的电流，可以获得每单元面积的较高功效。
接着，将描述半导体器件10截止时的工作。
当施加到栅极64上的电压从+1V变到-10V时，由肖特基接触引起的耗尽层形成在通道形成区54内。该耗尽层中断了载流子的流动，因此将半导体器件从导通状态改变到截止状态。进一步，在半导体器件10中，由肖特基接触引起的耗尽层还在漂移区56内在水平方向上延伸。当漂移区56的杂质浓度等被适当地调节时，耗尽层形成在漂移区56内的较大范围上。在本实施例的情况下，当半导体器件10截止时，耗尽层从与栅极64接触的所述区域延伸到绝缘层42的非覆盖表面55的边缘(其范围由附图标记56a表示)。
在半导体器件10中，从通道形成区54和漂移区56之间的边界到非覆盖表面55的边缘的距离(56L)至少为漂移区56的厚度(56H)的3倍。即，漂移区56以平面方式延伸，并且具有平板形状。结果，由施加到由附图标记56a表示的范围中的漂移区56的电压差引起的电场相对于漂移区56在水平方向上形成。即，在晶体缺陷在漂移区56内延伸的方向(图1中的X方向)和电场方向(图1中的Y方向)之间获得近似垂直关系。换句话说，等电位线近似平行于晶体缺陷在漂移区56内延伸的方向。当晶体缺陷在漂移区56内延伸的方向近似垂直于电场方向时，不会容易地受到晶体缺陷的影响，并且可以在漂移区56中保持高电场。在半导体器件10中，尽管出现晶体缺陷，仍可以抑制基于晶体缺陷的耐受电压的减小。
另外，半导体器件10具有在通道形成区54中的漏电减少的特性。这是因为，在通道形成区54中，在晶体缺陷延伸的方向(X方向)和电场方向(Y方向)之间也获得近似垂直关系。因此可以抑制漏电。结果，可以精确地控制半导体器件10的导通/截止并且控制电流量。
进一步，本实施例的半导体器件具有纵向电极结构，并且易于对绝缘层42施加高电压。结果，优选地，具有大介电击穿电场的材料用于绝缘层42。典型地，硅氧化物适于用作绝缘层42。
第一实施例可以具有如下变体。
(1)p型半导体区可以形成在漂移区56的一部分区域中，该区域位于形成耗尽层的区域56a的外侧，(在该例子中，该区域为从漂移区56的非覆盖表面55的边缘朝内并且在非覆盖表面55之上的区域)。该模式的半导体器件从p型半导体区供给空穴。结果，该模式的半导体器件能够双极型动作(bipolar operation)。因此，从p型半导体区供给的空穴激励漂移区56中的电导率调制。在该模式的半导体器件下，可以进一步减小导通阻抗。
(2)氮化铝可以用作形成绝缘层42。氮化铝将在电流调节层的顶面侧产生的热有效地朝着底面侧传导。可以获得可实现稳定工作的半导体器件。
(3)p型半导体区可以形成在电流调节层42在漂移区56或通道形成区54侧的局部区域中。在该情况下，耗尽层从p型半导体区与通道形成区54或漂移区56之间的pn结处形成，并且可以增加半导体器件的耐受电压。
(4)通道形成区54、源区52等除了形成为方环形，这些区域可以形成为其它多边形、同心圆或带状。图3图示了变体例子的主要部分的俯视图，其中这些区域形成为带状。该变体例子的纵向截面等同于图1(a)。通过形成带状，可以简化形成在半导体层50表面上的电极的排列等。
(5)主要部分的纵向剖视图在图4中示出的半导体器件110其是栅结构为MOS类型的例子。在半导体器件110中，通道形成区154具有p导电类型，并且栅绝缘薄膜166形成在通道形成区154和栅极164之间。其余的结构与半导体器件10相同。如图4中所示，栅极164通过栅绝缘薄膜166面向通道形成区154，并且可以实现常时截止操作。
(6)主要部分的俯视图在图5中示出的半导体器件120为具有JFET结构的半导体器件。在半导体器件120中，如图5所示，通道控制区154具有p导电类型。多个通道控制区154分布在靠近非覆盖表面155的部分与远离非覆盖表面155的部分之间。通道控制区154彼此面对并且由用作通道形成区的微小间隙159隔开。栅极(未示出)与通道控制区154电性接触。通过调节施加到栅极的栅电压，可以调节从间隙159的两侧的pn结的边界延伸的耗尽层的宽度。因此，通过调节栅电压，可以控制在源极和漏极之间流动的电流的导通/截止，并且可以控制电流量。
(7)如图6中所示，由铝(低阻抗导电材料的一个例子)制成的金属区272可以形成在包括非覆盖表面255的区域(导通区)中。金属区272从漂移区256的表面延伸到半导体基板232。金属区272形成在局部区域中，从而不干扰漂移区256的大部分区域。当半导体器件截止时形成的耗尽层，用附图标记256a表示，在漂移区256的范围内延伸，并且不会到达金属区272形成的区域。可选地，可以调节通道形成区254和漂移区256的杂质浓度等，以便耗尽层不会到达金属区272形成的区域。结果，即使形成了金属区272，半导体器件的耐受电压也不会减小。进一步，当半导体器件导通时电子可以经由金属区272容易地移动。在该变体半导体器件中导通阻抗降低。
前述变体中的各技术要素可以单独发挥作用，也可以相互结合而发挥作用。
接着，将参照图7到图11描述图6中所示的具有金属区272的变体的制造方法。该变体的制造方法的技术和顺序的主要部分可以用于第一实施例的半导体器件10，或者用于其它变体。
首先，如图7中所示，准备由n-GaN(氮化镓)制成的半导体基板232。晶体缺陷在半导体基板232厚度方向(纸面的上下方向)上穿过整个半导体基板232。替代氮化镓，基板也可以由诸如硅(Si)、碳化硅(SiC)等材料形成。
接着，如图8中所示，由氮化铝制成的绝缘层242通过溅射方法或CVD方法形成在半导体基板232上，留下非覆盖表面255。也可以使用SiOx而不是氮化铝。
接着，如图9中所示，利用有机金属汽相外延方法(organometallicvapor phase epitaxy method)，由n-GaN制成的半导体层256从曝露在绝缘层242的非覆盖表面255的半导体基板232的表面形成。在该时刻，三甲基镓(trimethyl gallium，TMGa)适于用作镓原料，氨气(NH3)适于用作氮原料，硅烷(monosilane，SiH4)适于用作掺杂材料。
侧向外延生长方法适用于形成半导体层256的步骤。在使用有机金属汽相外延方法的侧向外延生长方法中，利用III族有机金属和V族氢化物在氢环境下的化学反应来生长晶体。当利用侧向外延生长方法来生长半导体层256时，从绝缘层242的非覆盖表面255在厚度方向(纸面的上下方向)上生长的GaN晶体不具有等同于半导体基板232的晶格常量(nucleon constant)等。因此，有很多晶体缺陷，并且所述晶体缺陷在半导体层256的厚度方向(附图标记256A所示的区域)上穿过半导体层256。由于GaN晶体不能在绝缘层242之上的区域中从绝缘层242生长，因此GaN晶体在水平方向上生长。在水平方向上生长后，通过调节生长条件等该晶体也可以在垂直方向上生长。绝缘层242之上的区域为相对少的晶体缺陷在厚度方向(附图标记256B所示的区域)上穿过的区域。
接着，如图10中所示，p型杂质被注入到不包括非覆盖表面255的半导体层256中，直到导电类型被反转，因此形成通道形成区254。通道形成区254形成在与非覆盖表面255的边缘隔开预定距离的位置。从通道形成区254向内的区域形成漂移区256，并且从通道形成区254向外的区域形成源区252。
在制造图1中所示的第一实施例的半导体器件10的情况下，可以通过注入p型杂质、但是不到反转发生的程度来形成具有低n型杂质浓度的通道形成区。可选地，通过在漂移区和源区注入n型杂质，可以使得在通道形成区中的n型杂质的浓度低于其它半导体层。
接着，利用光刻技术和蚀刻技术，源极262形成在源区252的表面。具有高浓度n型杂质的接触区域可以形成在源区252内，从而源区252和源极262之间有良好的电性接触。
接着，利用光刻技术和蚀刻技术，由硅氧化物制成的栅绝缘薄膜266和由多晶硅制成的栅极264形成在通道形成区254的表面。
接着，如图11中所示，利用光刻技术和蚀刻技术，沟槽274从漂移区256的表面朝着绝缘层242的非覆盖表面255形成。接着，利用例如CVD方法，铝在沟槽274内生长。然后铝被汽相积淀在半导体基板232的底面上，能够获得图6中所示的具有金属区272的半导体器件。
替代如上所述的制造方法，可以首先形成金属区272，然后执行通道形成区254的离子注入，以及源极262和栅极264的形成。
在上述的半导体器件的制造方法中，形成金属区272的步骤具有如下特性。经常利用例如RIE(反应离子蚀刻，Reactive Ion Etching)方法的干蚀刻，形成用于埋设金属区272的沟槽274。然而，当在包括GaN的半导体层上执行RIE方法的干蚀刻时，GaN通常会受到影响而变得具有较强的n型。结果，在正常的半导体器件中，存在该n型的强化可能引起特性的衰退，诸如电流漏电增加、耐受电压降低、阻抗增加等的顾虑。然而，在前述的半导体器件中，其中制造有沟槽274的区域不同于一对主电极之间的电压被保持的区域(漂移区)。进一步，该区域也不同于用于控制电流的区域，并且因此不会出现前述的顾虑。半导体器件的特性没有衰退，并且可以获得具有金属区272的半导体器件。
(第二实施例)
图12图示了半导体器件310的主要部分的纵向剖视图。半导体器件310包括二极管结构。进一步，可省略对与第一实施例基本相同的结构的描述。
半导体器件310具有由n-GaN制成的半导体基板332。由例如铝制成的阴极322通过汽相积淀方法形成在半导体基板332的底面。半导体基板332的杂质浓度调节为高，并且半导体基板332的阻抗为低。当导通时，阴极322和半导体基板332与电源的具有负极性的端子连接。当截止时，阴极322和半导体基板332与电源的具有正极性的端子连接。
半导体基板332的顶面被由氮化铝(AlN)形成的绝缘层342(电流调节层的一个例子)覆盖，绝缘层342以平面方式延伸并且留下非覆盖表面355。绝缘层342的顶面被半导体层350覆盖。半导体层350具有阴极区356(第一导体区的一个例子)和阳极区352(第二导体区的一个例子)。阴极区356由n-GaN(氮化镓)制成并且形成在半导体层350靠近非覆盖表面355的部分。阴极区356还形成在包括非覆盖表面355的区域中，并且经由该非覆盖表面355连接到半导体基板332。从俯视图看出，阴极区356从非覆盖表面355朝着外围延伸。阴极区356的平面形状为矩形。阳极区352由p-GaN制成并且形成在半导体层350远离非覆盖表面355的部分。阳极区352形成围绕阴极区356的回路。当从俯视图看阴极区356和阳极区352时，阳极区352形成围绕矩形的阴极区356外围的回路。由铝制成的阳极电极362与阳极区352的顶面欧姆接触。阳极电极362沿着阳极区352形成回路。
阴极区356和阳极区352通过侧向外延生长方法形成，并且具有很少的晶体缺陷。然而，并不是完全没有晶体缺陷。出现的晶体缺陷的大部分在垂直于绝缘层342的表面的方向上延伸。
当对阴极电极322施加相对于阳极电极362而言呈正极性的电压时，阴极区356和阳极区352的pn结受到逆向偏压，因此半导体器件呈现截止状态。在该时刻，耗尽层从阳极区352和阴极区356之间的pn结边界处形成。耗尽层在阴极区356内在水平方向上延伸。通过调节阴极区356中杂质的分布、形状等，耗尽层形成在阴极区356内的较大范围上。由于耗尽层，可以维持由在绝缘层342之上的阴极区356内的一对主电极之间的电压差产生的电场的大部分。由于半导体器件310的阴极区356具有平板形状，因此电压差在水平方向上从pn结边界处形成。结果，在晶体缺陷方向和阴极区356内的电场方向之间获得垂直关系。因此阴极区356不会容易地被晶体缺陷影响，并且因此可以在阴极区356中维持高电场。因此防止半导体器件310具有由晶体缺陷引起的减小的耐受电压。
当对阳极电极362施加相对于阴极电极322而言呈正极性的电压时，阳极区352和阴极区356的pn结受到正向偏压，并且因此半导体器件呈现导通状态。
第二实施例具有如下变体。
(1)阴极层356形成为矩形，阳极区352形成为环形，除此之外，这些层还可以形成为其它多边形、同心圆或带状。
(2)p型半导体区可以在电流调节层342侧的阴极区356内局部地形成。由于该p型半导体区，耗尽层形成在阴极区356内，并且半导体器件的耐受电压可以增加。可以单独实现或者结合所有类型实现前述变体的技术要素。
(第三实施例)
图13图示了半导体器件410的主要部分的纵向剖视图。半导体器件410为HEMT(高电子迁移率晶体管，High Electron MobilityTransistor)的一个例子。
半导体器件410具有由n-GaN制成的半导体基板432。由例如铝制成的漏极422通过汽相积淀方法形成在半导体基板432的底面。半导体基板432的杂质浓度调节为高，并且半导体基板432的阻抗为低。当使用时，漏极422和半导体基板432连接到电源的具有正极性的端子。
半导体基板432的顶面被由氮化铝(AlN)形成的绝缘层442(电流调节层的一个例子)覆盖，绝缘层442以平面方式延伸并且留下非覆盖表面455。绝缘层442的顶面被半导体层450覆盖。半导体层450具有下半导体层456、454和452，以及位于下半导体区456、454和452的顶面上的上半导体层458。下半导体层可以包括第一下半导体区456、第二下半导体区454和第三下半导体区452。第一下半导体区456由n-GaN(氮化镓)制成并且形成在下半导体层靠近非覆盖表面455的部分。第一下半导体区456还形成在包括非覆盖表面455的区域内，并且经由非覆盖表面455与半导体基板432连接。从俯视图看，第一下半导体区456从非覆盖表面455朝着外围延伸。第一下半导体区456的平面形状为矩形。第三下半导体区452由n-GaN制成并且形成在半导体层450远离非覆盖表面455的部分。第二下半导体区454形成在第一下半导体区456和第三下半导体区452之间。第二下半导体区454形成围绕第一下半导体区456的回路。第三下半导体区452形成围绕第二下半导体区454的外侧的回路。第一下半导体区456、第二下半导体区454和第三下半导体区452可以形成为一个连续的均匀的层，并且它们的材料和杂质浓度是相同的。第一到第三下半导体区不需要能够被分开。
上半导体层458由AlGaN制成并且位于下半导体区452、454和456的顶面上。由于上半导体层458包含铝，因此上半导体层458的带隙大于下半导体区452、454和456的带隙。
由多晶硅制成的栅极464通过栅绝缘层466形成在面向第二下半导体区454的上半导体层458的顶面上。栅极464沿着第二下半导体区454形成回路。源极462由铝制成并且与对应于第三下半导体区452的上半导体层458的表面欧姆接触。源极462沿着源层452形成回路。
晶体缺陷在下半导体层(由下半导体区452、454和456形成)的厚度方向(相对于纸面的上下方向)上穿过所述下半导体层。晶体缺陷在垂直于绝缘层442的表面方向上延伸。下半导体层通过侧向外延生长方法从非覆盖表面455形成。因此，在非覆盖表面455之上的下半导体层的部分中具有更高的晶体缺陷浓度，并且在下半导体层的剩余部分中具有更低的晶体缺陷浓度。
由于下半导体层(由下半导体区452、454和456形成)和上半导体层458之间的带隙差，半导体器件410具有形成在两者之间的边界处的势阱，更确切地说，该势阱形成在下半导体层452、454和456内，位于下半导体层452、454和456与上半导体层458的边界处。势阱形成在整个下半导体区452、454和456的范围上。在势阱内产生二维电子气(electron gas)，该二维电子气在势阱内在水平方向上快速移动。半导体器件410为常时导通类型。当对漏极422施加相对于源极462呈正极性的电压以及对栅极464施加0V电压时，半导体器件410呈现导通状态。产生在源极462下的势阱中的电子在势阱内在水平方向上移动。当这些电子移动到非覆盖表面455之上时，经由呈现在非覆盖表面455之上的相对大数量的晶体缺陷，电子从势阱内朝着非覆盖表面455移动。电子经由非覆盖表面455和半导体基板432移动到漏极422。
当对栅极施加负电压时，上半导体层458和栅极464之下的第二下半导体区454之间的边界的势阱的能级在费米能级(Fermi level)之上。结果，获得所述二维电子气不会出现在势阱内的状态。因此防止电子在水平方向上移动，并且因此半导体器件410从导通状态转变到截止状态。在该截止状态下，形成在下半导体层中的电场方向平行于绝缘层442的表面。因此在电场方向和晶体缺陷延伸的方向之间获得垂直关系。由于在上半导体层458与栅极464之下的第二下半导体区454之间的边界处在电场方向和晶体缺陷延伸的方向之间获得垂直关系，在该区域中的漏电减少。可以精确地控制半导体器件410的导通/截止以及电流量。
第三实施例可以具有如下变体。
(1)栅极464可以与上半导体层458直接接触，而不是经由栅绝缘层466。
(2)优选地，上半导体层458制得相当薄。在该情况下，当不对栅极464施加电压时，形成在上半导体层458与下半导体区452、454和456之间的边界处的势阱获得费米能级之上的状态。即，实现常时截止操作。可选地，通过将第二下半导体区454的导电类型改变为p型可以实现常时截止操作。
电流调节层可以由诸如硅氧化物的绝缘材料制成。电流调节层可以由具有基本没有杂质的半导体材料制成。可选地，电流调节层可以由具有杂质、这些杂质的导电类型与包含在HEMT的下半导体层的杂质不同的半导体材料制成。
对于前述变体的各技术要素而言，其可以单独实现相应的技术效果，也可以相互结合而发挥相应的组合效果。
上面描述了本发明的代表性的实施例。然而，这些仅仅表示发明的可行性并且不显示其保护范围。权利要求中的技术包含对上述实施例的多种变化和修改。
另外，本发明或附图中公开的技术要素可以单独实现或者结合所有类型实现，并且不限于提交申请时的权利要求中所述的结合。另外，本发明或附图中公开的技术可以实现为同时达到多个目标或达到至少一个目标。

Claims (24)

1、一种半导体器件，包括：
第一导体层，其电连接到电源的第一端子，该第一端子具有第一极性；
电流调节层，其覆盖第一导体层的部分表面，并且在第一导体层的表面留下非覆盖表面；
半导体层，其覆盖电流调节层的表面；
导通区，其在非覆盖表面处使半导体层与第一导体层相导通；及
第二导体层，其形成在半导体层的表面，第二导体层位于在横向上与非覆盖表面错开的位置，第二导体层电连接到电源的第二端子，该第二端子具有第二极性；
其中半导体结构完全形成在半导体层中，当半导体层中靠近非覆盖表面的部分通过导通区和第一导体层电连接到电源的第一极性，并且半导体层中靠近第二导体层的部分通过第二导体层电连接到电源的第二极性时，该半导体结构执行特定的操作，
所述第一导体层由具有高杂质浓度的半导体材料、导电性金属或其组合形成，以及
当在所述第一导体层和所述第二导体层之间没有电流流动时，在所述半导体层内的电场方向和晶体缺陷在所述半导体层内延伸的方向之间获得近似垂直的关系。
2、如权利要求1所述的半导体器件，
其特征在于，半导体结构在其截止状态下能产生耗尽层，该耗尽层完全位于半导体层内。
3、如权利要求2所述的半导体器件，
其特征在于，还具有面向半导体层的中间部分的控制电极，并且，半导体层的第一部分将该中间部分在横向上与非覆盖表面相分离，
在截止状态下，耗尽层产生在第一部分内。
4、如权利要求3所述的半导体器件，
其特征在于，完全形成在半导体层中的半导体结构包括：
第一半导体区，其位于第一部分；
第二半导体区，其位于半导体层的第二部分，该第二部分位于中间部分和第二导体层之间；及
中间半导体区，其位于中间部分，并且
控制电极面向中间半导体区，
第一半导体区具有第一导电类型的高杂质浓度，
第二半导体区具有第一导电类型的高杂质浓度，
中间半导体区具有第一导电类型的低杂质浓度。
5、如权利要求3所述的半导体器件，
其特征在于，完全形成在半导体层中的半导体结构包括：
第一半导体区，其位于第一部分，该第一半导体区具有第一导电类型的杂质；
第二半导体区，其位于半导体层的第二部分，该第二部分位于中间部分和第二导体层之间，该第二半导体区具有第一导电类型的杂质；及
中间半导体区，其位于中间部分，该中间半导体区具有第二导电类型的杂质，并且
控制电极面向中间半导体区。
6、如权利要求3至5中任意一项所述的半导体器件，
其特征在于，控制电极隔着绝缘层面向中间部分。
7、如权利要求4或5所述的半导体器件，
其特征在于，控制电极与中间半导体区接触。
8、如权利要求1或2所述的半导体器件，
其特征在于，完全形成在半导体层中的半导体结构包括：
第一半导体区，其位于靠近非覆盖表面的位置，该第一半导体区具有第一导电类型的杂质；和
第二半导体区，其位于靠近第二导体层的位置，该第二半导体区具有第二导电类型的杂质，并且与第一半导体区接触。
9、如权利要求1所述的半导体器件，
其特征在于，半导体层包括：
下半导体层，其覆盖电流调节层的表面；及
上半导体层，其覆盖下半导体层的表面，该上半导体层具有比下半导体层更宽的带隙，并且
该半导体器件进一步包括：
控制电极，其在非覆盖表面和第二导体层之间的位置面向上半导体层。
10、如权利要求1所述的半导体器件，
其特征在于，电流调节层由绝缘材料制成。
11、如权利要求10所述的半导体器件，
其特征在于，电流调节层主要由硅氧化物制成。
12、如权利要求1所述的半导体器件，
其特征在于，电流调节层由基本不具有杂质的半导体材料制成。
13、如权利要求9所述的半导体器件，
其特征在于，电流调节层由具有杂质的半导体材料制成，这些杂质的导电类型与包含在下半导体层中的杂质不同。
14、如权利要求1所述的半导体器件，
其特征在于，半导体层包括III-V族半导体。
15、如权利要求14所述的半导体器件，
其特征在于，第一导体层包括曝露在非覆盖表面的III-V族半导体区。
16、如权利要求1所述的半导体器件，
其特征在于，导通区由与半导体层相同的材料制成。
17、如权利要求1所述的半导体器件，
其特征在于，导通区主要由低阻抗导电材料制成。
18、如权利要求17所述的半导体器件，
其特征在于，导通区从半导体层的表面延伸至第一导体层的非覆盖表面。
19、一种制造如权利要求1所述的半导体器件的方法，包括：
在留有非覆盖表面的第一导体层表面的一部分上形成电流调节层的步骤；
从曝露在非覆盖表面的第一导体层的表面生长覆盖电流调节层的包括III-V族半导体的半导体层的步骤；及
在电流调节层上的半导体层中形成半导体结构的步骤。
20、如权利要求19所述的制造半导体器件的方法，进一步包括：
注入与包含在半导体层中的杂质不同的导电类型的杂质的步骤，这些杂质被注入在覆盖电流调节层表面的半导体层的区域，该区域位于靠近非覆盖表面一侧和远离非覆盖表面一侧之间，其中，在该注入区的活化杂质浓度被降低。
21、如权利要求19所述的制造半导体器件的方法，进一步包括：
注入与包含在半导体层中的杂质不同的导电类型的杂质的步骤，这些杂质被注入在覆盖电流调节层表面的半导体层的区域，该区域位于靠近非覆盖表面一侧和远离非覆盖表面一侧之间，其中，在注入区的活化杂质浓度被反转。
22、如权利要求19所述的制造半导体器件的方法，进一步包括：
注入与包含在半导体层中的杂质不同的导电类型的杂质的步骤，这些杂质被注入到覆盖电流调节层表面的半导体层的区域内，该区域与非覆盖表面隔开，持续该注入直到活化杂质浓度反转。
23、如权利要求19所述的制造半导体器件的方法，
其特征在于，生长半导体层的步骤包括：
生长覆盖电流调节层表面的下半导体层的步骤，该下半导体层包括III-V族半导体；及
生长覆盖下半导体层表面的上半导体层的步骤，该上半导体层包括具有比下半导体层更宽的带隙的III-V族半导体。
24、如权利要求19到23任一项所述的制造半导体器件的方法，进一步包括：
在非覆盖表面形成沟槽的步骤，该沟槽从半导体层的表面延伸到第一导体层；及
将低阻抗导电材料填充到该沟槽中的步骤。
CNB2005800390425A 2004-11-15 2005-11-14 半导体器件及其制造方法 Expired - Fee Related CN100550415C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004330123A JP4974454B2 (ja) 2004-11-15 2004-11-15 半導体装置
JP330123/2004 2004-11-15

Publications (2)

Publication Number Publication Date
CN101057336A CN101057336A (zh) 2007-10-17
CN100550415C true CN100550415C (zh) 2009-10-14

Family

ID=36336894

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005800390425A Expired - Fee Related CN100550415C (zh) 2004-11-15 2005-11-14 半导体器件及其制造方法

Country Status (5)

Country Link
US (1) US8008749B2 (zh)
EP (1) EP1815523B1 (zh)
JP (1) JP4974454B2 (zh)
CN (1) CN100550415C (zh)
WO (1) WO2006052025A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104541373A (zh) * 2012-08-10 2015-04-22 阿沃吉有限公司 用于使用工程化衬底的氮化镓电子器件的方法和系统

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8314016B2 (en) * 2005-10-20 2012-11-20 The United States Of America As Represented By The Secretary Of The Army Low-defect density gallium nitride semiconductor structures and fabrication methods
US8350292B2 (en) * 2007-02-16 2013-01-08 Sumitomo Chemical Company, Limited Gallium nitride epitaxial crystal, method for production thereof, and field effect transistor
WO2008105077A1 (ja) * 2007-02-27 2008-09-04 Fujitsu Limited 化合物半導体装置とその製造方法
JP4938531B2 (ja) * 2007-04-09 2012-05-23 株式会社豊田中央研究所 半導体装置
JP2008311355A (ja) * 2007-06-13 2008-12-25 Rohm Co Ltd 窒化物半導体素子
JP2010533375A (ja) * 2007-07-09 2010-10-21 フリースケール セミコンダクター インコーポレイテッド ヘテロ構造電界効果トランジスタ、ヘテロ構造電界効果トランジスタを包含する集積回路、および、ヘテロ構造電界効果トランジスタを製造するための方法
JP5208463B2 (ja) * 2007-08-09 2013-06-12 ローム株式会社 窒化物半導体素子および窒化物半導体素子の製造方法
JP5510325B2 (ja) * 2008-08-06 2014-06-04 日本電気株式会社 電界効果トランジスタ
WO2010016212A1 (ja) * 2008-08-06 2010-02-11 日本電気株式会社 電界効果トランジスタの製造方法
JP5693831B2 (ja) * 2008-08-15 2015-04-01 トヨタ自動車株式会社 トランジスタ
JP5533661B2 (ja) * 2008-10-29 2014-06-25 富士通株式会社 化合物半導体装置及びその製造方法
JP5564791B2 (ja) 2008-12-26 2014-08-06 富士通株式会社 化合物半導体装置及びその製造方法
JP5577638B2 (ja) * 2009-07-14 2014-08-27 富士通株式会社 半導体装置及びその製造方法
JP5609055B2 (ja) * 2009-10-02 2014-10-22 富士通株式会社 化合物半導体装置及びその製造方法
US9312343B2 (en) * 2009-10-13 2016-04-12 Cree, Inc. Transistors with semiconductor interconnection layers and semiconductor channel layers of different semiconductor materials
US9825162B2 (en) * 2009-11-19 2017-11-21 Nxp Usa, Inc. Vertical power transistor device, semiconductor die and method of manufacturing a vertical power transistor device
EP2518771B1 (en) * 2009-12-21 2017-08-23 Fujitsu Limited Compound semiconductor device and method for manufacturing same
CN102652361B (zh) * 2010-01-19 2015-05-13 住友电气工业株式会社 碳化硅半导体器件及其制造方法
KR101255808B1 (ko) * 2010-09-27 2013-04-17 경북대학교 산학협력단 반도체 소자 및 그 제작 방법
JP5668758B2 (ja) * 2010-11-05 2015-02-12 富士通株式会社 半導体装置及び半導体装置の製造方法
JP2012104568A (ja) * 2010-11-08 2012-05-31 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
US9472684B2 (en) * 2012-11-13 2016-10-18 Avogy, Inc. Lateral GaN JFET with vertical drift region
JP2015056486A (ja) 2013-09-11 2015-03-23 株式会社東芝 半導体装置およびその製造方法
JP6680161B2 (ja) * 2016-09-16 2020-04-15 トヨタ自動車株式会社 スイッチング素子の製造方法
FR3059467B1 (fr) 2016-11-29 2019-05-17 Commissariat A L'energie Atomique Et Aux Energies Alternatives Transistor a heterojonction a structure verticale
US10608102B2 (en) * 2017-09-29 2020-03-31 Electronics And Telecommunications Research Institute Semiconductor device having a drain electrode contacting an epi material inside a through-hole and method of manufacturing the same
CN109904216B (zh) * 2019-01-28 2021-09-28 西安电子科技大学 具有AlGaN/GaN异质结的垂直型场效应晶体管及其制作方法
WO2022181100A1 (ja) * 2021-02-24 2022-09-01 パナソニックホールディングス株式会社 窒化物半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6075259A (en) * 1994-11-14 2000-06-13 North Carolina State University Power semiconductor devices that utilize buried insulating regions to achieve higher than parallel-plane breakdown voltages
DE19726678A1 (de) * 1997-06-24 1999-01-07 Siemens Ag Passiver Halbleiterstrombegrenzer
TW407371B (en) * 1997-04-25 2000-10-01 Siemens Ag Equipment to limited alternative current, especially in short-circuit case
US5877047A (en) * 1997-08-15 1999-03-02 Motorola, Inc. Lateral gate, vertical drift region transistor
JP3706267B2 (ja) * 1999-03-03 2005-10-12 関西電力株式会社 電圧制御型半導体装置とその製法及びそれを用いた電力変換装置
JP4667556B2 (ja) * 2000-02-18 2011-04-13 古河電気工業株式会社 縦型ＧａＮ系電界効果トランジスタ、バイポーラトランジスタと縦型ＧａＮ系電界効果トランジスタの製造方法
US6573558B2 (en) * 2001-09-07 2003-06-03 Power Integrations, Inc. High-voltage vertical transistor with a multi-layered extended drain structure
JP4088063B2 (ja) * 2001-11-14 2008-05-21 株式会社東芝 パワーｍｏｓｆｅｔ装置
JP3661664B2 (ja) * 2002-04-24 2005-06-15 日産自動車株式会社 炭化珪素半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104541373A (zh) * 2012-08-10 2015-04-22 阿沃吉有限公司 用于使用工程化衬底的氮化镓电子器件的方法和系统
CN104541373B (zh) * 2012-08-10 2018-06-08 阿沃吉有限公司 用于使用工程化衬底的氮化镓电子器件的方法和系统

Also Published As

Publication number Publication date
EP1815523B1 (en) 2016-09-14
CN101057336A (zh) 2007-10-17
US8008749B2 (en) 2011-08-30
JP2006140368A (ja) 2006-06-01
WO2006052025A2 (en) 2006-05-18
WO2006052025A3 (en) 2006-10-19
JP4974454B2 (ja) 2012-07-11
US20080128862A1 (en) 2008-06-05
EP1815523A2 (en) 2007-08-08

Similar Documents

Publication Publication Date Title
CN100550415C (zh) 半导体器件及其制造方法
US11121216B2 (en) III-nitride devices including a graded depleting layer
US10312361B2 (en) Trenched vertical power field-effect transistors with improved on-resistance and breakdown voltage
US10971634B2 (en) Oxide semiconductor device and method of manufacturing oxide semiconductor device
US10043896B2 (en) III-Nitride transistor including a III-N depleting layer
CN102237402B (zh) 氮化物半导体元件
CN103201840B (zh) 具有提高的缓冲击穿电压的hemt
CN102203936B (zh) 半导体器件及其制造方法
US7126169B2 (en) Semiconductor element
CN103180957B (zh) 具有浮动和接地的衬底区域的hemt
CN103155156A (zh) 半导体器件及其制造方法
CN103155155A (zh) 半导体器件及其制造方法
CN103189993A (zh) 半导体器件及其制造方法
CN103210495A (zh) 半导体器件及其制造方法
CN101689564A (zh) 异质结构场效应晶体管、包括异质结构场效应晶体管的集成电路以及用于制造异质结构场效应晶体管的方法
CN103189992A (zh) 半导体器件及其制造方法
CN114447102A (zh) 具有衬底上复合半导体层的氮化镓异质结场效应晶体管
CN117080249A (zh) 一种积累型宽禁带半导体沟槽mosfet器件结构及其制备方法
EP4040500A1 (en) Transistor device and method of manufacturing
CN103000670A (zh) 具有高沟道迁移率的SiC-MOSFET
US20230307529A1 (en) Support shield structures for trenched semiconductor devices
US9054171B2 (en) HEMT semiconductor device
CN110504298A (zh) 碳化硅半导体器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20091014