CN110504298A - 碳化硅半导体器件 - Google Patents

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Abstract

本公开内容涉及一种半导体器件（100,500），其具有：SiC半导体本体（102）以及在SiC半导体本体（102）的第一表面（104）上的第一负载端子（L1）。在SiC半导体本体（102）的与第一表面（102）相对的第二表面（106）上形成第二负载端子（L2）。该半导体器件（100,500）具有在SiC半导体本体（102）中的第一导电类型的漂移区（112）以及第二导电类型的第一半导体区（108），所述第一半导体区与第一负载端子（L1）电连接。漂移区（112）和第一半导体区（108）之间的pn结限定半导体器件（100，500）的电压截止强度。

Description

碳化硅半导体器件
技术领域
本申请涉及SiC（碳化硅）半导体器件，例如具有低导通电阻和高耐压的半导体开关。
背景技术
具有宽带隙的半导体器件基于具有至少2eV或至少3eV的带隙的半导体材料，并与基于硅的常规半导体设备相比能够实现更低的导通电阻、在高温下的运行、更低的开关损耗和/或更低的漏电流。在设计SiC半导体器件时，应该关于所要求的器件特性、如导通电阻或关断表现来优化多个不同的器件参数、诸如半导体区的掺杂或尺寸确定。例如，在此必须在所要求的器件特性方面进行折衷，因为器件参数的改变可能对器件特性产生不同的影响，例如可以导致一种器件特性的改善，但同时损害另一器件特性。在此背景下，本申请研究改善SiC半导体器件的关断过程。
发明内容
本公开内容涉及具有SiC半导体本体的半导体器件。 第一负载端子构造在SiC半导体本体的第一表面上。在SiC半导体本体的与第一表面相对的第二表面上构造有第二负载端子。半导体器件还具有SiC半导体本体中的第一导电类型的漂移区以及第二导电类型的第一半导体区，所述第一半导体区与第一负载端子电连接。漂移区和第一半导体区之间的pn结限定了半导体器件的电压截止强度。在漂移区的至少一个部分和第二表面之间构造有第二导电类型的第二半导体区。
附图说明
附图用于实施例的理解，包含于本公开内容中且构成本公开内容的一部分。附图仅仅阐明实施例并且与说明书一起解释实施例。其它实施例和多个有意的优点直接从下面的详细描述中得出。在附图中所示的元件和结构不一定彼此严格按照比例示出。相同的附图标记涉及相同或彼此相应的元件和结构。
图1A和1B是根据实施例的具有灵活器件头区域的SiC半导体器件的示意性横截面图。
图2A是根据图1A和1B中所示的具有条带状晶体管单元和深的沟槽栅电极以及单侧的晶体管沟道的器件头区域的一个实施例的半导体器件的区段的示意性的水平横截面。
图2B是根据图2A的半导体器件的区段沿着横截面线B-B的示意性垂直横截面。
图3是根据图1A和1B中所示的具有平面栅极结构的器件头区域的一个实施例的半导体器件的区段的示意性的垂直横截面。
图4是根据图1A和1B中所示的具有浅的沟槽栅极结构的器件头区域的一个实施例的半导体器件的区段的示意性的垂直横截面。
图5是根据图1A和1B中所示的具有深的沟槽栅极结构的器件头区域的另一实施例的半导体器件的区段的示意性的垂直横截面。
图6是根据图1A和1B中所示的器件头区域的另一实施例的SiC混合PIN肖特基（MPS）二极管的区段的示意性的垂直横截面。
图7是根据图1A和1B中所示的器件头区域的另一实施例的SiC结型场效应晶体管的区段的示意性的垂直横截面。
图8A到8D示出在关断过程期间用于载流子注入的半导体区的实施例的示意性横截面图。
具体实施方式
在以下详细描述中参考附图，所述附图构成本公开内容的一部分，并且在所述附图中为了阐明目的而示出SiC半导体器件的特定实施例。不言而喻，存在其它实施例。同样不言而喻，在不违背权利要求的限定的情况下，可以对实施例进行结构和/或逻辑上的改变。在这方面，实施例的描述是非限制性的。特别地，除非上下文另有说明，否则下文中描述的实施例的特征可以与所描述的实施例中其它实施例的特征组合。
术语“有”，“包含”，“包括”，“具有”和类似术语是开放式术语，并且表明所确定的结构，元件或特征的存在，但不排除存在附加的元件或特征。除非上下文另有明确说明，否则不定冠词和定冠词均应包括复数和单数。
术语“电连接”描述了电连接元件之间的低电阻连接，例如相关元件之间的直接接触或经由金属和/或重掺杂半导体的连接。术语“电耦合”包括适合于电流通过的一个或多个元件可以存在于“电耦合”元件之间，例如以下元件，所述元件是可控的，使得所述元件可以暂时在第一状态下建立低电阻连接并且在第二状态下产生高电阻去耦。
除了掺杂类型“n”或“p”之外，附图还通过“ - ”或“+”符号阐明相对掺杂浓度。例如，“n-”表示掺杂浓度低于“n”掺杂区的掺杂浓度，而在“n+”掺杂区域中，掺杂浓度高于“n”掺杂区中的掺杂浓度。具有相同相对掺杂浓度的掺杂区域不一定具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区可以具有相同的掺杂浓度或不同的绝对掺杂浓度。除非在上下文中另有说明，否则术语“掺杂物浓度”表示净掺杂物浓度。
如果为物理参量限定了具有一个极限值或两个极限值的说明的值范围，则介词“从”和“到”或“小于”和“大于”一并包括相应的极限值。因此，“从......到”类型的说明被理解为“从至少......到最多”。相应地，“小于......”（“大于......”）类型的说明被理解为“至多......”（“至少......”）。
一个实施例涉及具有SiC半导体本体的半导体器件。半导体器件在SiC半导体本体的第一表面上具有第一负载端子，并且在SiC半导体本体的与第一表面相对的第二表面上具有第二负载端子。半导体器件还具有SiC半导体本体中的第一导电类型的漂移区以及第二导电类型的第一半导体区，所述第一半导体区与第一负载端子电连接。漂移区和第一半导体区之间的pn结限定了半导体器件的截止强度。在漂移区的至少一部分和第二表面之间构造有第二导电类型的第二半导体区。
例如，SiC半导体本体可以由单晶碳化硅（SiC）、例如2H-SiC（2H-多型SiC），6H-SiC或15R-SiC构造。根据一个实施例，SiC半导体本体的材料是4H-SiC。组件由材料“构成”或由材料“构造”可在此处和下面表示所述组件在制造公差范围内并且除了掺杂之外由该材料组成。
第一表面可以形成SiC半导体本体的正面并且是平面的或肋状的。肋状的第一表面可以由SiC半导体本体的主晶格平面向生长方向的倾斜所造成。第一表面的平坦区段上的法线或肋状第一表面的中间平面上的法线限定垂直方向。垂直方向可以沿着生长方向延伸。在肋状的第一表面的情况下，所述第一表面可以包括共面的表面区段，所述共面的表面区段分别与垂直方向倾斜、即斜着延伸。垂直于垂直方向的方向，或者换句话说，平行于第一表面的平面区段或平行于肋状的第一表面的中间平面的方向是横向（水平）方向。
半导体器件例如是单极半导体器件，例如场效应晶体管（FET）、如MOSFET（金属氧化物半导体FET）。如果半导体器件对应于FET，则第一负载端子可以是源极端子，并且第二负载端子可以是漏极端子。第一半导体区例如形成体区或屏蔽区。半导体器件例如也可以构造为肖特基二极管或混合PIN肖特基（MPS）二极管形式的单极半导体器件。如果半导体器件对应于MPS二极管，则第一负载端子可以是阳极端子，并且第二负载端子可以是阴极端子。第一半导体区例如形成阳极区。例如，半导体器件同样也可以构造为结型场效应晶体管（JFET）形式的单极半导体器件。如果半导体器件对应于JFET，则第一负载端子可以是源极端子，并且第二负载端子可以是漏极端子。例如，第一半导体区形成与漂移区相反的导电类型的用于构造阻挡层的半导体区，例如在具有横向沟道的垂直JFET的情况下，掩埋的半导体区。
根据另一实施例，半导体器件被设计为双极半导体器件，例如绝缘栅双极半导体器件（IGBT）。如果半导体器件对应于IGBT，则第一负载端子例如可以是发射极端子，并且第二负载端子例如可以是集电极端子。第一半导体区例如形成体区或屏蔽区。
半导体器件例如也可以构造为二极管、诸如线路半导体二极管和/或PN二极管形式的双极半导体器件。如果半导体器件对应于二极管，则第一负载端子例如可以是阳极端子，并且第二负载端子可以是阴极端子。第一半导体区例如形成阳极区。
例如，半导体器件同样也可以构造为双极晶体管（BJT，双极结型晶体管）。如果半导体器件对应于BJT，则第一负载端子例如可以是基极端子，并且第二负载端子可以是集电极端子。第一半导体区例如形成基极区。
漂移区中的第二半导体区能够实现在关断或换向过程期间提供自由载流子，其能够实现软关断，即在关断过程期间空间电荷区的平缓流空（所谓的平缓性）。因此，可以避免在关断过程期间出现不希望的过电压峰值。在SiC MPS二极管或SiC肖特基二极管的情况下，第二半导体区也可以有助于抑制换向中的振荡。这种振荡例如可以是应用中的EMV（电磁兼容）问题的原因。即使在快速开关的SiC-MOSFET的情况下，在开关时也可以抵消强振荡，以便因此避免寄生重新连接和增加的损耗。
在所描述的基于SiC的半导体器件的情况下，在此可以有利地受益于以下事实：第二半导体区的例如借助离子注入引入的掺杂物（例如铝、镓或硼）非常少地扩散。这使得一方面确保了对第二半导体区的非常好限定的pn结，并且因此确保了这些pn结的非常好地可再现的击穿表现，并且另一方面非常小地保持这些区域的垂直范围。因此得出第二区的小的体积消耗。这又对这些器件的导通状态下的电压降产生非常有利的影响，因为由此提高了电流引导区、例如漂移区的比例。因此，特别是与诸如二极管或IGBT的双极器件相比，这是重要的，因为在传统的单极SiC功率半导体中不存在具有自由载流子的溢流。例如，如果这种基于硅的器件例如借助外延方法来制造，则遭受这些区域的并非微不足道的且因此也干扰性的垂直范围。
根据一个实施例，第二半导体区的掺杂物包括深的杂质，所述杂质的距最接近的带边缘的能隙大于160meV，或甚至大于或等于200meV，例如为210meV。在p型的第二半导体区的情况下，掺杂物种类（铝（Al）、镓（Ga）和硼（B））之一或组合可以用于掺杂。能量低的掺杂物能级可带来以下优点：第二半导体区的有利效果在较高温度下更强地突显。由于p型掺杂物能级距价带边缘的大能隙，可能的是，掺杂物原子仅部分离子化并且只释放其载流子的一小部分。随着温度升高，离子化程度可以变大并且释放更多的载流子。由此，可以利用温度提高期望的效果。附加地，可以得出正面效果：低能级引起增加的载流子复合，并因此p型掺杂区有助于减小堆垛层错在SiC器件中的扩展，并且因此也有助于避免或至少减少所谓的双极退化。因为尤其在硼原子的情况下可能的是，一方面引入的硼原子的绝大部分仅仅相对慢地扩散，而另一方面，其余的小部分可以明显更快地扩散，所以能够有利的是，将引入的硼原子的总浓度安排成，使得快速部分的浓度位于漂移区和可选的缓冲掺杂的下方。
根据一个实施例，第二半导体区具有在500nm至300μm的范围内或在1μm和100μm之间的范围内，或在2μm和50μm之间的范围内或在5μm和30μm之间的范围内的最大横向范围。由此例如可以小地保持半导体器件导通状态下的电压降，并且因此抵消半导体器件导通状态下第二半导体区的不希望的影响。第二半导体区的几何形状可以是多种多样的，例如采取条带或岛的形状。同样，第二半导体区可以是具有孔或其它凹陷的连续区域。
根据一个实施例，第二半导体区具有在20nm至1μm或50nm至500nm的范围内的垂直范围v。第二半导体区的小的垂直范围例如提供在半导体器件导通状态下小的电压降的技术优点。考虑到在器件制造期间由于热预算而SiC中掺杂物的仅仅小的扩散，例如可以通过离子注入实现这种小的垂直尺寸。
第二半导体区的横向尺寸和垂直尺寸例如可以在半导体器件导通状态下的电压降方面以及在关断/换向半导体器件时的效果方面彼此协调。
根据一个实施例，多个第二半导体区或具有开口的连续的第二半导体区布置在漂移区或缓冲区中，其中多个第二半导体区或连续的第二半导体区相对于半导体器件的有效面积的面积比例处于10％至50％或者15％至30％的范围内。在此，有效面积表示以下面积，SiC半导体衬底的正面上的负载电流可以流入到该面积中，即在MOSFET的情况下，SiC半导体衬底的正面上配备有源极接触部的面积。因此，例如具有边缘终端结构、如JTE（结终端扩展）结构或VLD（可变横向掺杂）结构的边缘区域的面积不属于有效面积。例如，面积比例的设定可以作为优化的导通状态和关断时的优化的平缓性之间的折衷来设定。
根据一个实施例，相邻的第二半导体区的最小横向距离与第二半导体区的最小或最大横向范围的比率处于0.1至20的范围内或处于1和5之间的范围内。例如，相邻的第二半导体区的最小横向距离为至少1μm或至少3μm或至少5μm。例如，相邻的另外的半导体区之间的最小距离是1μm。因此，与漂移区的总体积相比，第二半导体区填充的体积较小。
根据一个实施例，半导体器件的截止强度处于至少400V至最高15kV的范围内，例如最高10kV和特别是最高6.5kV。例如，通过适当选择漂移区的掺杂和垂直范围，可以影响并因此调节截止强度。
根据一个实施例，所述半导体器件是功率半导体器件，该功率半导体器件具有在第一负载端子和第二负载端子之间的至少1A的规定载流能力。
根据一个实施例，掺杂物包括铝，硼，镓，铬，铱中的一种或多种元素。
根据另一实施例，第二半导体区以距第二表面的垂直距离掩埋并且电悬浮地布置在SiC半导体本体中。例如，第二半导体区可以布置在重掺杂的半导体衬底和轻或适中掺杂的漂移区部分之间的结的区域中。同样地，第二半导体区可以嵌入场终止区或缓冲区中。
根据一个实施例，半导体器件还具有第一导电类型的第三半导体区，其形成在第二半导体区和第二表面之间并且与第二半导体区相邻。第二半导体区中的净掺杂大于在SiC半导体本体中在相同深度处与第三半导体区相邻的第一导电类型的第四半导体区中的净掺杂。例如，第三半导体区能够实现有针对性地调节背面的、即指向第二表面的在第二半导体区和第三半导体区之间的pn结的击穿电压，以便在关断过程期间确定的电流密度的情况下通过附加的空穴注入而有助于器件的关断过程期间的足够的平缓性并且因此有助于器件的尽可能小的过电压。
根据一个实施例，第三半导体区的最大横向范围与第二半导体区的最大横向范围一致。根据一种替代的实施方式，第三半导体区的最大横向范围小于第二半导体区的最大横向范围。一般，第三半导体区可以具有20nm至1.5μm或50nm至1μm范围内的垂直范围。
根据一个实施例，半导体器件具有在第三半导体区中的用于降低载流子移动性的散射中心。由此有利地可以提高第二半导体区下方的横向电压降。散射中心例如可以包括晶格缺陷，电惰性掺杂物或用于部分补偿第三半导体区中的掺杂的掺杂物，或其组合。
根据另一能适合于在较低的运行温度下提高横向电压降的实施例，可以为第三半导体区选择与最近的带边缘具有尽可能大的距离的掺杂物。例如，掺杂物与最近的带边缘的能隙至少为160meV或者大于或等于200meV。在n型的第三半导体区的情况下，在SiC中例如可以为此选择铬（Cr），铱（Ir），硒（Se），硫（S）或它们的组合。
根据另一实施例，半导体器件还具有第一导电类型的第五半导体区，其构造在第三半导体区和第二表面之间并且与第三半导体区相邻。第五半导体区中的净掺杂小于第三半导体区中的净掺杂。例如，第五半导体区可以是缓冲区、如场终止区。缓冲区的掺杂物浓度例如可以处于5×1016cm-3到5×1018cm-3的范围内或处于2×1017cm-3到2×1018cm-3的范围内。
第六半导体区、例如另一缓冲区也可以在第二半导体区和漂移区之间延伸，并且具有在300nm和5μm之间或在1μm和4μm之间的垂直范围。第六半导体区的掺杂物浓度例如可以处于5×1016cm-3到5×1018cm-3的范围内或处于2×1017cm-3到2×1018cm-3的范围内。
根据另一实施例，第二半导体区与第二表面相邻，例如与第二表面上的接触部、如金属化部相邻。
不同于其中第二半导体区与第二表面垂直间隔开的实施例中那样，在关断过程中，从第二区域到漂移区中的载流子注入、例如空穴注入不是基于雪崩机制，而是基于第二半导体区的增益效应。通过p区与第二表面的金属化部相邻，当沿着第二半导体区的横向电压降在该第二半导体区的关断过程期间在面向漂移区的相邻的n区中的相应的电流流动的情况下增加时，空穴可以注入到第一半导体区中。
根据一个实施例，漂移区是n型的。换句话说，在该实施例中，第一导电类型是n型。通常可能的是，漂移区的掺杂物包括以下杂质，所述杂质与导带边缘的能隙小于140meV。在n型作为第一导电类型的情况下，漂移区的深的掺杂物例如可以是氮（N）和/或磷（P）。
在图1A的示意性横截面图中示出了单极半导体器件100的一个实施例。半导体器件100具有SiC半导体本体102以及在半导体本体102的第一表面104上的第一负载端子L1。同样地，半导体器件100具有在半导体本体102的与第一表面102相对的第二表面106上的第二负载端子L2。
邻接于第一表面104形成器件头区域108，其根据单极半导体器件的类型而包括不同的结构元件，所述结构元件用于相应器件类型、MOSFET、MPS二极管或JFET的功能性。这些结构元件还包括p型掺杂的第一半导体区110，其在图1A的示意图中简化地与器件头区域108相关联。
半导体器件还具有在SiC半导体本体102中的n-掺杂的漂移区112。在n-掺杂的漂移区112和第二表面106之间，布置有n+掺杂的半导体衬底113。
器件头区域108中的p型掺杂的第一半导体区110与第一负载端子L1电连接，其中n-掺杂的漂移区112和p型掺杂的第一半导体区110之间的pn结限定半导体器件100的电压截止能力。
在n-掺杂的漂移区112的至少一部分和第二表面106之间形成多个p型掺杂的第二半导体区114。在图1A的实施例中，在n-掺杂的漂移区112和n+掺杂的半导体衬底113之间的结处构造第二半导体区114。
上述实施例中的鉴于第二半导体区114的效果以及设计方案所做的实施、例如最大横向范围lmax、垂直范围v、第二区域114的面积比例、到第二表面106的垂直距离d可以移植到图1A以及以下附图示出的实施例上。
第一负载端子L1简化为第一接触部示出。在此，其例如可以是导电结构，该导电结构可以包括相互电连接的导电组件、诸如接触插塞、金属化迹线以及连接焊盘。导电组件又由导电材料、诸如金属、金属硅化物、金属合金、重掺杂半导体或其组合构成。这些导电组件例如是半导体器件100的构造在第一表面104上的金属化区域和布线区域的部分。第二负载端子L2简化为第二接触部示出。上面结合第一负载端子L1做出的说明变通地适用于第二负载端子L2。
在图1B的示意性横截面图中示出了单极半导体器件100的另一实施例，该单极半导体器件100与图1A的单极半导体器件100的区别在于第二区域114与第二表面106直接相邻。
上述实施例中的鉴于第二半导体区114的效果以及设计方案所做的实施、例如最大横向范围lmax、垂直范围v、第二区域114的面积比例可以移植到图1B以及以下附图示出的实施例上。
在图2A至图7中示出了图1A和1B的实施例的器件头区域108的示例性设计方案。
图2A和2B示出了具有SiC半导体本体102的半导体器件500，该SiC半导体本体具有条带状晶体管单元TC和深沟槽栅极结构150。
在正面上，SiC半导体本体102具有第一表面104，第一表面104可以包括可以形成肋状的第一表面的共面表面区段。第一表面104可以与主晶格平面重合，或者与晶格平面、例如与（0001）晶格平面倾斜地成一个角度偏差α地延伸，其中角度偏差最多可以为12°，例如约为4°。
在所示实施方式中，<0001>晶向与法线N倾斜了角度偏差α。<11-20>晶向与水平面倾斜了相同的角度偏差α。<1-100>晶向与横截面平面正交。
在SiC半导体本体102中构造有弱n型掺杂的漂移区112。
SiC半导体本体102的正面上的晶体管单元TC沿着从第一表面104延伸到SiC半导体本体102中的栅极结构150构造，其中SiC半导体本体102的台面区段190与相邻的栅极结构150彼此分离。
栅极结构150沿第一水平方向x1的纵向范围大于栅极结构150沿正交于第一水平方向并垂直于纵向范围的第二水平方向x2的宽度。栅极结构150可以是从具有晶体管单元TC的单元阵列区域的一侧延伸到相对侧的细长沟槽。栅极结构150的长度可以高达几百微米，或高达几毫米或甚至高达几厘米。
根据其它实施例，栅极结构150可以沿着分别从单元阵列区域的一侧延伸到相对侧的平行线构造，并且其中沿着相同的线分别构造有多个彼此分离的栅极结构150。栅极结构150也可以形成网格，该网格具有在网格的网眼中的台面区段190。
栅极结构150可以彼此均匀间隔开，可以具有相同的宽度，和/或可以形成规则图案。栅极结构150的中心距可以在至少1μm到最多10μm、例如至少2μm到最多5μm的范围内。栅极结构150的垂直范围可以是至少300nm到最多5μm，例如在至少500nm到最多2μm的范围内。
栅极结构150的侧壁可以与第一表面108垂直定向，或者可以相对于垂直方向略微倾斜，其中彼此相对的侧壁可以彼此平行或倾斜地延伸。根据一个实施方式，栅极结构150的宽度随着到第一表面104的距离的增加而减小。例如，一个侧壁与法线N偏离角度偏差α，而另一个侧壁与法线N偏离角度偏差-α。
台面区段190具有两个相对的台面侧壁191,192，它们直接与两个相邻的栅极结构150相邻。至少第一台面侧壁191位于具有高载流子移动性的晶格平面中，例如在4H-SiC的情况下位于（11-20）晶格平面中，即所谓的A平面。与第一台面侧壁191相对的第二台面侧壁192可以相对于相关的晶格平面倾斜角度偏差α的两倍，例如大约8°。
栅极结构150包括导电栅电极155，其可具有重掺杂的多晶硅层，单件式或多件式金属结构或两者。硅层可以与栅极金属化部电连接，该栅极金属化部形成栅极端子或者与这样的栅极端子电连接或耦合。
沿着栅极结构150的至少一侧，栅极电介质159将栅电极155与SiC半导体本体102分开。栅极电介质159可以是半导体电介质，例如热生长或沉积的半导体氧化物、例如氧化硅，半导体氮化物、例如沉积或热生长的氮化硅，半导体氮氧化物、例如氧氮化硅，其它沉积的介电材料，或前述材料的任意组合。例如可以选择栅极电介质159的层厚度，使得晶体管单元TC的阈值电压在1V至8V的范围内。
栅极结构150可以仅仅具有栅电极155和栅极电介质159，或者可以以除了栅电极155和栅极电介质159之外还具有其它导电和介电结构，例如场板和分离电介质。
在台面区段190中，朝着SiC半导体本体102的正面构造有源极区111，所述源极区111可以直接邻接于第一表面104和相应的台面区段190的第一台面侧壁191。在此，每个台面区段190可以具有源极区111，该源极区111具有在SiC半导体本体102中相互连接的区段或具有至少两个在SiC半导体本体102中彼此分离的区段，所述区段通过邻接于台面区段190的接触部或沟槽接触部而彼此低电阻地电连接。
台面区段190还包括掺杂区120以及与漂移区112的第一pn结pn1和与源极区111的第二pn结pn2，其中该掺杂区120将源极区111与漂移区112分开。掺杂区120与第一负载电极310形成欧姆接触。
在示出的实施例中，掺杂区120包括较弱掺杂的体区121和较重掺杂的屏蔽区122。在此，较重掺杂的屏蔽区122可以对应于图1A和1B的实施例的器件头区域108的第一半导体区110。
体区121直接邻接于第一台面侧壁191。在晶体管单元TC的导通状态下，沿着栅极结构150在体区121中构造有将源极区111与漂移区112连接的反型沟道。体区121的垂直范围对应于晶体管单元TC的沟道长度，并且例如可以为200nm至1500nm。
保证了在截止状态下针对高场强情况对栅极结构150底部（所谓的沟槽底部）的保护的屏蔽区122构造在体区121和第二台面侧壁192之间并且可以直接邻接于体区121。屏蔽区122的垂直延伸可以大于体区121的垂直范围，例如大于栅极结构150的垂直范围。屏蔽区122的一部分可以直接构造在栅极结构150的底部和第二表面112之间，并且相对于第二负载电极320的电位屏蔽栅极结构150。屏蔽区122中沿着第二台面侧壁192的最大掺杂物浓度p12高于体区121中沿着第一台面侧壁191的最大掺杂物浓度p11，例如至少两倍高或甚至五倍高。
第一负载电极310可以形成源极端子S，或与源极端子S电连接或耦合。
根据一个实施例，晶体管单元TC是具有p型掺杂的体区121、n型掺杂的源极区111和n型掺杂的漂移区112的n沟道FET单元。根据另一实施方式，晶体管单元TC是具有n型掺杂的体区121、p型掺杂的源极区111和p型掺杂的漂移区131的p沟道FET单元。
在半导体器件500的导通状态下流经SiC半导体本体102的负载电流在沿着栅极电介质159感生的反型沟道中通过体区121。屏蔽区122中的相较于体区121中的掺杂物浓度更高的掺杂物浓度在绝对极限数据内运行时抑制沿着第二台面侧壁192形成反型沟道，并且特别是在截止状态下针对高场强的情况提供对栅极结构150底部的保护。因为该区域特别是用于在截止状态下对栅极结构150底部的保护，所以该区域利用具有低能级的掺杂物的掺杂是特别有利的。因为该区域应仅引起相对少地注入自由载流子，所以这在导通状态下通过这些掺杂物的相对低的激活而以极好的方式得以保证，但在对栅极结构底部的保护效果方面不必承受损失，因为具有低能级的这些原子一旦它们处于空间电荷区之内就又几乎完全被激活。
图3示出具有在SiC半导体基体102的正面上的平面栅极结构150的半导体器件500，其中在单元阵列区域内，单独的栅极结构150分配给两个关于栅极结构150对称构造的晶体管单元TC。
栅极结构150包括导电栅电极155和栅极电介质159，该栅极电介质直接构造在第一表面104上并且将栅电极155与SiC半导体本体102分离。从第一表面104延伸到SiC半导体本体102中的掺杂区120分别被分配给两个相邻的栅电极155的两个相邻的晶体管单元TC。两个晶体管单元TC的源极区111从第一表面104延伸到掺杂区120中。掺杂区120具有接触区域129，其中掺杂物浓度高于掺杂区120的在接触区域129之外的主区域中的掺杂物浓度，该接触区域可以在源极区111之间邻接于第一表面104。掺杂区120的主区域形成晶体管单元TC的体区121。
在SiC半导体本体102中构造有漂移区112，其中漂移区112在相邻的体区121之间并且在栅电极155下面可以达到第一表面108。
在导通状态下，晶体管单元TC 在体区121的沟道区域中沿着栅极电介质159形成横向反型沟道，所述反型沟道将源极区111与漂移区112的邻接于第一表面108的区段连接。例如，体区121可以对应于图1A和1B的实施例的器件头区域108的第一半导体区110。
层间电介质210将栅电极155与SiC半导体本体102的正面上的第一负载电极310分离。层间电介质210的开口中的接触部将第一负载电极310与接触区域129和源极区111连接。
在图4中构造有具有大致V形垂直横截面的浅沟槽形式的栅极结构150。栅电极155可以沿着沟槽的侧壁和底部以大致均匀的层厚度延伸。SiC半导体本体102的在相邻栅极结构150之间的台面区段190包括沿第一表面108构造的源极区111以及在源极区111和漂移区112之间的掺杂区120，其中掺杂区120可以分别具有较弱掺杂的体区121和较重掺杂的接触区域129。例如，体区121可以对应于图1A和1B的实施例的器件头区域108的第一半导体区110。
图5的半导体器件500具有从第一表面104延伸到SiC半导体本体102中的栅极结构150，其中栅极结构150的侧壁垂直于第一表面108延伸。在SiC半导体本体102的在相邻栅极结构150之间的台面区段190中构造有掺杂区120，所述掺杂区与漂移区112形成第一pn结pn1并且与沿第一表面108构造的源极区111形成第二pn结pn2。
层间电介质210将栅极结构150 的栅电极155与第一负载电极310分离。在相邻栅极结构150之间，沟槽接触部316从第一负载电极310延伸到台面区段190中，侧向接触SiC半导体本体102并且将源极区111与第一负载电极310连接。SiC半导体本体102中的沟槽接触部316的区段的垂直范围可大致对应于栅极结构150的垂直范围。
掺杂区120的一部分可分别构造在沟槽接触部316下方并将其与漂移区112分离。掺杂区120的较重掺杂的接触区域129可以直接连接到沟槽接触部316。体区121可以对应于图 1A和1B的实施例的器件头区域108的第一半导体区110。
在图6中所示的半导体器件500是MPS二极管，其包括从第一表面104延伸到阴极结构220中、例如延伸到漂移区112中的分离的阳极区211。阳极区211可为条带形的，具有水平尺寸，该水平尺寸显著超过正交于第一水平尺寸的第二水平尺寸，可以是点状的，其中两个水平尺寸位于相同的数量级内，或者可以形成网格，例如六边形网格。在相邻的阳极区211之间，阴极结构220的沟道区域225直接邻接于金属阳极电极310并且与金属阳极电极310形成肖特基接触。金属阳极电极310例如可以包括直接邻接于阳极区211的肖特基接触区域以及与阳极区211形成欧姆接触的主区域312。阳极区211可以对应于图1A和1B的实施例的器件头区域108的第一半导体区110。
在图7中所示的半导体器件500是SiC JFET。 SiC JFET示例性作为具有横向沟道的垂直JFET来示出。 SiC JFET具有p+掺杂的掩埋半导体区502，其将沟道区域504与漂移区112分开。借助于该掩埋半导体区502和栅电极G以及与其电连接的p+掺杂的控制区505，调制沟道宽度。沟道连接通过n+掺杂的源极区506实现，该源极区506与p+掺杂的掩埋半导体区502一起与源电极S电连接。 p+掺杂的掩埋半导体区502可以对应于图1A和1B的实施例的器件头区域108的第一半导体区110。
在图2A至图7中所示的器件类型是在图1A和1B的实施例中所示的器件头区域108的示例。当然，图2A至7中所示的器件类型也可以以结构变型应用在图1A和1B的实施例的器件头区域108中。
根据在图8A的示意性横截面图中所示的实施例，半导体器件100还具有第一导电类型的第三半导体区115，该第三半导体区构造在第二半导体区114和第二表面106之间并且与第二半导体区114相邻。第二半导体区114中的净掺杂大于在SiC半导体本体102中在相同深度处与第三半导体区115相邻的第一导电类型的第四半导体区116中的净掺杂。第四半导体区116例如对应于漂移区112或缓冲区的一部分。第三半导体区115能够实现有针对性地调节背面的、即指向第二表面106的在第二半导体区114和第三半导体区115之间的pn结117的击穿电压，以便因此在关断过程期间确定的电流密度的情况下通过附加的空穴注入而有助于器件的关断过程期间的足够的平缓性并且因此有助于器件的尽可能小的过电压。
根据图8A中所示的实施例，第三半导体区115的最大横向范围小于第二半导体区114的最大横向范围。根据图8B中所示的实施例，第三半导体区115的最大横向范围与第二半导体区114的最大横向范围一致。例如，第三半导体区115可以具有在100nm到1μm范围内的垂直范围。
根据图8C中所示的实施例，半导体器件100还具有在第三半导体区115中的用于降低载流子移动性的散射中心（用“x”简化表示）。由此有利地可以提高第二半导体区114下方的横向电压降。散射中心例如可以包括晶格缺陷，电惰性掺杂物或用于部分补偿第三半导体区中的掺杂的掺杂物，或其组合。
根据另一在图8D中所示的适合于在较低的运行温度下提高横向电压降的实施例，可以为第三半导体区选择与最近的带边缘具有尽可能大的距离的掺杂物（用“○”简化表示）。在n型的第三半导体区115的情况下，在SiC中例如可以为此选择铬（Cr），铱（Ir），硒（Se），硫（S）或它们的组合。
根据图8A至8D中所示实施例，半导体器件100还具有第一导电类型的第五半导体区118，其构造在第三半导体区115和第二表面106之间并且与第三半导体区115相邻。第五半导体区118中的净掺杂小于第三半导体区115中的净掺杂。例如，第五半导体区118可以是缓冲区、如场终止区。缓冲区的掺杂物浓度例如可以处于5×1017cm-3到5×1018cm-3的范围内。第一导电类型的第六半导体区130可以构造在漂移区112和第二半导体区114之间并且例如设计成如第五半导体区那样的缓冲区。从图8A至8D的实施例直接得出其它实施例，例如通过省去第五半导体区118或第六半导体区130。
在关断过程期间的载流子注入例如通过在pn结117处产生雪崩来实现。
尽管本文已阐述和描述了特定实施方式，但本领域技术人员将认识到，所示出和描述的特定实施方式可以通过多个替代的和/或等效的设计方案来代替，而不脱离本发明的保护范围。本申请应该涵盖本文所讨论的特定实施方式的任何调整或变型。因此，本发明仅受权利要求及其等同物的限制。

Claims (23)

1.一种半导体器件（100,500），其具有：
SiC半导体本体（102）;
在所述SiC半导体本体（102）的第一表面（104）上的第一负载端子（L1）;
在所述SiC半导体本体（102）的与第一表面（102）相对的第二表面（106）上的第二负载端子（L2）;
在所述SiC半导体本体（102）中的第一导电类型的漂移区（112）;
第二导电类型的第一半导体区（110），所述第一半导体区与所述第一负载端子（L1）电连接，其中在所述漂移区（112）和所述第一半导体区（110）之间的pn结限定所述半导体器件（100，500）的电压截止强度;和
在所述漂移区（112）的至少一部分和所述第二表面（106）之间的第二导电类型的第二半导体区（114），其中所述第二半导体区（114）的掺杂物包括深的杂质，所述杂质的距最接近的带边缘的能隙大于160meV。
2.根据权利要求1所述的半导体器件（100,500），其中所述第二半导体区（114）具有在500nm至300μm范围内的最大横向范围（lmax）。
3.根据前述权利要求中任一项所述的半导体器件（100，500），其中所述第二半导体区（114）具有在20nm至1μm的范围内的垂直范围（v）。
4.根据权利要求1所述的半导体器件（100,500），其中所述半导体器件是单极半导体器件。
5.根据权利要求4所述的半导体器件（100,500），其中所述半导体器件是混合PIN肖特基（MPS）二极管，肖特基二极管，场效应晶体管FET，双极二极管或结型FET。
6.根据前述权利要求中任一项所述的半导体器件（100,500），其中截止强度处于400V至15kV的范围内。
7.根据前述权利要求中任一项所述的半导体器件（100,500），其中所述半导体器件是功率半导体器件，所述功率半导体器件具有在第一负载端子和第二负载端子之间的至少1A的规定载流能力。
8.根据前述权利要求中任一项所述的半导体器件（100,500），其中所述掺杂物是铝，硼，镓，铬，铱中的一种或多种元素。
9.根据前述权利要求中任一项所述的半导体器件（100,500），其具有多个第二半导体区（114），其中所述多个第二半导体区（114）相对于所述半导体器件的有效面积的面积比例处于10％至50％的范围内。
10.根据前述权利要求中任一项所述的半导体器件（100,500），其中所述第二半导体区（114）以距所述第二表面（106）的垂直距离（d）掩埋并且电悬浮地布置在所述SiC半导体本体（102）中。
11.根据前述权利要求中任一项所述的半导体器件（100,500），其还具有第一导电类型的第三半导体区（115），所述第三半导体区构造在所述第二半导体区（114）与所述第二表面（106）之间并且与所述第二半导体区（114）相邻，其中在所述第二半导体区（114）中的净掺杂大于在所述SiC半导体本体（102）中在相同深度处与所述第三半导体区（115）相邻的第一导电类型的第四半导体区（116）中的净掺杂。
12.根据权利要求11所述的半导体器件（100,500），其中所述第三半导体区的最大横向范围与所述第二半导体区（114）的最大横向范围（lmax）一致。
13.根据权利要求11所述的半导体器件（100,500），其中所述第三半导体区（115）的最大横向范围小于所述第二半导体区（114）的最大横向范围（lmax）。
14.根据权利要求11至13中任一项所述的半导体器件（100,500），其中所述第三半导体区（115）具有在20nm至1.5μm范围内的垂直范围。
15.根据权利要求11至14中任一项所述的半导体器件（100,500），其还具有在所述第三半导体区（115）中的用于降低载流子移动性的散射中心。
16.根据权利要求15所述的半导体器件（100,500），其中所述散射中心包括包括晶格缺陷，或电惰性掺杂物或用于部分补偿所述第三半导体区（115）中的掺杂的掺杂物。
17.根据权利要求15或16所述的半导体器件（100,500），其中所述第三半导体区（115）的掺杂物包括深的杂质，所述杂质的距最近的带边缘的能隙大于160meV。
18.根据前述权利要求中任一项所述的半导体器件（100,500），其还具有第一导电类型的第五半导体区（118），所述第五半导体区构造在所述第三半导体区（115）与所述第二表面（106）之间并且与所述第三半导体区（115）相邻，其中所述第五半导体区（118）中的净掺杂小于所述第三半导体区（115）中的净掺杂。
19.根据前述权利要求中任一项所述的半导体器件（100,500），其还具有第一导电类型的第六半导体区（130），所述第六半导体区构造在所述漂移区（112）和所述第二半导体区（114）之间。
20.根据权利要求1至10中任一项所述的半导体器件（100,500），其中所述第二半导体区（114）与所述第二表面（106）相邻。
21.根据前述权利要求中任一项所述的半导体器件（100,500），其中所述第一导电类型是n型。
22.根据权利要求21所述的半导体器件（100,500），其中所述漂移区（112）的掺杂物包括杂质，所述杂质的距导带边缘的能隙小于140meV。
23.根据前述权利要求中任一项所述的半导体器件（100,500），其中相邻的第二半导体区（114）的最小横向距离与所述第二半导体区（114）的最小横向范围的比率在0.1至20的范围内。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8924557D0 (en) * 1989-11-01 1989-12-20 Philips Electronic Associated A semiconductor device and method of manufacturing a semiconductor device
US6011278A (en) * 1997-10-28 2000-01-04 Philips Electronics North America Corporation Lateral silicon carbide semiconductor device having a drift region with a varying doping level
US20090267200A1 (en) * 2008-04-28 2009-10-29 Infineon Technologies Austria Ag Method for manufacturing a semiconductor substrate including laser annealing
US20140027784A1 (en) * 2012-07-25 2014-01-30 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
CN103907195A (zh) * 2011-11-24 2014-07-02 住友电气工业株式会社 半导体器件及其制造方法
US20140209973A1 (en) * 2013-01-31 2014-07-31 Infineon Technologies Ag Reverse Blocking Semiconductor Device, Semiconductor Device with Local Emitter Efficiency Modification and Method of Manufacturing a Reverse Blocking Semiconductor Device
CN106373995A (zh) * 2015-07-20 2017-02-01 英飞凌科技股份有限公司 具有减小的带隙区的半导体器件
US9704949B1 (en) * 2016-06-30 2017-07-11 General Electric Company Active area designs for charge-balanced diodes

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5061972A (en) * 1988-12-14 1991-10-29 Cree Research, Inc. Fast recovery high temperature rectifying diode formed in silicon carbide
US5218226A (en) * 1989-11-01 1993-06-08 U.S. Philips Corp. Semiconductor device having high breakdown voltage
SE9704149D0 (sv) * 1997-11-13 1997-11-13 Abb Research Ltd A semiconductor device of SiC and a transistor of SiC having an insulated gate
DE19830332C2 (de) * 1998-07-07 2003-04-17 Infineon Technologies Ag Vertikales Halbleiterbauelement mit reduziertem elektrischem Oberflächenfeld
US6380569B1 (en) * 1999-08-10 2002-04-30 Rockwell Science Center, Llc High power unipolar FET switch
JP4830213B2 (ja) * 2001-05-08 2011-12-07 株式会社デンソー 炭化珪素半導体装置及びその製造方法
DE102006025958B3 (de) * 2006-06-02 2007-10-11 Infineon Technologies Ag Sanft schaltendes Halbleiterbauelement mit hoher Robustheit und geringen Schaltverlusten
DE102007057728B4 (de) * 2007-11-30 2014-04-30 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauelements mit einer Kurzschlusstruktur
JP6206862B2 (ja) * 2012-05-31 2017-10-04 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US8901623B2 (en) * 2013-02-18 2014-12-02 Infineon Technologies Austria Ag Super junction semiconductor device with overcompensation zones
US9385181B2 (en) * 2014-01-23 2016-07-05 Infineon Technologies Ag Semiconductor diode and method of manufacturing a semiconductor diode
US10211325B2 (en) * 2014-01-28 2019-02-19 Infineon Technologies Ag Semiconductor device including undulated profile of net doping in a drift zone
US9431525B2 (en) * 2014-06-12 2016-08-30 Cree, Inc. IGBT with bidirectional conduction
US9324783B2 (en) * 2014-09-30 2016-04-26 Infineon Technologies Ag Soft switching semiconductor device and method for producing thereof
US9735237B2 (en) * 2015-06-26 2017-08-15 General Electric Company Active area designs for silicon carbide super-junction power devices
US10892319B2 (en) * 2016-08-19 2021-01-12 Rohm Co., Ltd. Semiconductor device
DE112017005693T5 (de) * 2016-11-11 2019-08-29 Sumitomo Electric Industries, Ltd. Siliziumkarbid-Halbleitervorrichtung
JP6756376B2 (ja) * 2016-11-16 2020-09-16 富士電機株式会社 半導体装置
US10157983B2 (en) * 2017-03-09 2018-12-18 Maxpower Semiconductor Inc. Vertical power MOS-gated device with high dopant concentration N-well below P-well and with floating P-islands

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8924557D0 (en) * 1989-11-01 1989-12-20 Philips Electronic Associated A semiconductor device and method of manufacturing a semiconductor device
US6011278A (en) * 1997-10-28 2000-01-04 Philips Electronics North America Corporation Lateral silicon carbide semiconductor device having a drift region with a varying doping level
US20090267200A1 (en) * 2008-04-28 2009-10-29 Infineon Technologies Austria Ag Method for manufacturing a semiconductor substrate including laser annealing
CN103907195A (zh) * 2011-11-24 2014-07-02 住友电气工业株式会社 半导体器件及其制造方法
US20140027784A1 (en) * 2012-07-25 2014-01-30 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
US20140209973A1 (en) * 2013-01-31 2014-07-31 Infineon Technologies Ag Reverse Blocking Semiconductor Device, Semiconductor Device with Local Emitter Efficiency Modification and Method of Manufacturing a Reverse Blocking Semiconductor Device
CN106373995A (zh) * 2015-07-20 2017-02-01 英飞凌科技股份有限公司 具有减小的带隙区的半导体器件
US9704949B1 (en) * 2016-06-30 2017-07-11 General Electric Company Active area designs for charge-balanced diodes

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