JP2013171854A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】ドレインリーク電流の抑制が可能で、良好に動作する、半導体装置およびその製造方法を得る。
【解決手段】SiC基板1上に形成され、Alの組成比x(0<x≦1)とするAlxGa1-xNのバックバリア層3と、バックバリア層3上に形成され、Alの組成比y(0<y<1)とするAlyGa1-yNのチャネル層4と、チャネル層4上に形成され、Alの組成比z(0<z≦1)とするAlzGa1-zNのバリア層5と、バリア層5上に形成されたソース/ドレイン電極7及びゲート電極8とを備え、組成比x及びzが、組成比yより大きくなるように構成した。
【選択図】図1
【解決手段】SiC基板1上に形成され、Alの組成比x(0<x≦1)とするAlxGa1-xNのバックバリア層3と、バックバリア層3上に形成され、Alの組成比y(0<y<1)とするAlyGa1-yNのチャネル層4と、チャネル層4上に形成され、Alの組成比z(0<z≦1)とするAlzGa1-zNのバリア層5と、バリア層5上に形成されたソース/ドレイン電極7及びゲート電極8とを備え、組成比x及びzが、組成比yより大きくなるように構成した。
【選択図】図1
Description
本発明は半導体装置及びその製造方法に関し、特に、AlGaNをチャネル層に用いたヘテロ接合電界効果型トランジスタの半導体装置及びその製造方法に関するものである。
従来のAlGaNをチャネル層に用いたヘテロ接合電界効果型トランジスタでは、基板上にバッファ層を介してAlGaNからなるチャネル層が設けられた構造となっている。具体的な構成については、例えば特許文献1に開示されている。この構造により、チャネル層にGaNを用いた構造に比べて耐圧を向上させている。
しかしながら、従来のAlGaNをチャネル層に用いたヘテロ接合電界効果型トランジスタでは、GaNをチャネル層に用いた場合に比べて、Alを増加させることに起因する不純物の混入が生じ、それによってトランジスタをオフさせた際にドレインリーク電流が発生し、所望の耐圧や相互コンダクタンスが得られなくなるという問題点があった。
本発明は、かかる問題点を解決するためになされたものであり、ドレインリーク電流の抑制が可能な半導体装置及びその製造方法を提供することを目的とする。
本発明は、基板と、前記基板上に形成され、Alの組成比x(0<x≦1)とするAlxGa1-xNのバックバリア層と、前記バックバリア層上に形成され、Alの組成比y(0<y<1)とするAlyGa1-yNのチャネル層と、前記チャネル層上に形成され、Alの組成比z(0<z≦1)とするAlzGa1-zNのバリア層と、前記バリア層上に形成されたソース/ドレイン電極及びゲート電極とを備え、前記組成比x及びzは、前記組成比yより大きいことを特徴とする半導体装置である。
本発明は、基板と、前記基板上に形成され、Alの組成比x(0<x≦1)とするAlxGa1-xNのバックバリア層と、前記バックバリア層上に形成され、Alの組成比y(0<y<1)とするAlyGa1-yNのチャネル層と、前記チャネル層上に形成され、Alの組成比z(0<z≦1)とするAlzGa1-zNのバリア層と、前記バリア層上に形成されたソース/ドレイン電極及びゲート電極とを備え、前記組成比x及びzは、前記組成比yより大きいことを特徴とする半導体装置であるので、ドレインリーク電流の抑制が可能な半導体装置およびその製造方法を得ることができる。
実施の形態1.
図1は、本実施の形態1に係る半導体装置の構造を示す断面図である。図1においては、半導体装置として、ヘテロ接合電界効果型トランジスタを例に挙げて記載している。図1に示すように、本実施の形態1に係るヘテロ接合電界効果型トランジスタでは、最下層に半絶縁性のSiC基板1を設け、その上にバッファ層2を介してAl0.15Ga0.85N(Al組成比:0.15)からなる厚さ1.8μmのバックバリア層3を設けている。さらに、図1に示すヘテロ接合電界効果型トランジスタでは、バックバリア層3とヘテロ接合するAl0.10Ga0.90N(Al組成比:0.10)からなる厚さ200nmのチャネル層4と、チャネル層4とヘテロ接合するAl0.40Ga0.60N(Al組成比:0.40)からなる厚さ25nmのバリア層5を、バックバリア層3上に順に積層している。また、図1に示すヘテロ接合電界効果型トランジスタは、チャネル層4の両側のバリア層5側の一部の領域とバリア層5の両側の領域とに素子分離領域6を設けている。さらに、バリア層5上に、Ti/Alからなるソース/ドレイン電極7と、Ni/Auからなるゲート電極8とを設けている。
図1は、本実施の形態1に係る半導体装置の構造を示す断面図である。図1においては、半導体装置として、ヘテロ接合電界効果型トランジスタを例に挙げて記載している。図1に示すように、本実施の形態1に係るヘテロ接合電界効果型トランジスタでは、最下層に半絶縁性のSiC基板1を設け、その上にバッファ層2を介してAl0.15Ga0.85N(Al組成比:0.15)からなる厚さ1.8μmのバックバリア層3を設けている。さらに、図1に示すヘテロ接合電界効果型トランジスタでは、バックバリア層3とヘテロ接合するAl0.10Ga0.90N(Al組成比:0.10)からなる厚さ200nmのチャネル層4と、チャネル層4とヘテロ接合するAl0.40Ga0.60N(Al組成比:0.40)からなる厚さ25nmのバリア層5を、バックバリア層3上に順に積層している。また、図1に示すヘテロ接合電界効果型トランジスタは、チャネル層4の両側のバリア層5側の一部の領域とバリア層5の両側の領域とに素子分離領域6を設けている。さらに、バリア層5上に、Ti/Alからなるソース/ドレイン電極7と、Ni/Auからなるゲート電極8とを設けている。
このように、本実施の形態においては、図1に示すように、Al0.10Ga0.90Nからなるチャネル層4の下側に、チャネル層4よりもAl組成比が大きいAl0.15Ga0.85Nからなるバックバリア層3を設ける構成とした。このバックバリア層3を設けたことにより、チャネル層4の下側のエネルギーバンドが高エネルギー側にシフトするため、チャネル層4に意図せずに混入した不純物によって形成される不純物準位を空乏化でき、その結果、当該不純物準位によって生じるオフ状態におけるドレインリーク電流を抑制する。
チャネル層よりもAl組成比が大きい材料をチャネル層4の下側に設けた構造は、GaNをチャネル層に用いたヘテロ接合電界効果型トランジスタにおいてはすでに知られた構造である。GaNをチャネル層に用いたヘテロ接合電界効果型トランジスタにおけるこのような構造は、例えば、特開平11−274474号公報に記載されている。
ただし、GaNをチャネル層に用いたヘテロ接合電界効果型トランジスタの場合には、ゲート長が1μm以上に長い場合には、バックバリア層を設ける必要がない。例えば、図2は、ゲート長が1μmであり、且つ、バックバリア層を設けずに、GaNからなるチャネル層を設けたヘテロ接合電界効果型トランジスタで得られたドレイン電流とゲート電流のゲート電圧依存性である。バックバリア層を設けていないにも関わらず、ドレイン電流が急峻に立ち上がる時点のドレイン電圧の値(−3.6V付近)よりもドレイン電圧が低いオフ状態では、ドレイン電流とゲート電流がほぼ一致しており、ドレインリーク電流は生じていない。
これに対して、AlGaNをチャネル層4に用いた場合には、ゲート長が1μmの場合でも、ドレインリーク電流が生じる。例えば、図3は、ゲート長が1μmであり、且つバックバリア層を設けていないAl0.15Ga0.85Nからなるチャネル層を設けたヘテロ接合電界効果型トランジスタで得られたドレイン電流とゲート電流のゲート電圧特性のドレイン電圧依存性である。この場合には、ドレイン電流が急峻に立ち上がる特性は得られず、ゲート電圧を−10まで負側に大きくしても、ゲート電流と比較して1桁程度大きなドレインリーク電流が生じた。このようなドレインリーク電流は、トランジスタの相互コンダクタンスやオフ耐圧に悪影響を及ぼすため、抑制する必要がある。
このように、AlGaNをチャネル層に用いた場合に、GaNをチャネル層に用いた場合には想定されなかったほど大きなドレインリーク電流が発生した要因としては、Al組成比を大きくすることによって、酸素などのAlと結合しやすく、且つ窒化物半導体中でn型の不純物準位を形成する不純物の混入が増加したことが考えられる。
このようなGaNをチャネルに用いた場合には想定されなかったほど大きなドレインリーク電流を抑制する手段として、本実施の形態においては、Al組成比がチャネル層4より大きなAlGaNからなるバックバリア層3をチャネル層4の下側に設ける構造とした。当該構造は、AlGaNをチャネル層4に用いたヘテロ接合電界効果型トランジスタには特に有効である。図4は、ゲート長が1μmである図1に示す本発明のバックバリア層3を設けたヘテロ接合電界効果型トランジスタで得られたドレイン電流とゲート電流のゲート電圧特性のドレイン電圧依存性である。この場合には、図2に示す特性と同様に、AlGaNをチャネル層4に用いたにも関わらず、ドレインリーク電流は生じていない。
図4の結果にも示されるように、このように本実施の形態においては、Al0.10Ga0.90Nからなるチャネル層4の下側に、チャネル層4よりもAl組成比が大きいAl0.15Ga0.85Nからなるバックバリア層3を設ける構成としたので、このバックバリア層3により、チャネル層4の下側のエネルギーバンドを高エネルギー側にシフトさせ、チャネル層4に混入した不純物によって形成される不純物準位を空乏化できるので、その結果、当該不純物準位によって生じるオフ状態におけるドレインリーク電流を抑制することができる。これにより、トランジスタをオフさせた際にも、ドレインリーク電流の発生を抑制できるので、所望の耐圧や相互コンダクタンスを得ることができる。
なお、本発明に係る半導体装置は、図1に示す例に限定されるものではなく、以下に述べるような他の構成であってもよく、その場合にも、同様の効果が得られる。
まず、図1に示すSiC基板1に代えて、Si,サファイア,GaN,AlN等から構成された基板を用いるようにしても良い。
また、図1に示すバックバリア層3、チャネル層4及びバリア層5は、必ずしも上述したAlの組成比に限定されない。バックバリア層3を構成するAlGaNのAl組成比をx、チャネル層4を構成するAlGaNのAl組成比をy、バリア層5を構成するAlGaNのAl組成比をzとした場合に、y<x、y<zの関係が成り立つように構成すれば本発明に係るヘテロ接合電界効果型トランジスタは、どのような組成比であっても良い。但し、組成比xは0<x≦1で、組成比yは0<y<1で、組成比zは0<z≦1とする。さらに、y<x<zとした方が、チャネル層4のバリア層5側に発生する2次元電子ガスの濃度を高く保つことができ、大きなドレイン電流が得られて、高出力化および高効率化に更に有利である。
また、半導体層は必ずしも図1に示すバッファ層2、バックバリア層3、チャネル層4及びバリア層5からなる構成に限定されず、少なくともバックバリア層3、チャネル層4及びバリア層5の3層が含まれていればよく、すなわち、バッファ層は必ずしも設けなくてもよく、あるいは、各層の間に、さらなる別の層が設けられていても良い。
また、バックバリア層3、チャネル層4及びバリア層5の各層は、必ずしも上述した厚さに限定されず、上記の厚さは単なる一例であり、適宜、適切な厚さに設定すればよい。
また、素子分離領域6は、必ずしも図1に示す領域に形成される必要はなく、バックバリア層3からチャネル層4及びバリア層5に亘る領域に形成されてもよく、少なくともバリア層5の領域とチャネル層4のバリア層5側の一部の領域に形成されていればよい。
また、バリア層5上に設けるソース/ドレイン電極7の材料は、トランジスタが動作できる程度に十分に接触抵抗が低ければ、必ずしもTi/Alには限定されない。例えば、Ni,Ta,Au,Mo,Wなどの他の金属を用いてもよく、あるいは、Ti,Al,Ni,Ta,Au,Mo,Wなどの金属から構成される多層膜で形成してもよい。
また、バリア層5上に設けるゲート電極8の材料は、トランジスタが動作できる程度に十分にゲートリーク電流が低ければ、必ずしもNi/Auには限定されない。例えば、Al,Pt,Pd等の他の金属、或いは、IrSi,PtSi,NiSi2等のシリサイド、或いはTiN,WN等の窒化物金属などを用いて、形成してもよい。
なお、以上では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には、保護膜、フィールドプレート電極、配線、バイアホール等が形成され、それらが形成された構造において、半導体デバイスとして用いられることは言うまでもない。
以上のように、本実施の形態1に係る半導体装置は、基板上に形成されたAlの組成比x(0<x≦1)とするAlxGa1-xNのバックバリア層3と、バックバリア層3上に形成されたAlの組成比y(0<y<1)とするAlyGa1-yNのチャネル層4と、チャネル層4上に形成されたAlの組成比z(0<z≦1)とするAlzGa1-zNのバリア層5と、バリア層5上に形成されたソース/ドレイン電極7及びゲート電極8とを備え、組成比xおよびzは、組成比yより大きい構成(y<x,y<z)として、チャネル層4よりもAl組成比が大きいバックバリア層3をチャネル層4の下側に設けるようにしたので、チャネル層4の下側のエネルギーバンドが高エネルギー側にシフトし、チャネル層4に意図せずに混入した不純物によって形成された不純物準位が空乏化されるので、この不純物準位によって生じるオフ状態におけるドレインリーク電流を抑制することができ、その結果、所望の耐圧や相互コンダクタンスが保持できるため、半導体装置の良好な動作を実現することができる。
さらに、望ましくは、バリア層5のAlの組成比zをバックバリア層3の組成比xより大きいように設定して、y<x<zとした方が、チャネル層4のバリア層5側に発生する2次元電子ガスの濃度を高く保つことができ、それにより、大きなドレイン電流が得られるので、高出力化および高効率化に更に有利である。
実施の形態2.
図5〜図8に、図1に示したヘテロ接合電界効果型トランジスタを製造する製造方法の製造プロセスを示す。なお、図5〜図8において、図1に示す構成要素と同じ構成要素については、同一の符号を付し詳細な説明は省略する。
図5〜図8に、図1に示したヘテロ接合電界効果型トランジスタを製造する製造方法の製造プロセスを示す。なお、図5〜図8において、図1に示す構成要素と同じ構成要素については、同一の符号を付し詳細な説明は省略する。
まず、図5では、SiC基板1上に、MOCVD(Metal Organic Chemical Vapor Deposition)法やMBE(Molecular Beam Epitaxy)法などのエピタキシャル成長法を適用し、バッファ層2、Al0.15Ga0.85Nからなる厚さ1.8μmのバックバリア層3、Al0.10Ga0.90Nからなる厚さ200nmのチャネル層4、Al0.40Ga0.60Nからなる厚さ25nmのバリア層5を順にエピタキシャル成長させる。このとき、AlGaNの原料ガスとなる、トリメチルアンモニウム、トリメチルガリウム、アンモニア等のガスをチャンバー内に流入させて成長を行うが、当該チャンバーへ流入させるガスの流量や、流入時間、圧力、チャンバー内の温度を調整し、バックバリア層3、チャネル層4、および、バリア層5が、所望の厚さ、および、所望のAl組成比になるように制御して、これらの層をエピタキシャル成長させて形成する。
次に、図6では、例えばTi,Al,Ni,Ta,Au,Mo,Wなどの金属層を真空蒸着法やスパッタ法を用いて堆積させ、リフトオフ法などによりソース/ドレイン電極7をバリア層5上に形成する。
次に、図7では、ヘテロ接合電界効果型トランジスタを作製する領域外のバックバリア層3、チャネル層4及びバリア層5に、イオン注入法やエッチング法などを用いて、素子分離領域6を形成する。図7に示す素子分離領域6は、イオン注入法を用いて形成した。なお、当然のことながら、ヘテロ接合電界効果型トランジスタを作製する領域は予め設定されているものとする。図7においては、素子分離領域6が、バックバリア層3には達しておらず、チャネル層4の両側のバリア層5側の一部の領域とバリア層5の両側の領域とに形成されている。このように、素子分離領域6は、必ずしもバックバリア層3からバリア層5に亘る領域に形成しなくてもよく、少なくともバリア層5の領域とチャネル層4のバリア層5側の一部の領域にかかるように形成すればよい。
次に、図8では、例えばAl,Pt,Au,Ni,Pd等の金属、或いはIrSi,PtSi,NiSi2等のシリサイド、或いはTiN,WN等の窒化物金属からなる層を真空蒸着法やスパッタ法を用いて堆積させ、リフトオフ法などにより、バリア層5上に、ゲート電極8を形成する。
以上に示す製造プロセスを行うことで、図1に示すヘテロ接合電界効果型トランジスタを作製できる。なお、上述の製造プロセスでは、トランジスタとして動作する必要最小限のプロセスしか記載していないが、最終的には保護膜、フィールドプレート電極、配線、バイアホール等を形成するプロセスを経てデバイスとして完成する。
なお、上記の説明における製造方法は一例であり、本発明に係るヘテロ接合電界効果型トランジスタは、下記のような他の方法を用いても、同様の効果が得られる。
まず、上記の説明においては、図5のバッファ層2、バックバリア層3、チャネル層4、及び、バリア層5を形成する工程において、MOCVD法やMBE法などを用いる例について説明したが、各層を所望の厚さ及び所望の組成比に形成できれば、MOCVD法以外の他の気相エピタキシャル法、または、液相エピタキシャル法等の既存の他の方法を用いてもよい。
また、図6のソース/ドレイン電極7を形成する工程において、真空蒸着法やスパッタ法などによりソース/ドレイン電極7を形成する例について説明したが、トランジスタが動作できる程度に十分に接触抵抗の低いソース/ドレイン電極7が形成できれば、既存の他の方法を用いてもよい。
また、図7の素子分離領域6を形成する工程において、イオン注入法やエッチング法などを用いて素子分離領域6を形成する例について説明したが、エッチング法としてはドライエッチング法およびウエットエッチング法などのいずれのエッチング法でもよく、あるいは、イオン注入法やエッチング法以外の既存の他の方法を用いてもよい。
また、図8のゲート電極を形成する工程において、真空蒸着法やスパッタ法を用いる例について説明したが、トランジスタが動作できる程度に十分にゲートリーク電流が低いゲート電極8を形成できれば、他の蒸着法等の既存の他の方法を用いても良い。
また、図6のソース/ドレイン電極7の形成、図7の素子分離領域6の形成、図8のゲート電極8の形成は、必ずしも、上述の順序で行う必要はなく、工程の順序を入れ替えてもよい。
以上のように、本実施の形態2に係る半導体装置の製造方法は、基板上にAlの組成比x(0<x≦1)とするAlxGa1-xNのバックバリア層3を形成するステップと、バックバリア層3上にAlの組成比y(0<y<1)とし、且つ、組成比yが組成比xより小さいAlyGa1-yNのチャネル層4を形成するステップと、チャネル層4上にAlの組成比z(0<z≦1)とし、且つ、組成比zが組成比yより大きいAlzGa1-zNのバリア層5を形成するステップと、バリア層5上にソース/ドレイン電極7及びゲート電極8を形成するステップとを備えるようにしたので、チャネル層4よりもAl組成が大きいバックバリア層3をチャネル層4の下側に設けた構成の半導体装置が得られ、当該構成により、チャネル層4に意図せずに混入する不純物によって形成される不純物準位を空乏化できるため、この不純物準位によって生じるオフ状態におけるドレインリーク電流を抑制することができ、その結果、所望の耐圧や相互コンダクタンスが保持できるため、半導体装置の良好な動作を実現することができる。
さらに、望ましくは、バリア層5のAlの組成比zがバックバリア層3の組成比xより大きくなるように生成し、各組成比の関係をy<x<zとした方が、チャネル層4のバリア層5側に発生する2次元電子ガスの濃度を高く保つことができ、それにより、大きなドレイン電流が得られるので、半導体装置の高出力化および高効率化に更に有利である。
なお、上記の実施の形態1,2では、半導体装置として、ヘテロ接合電界効果型トランジスタを例に挙げて説明したが、本発明はこれに限定されるものではなく、他の半導体装置およびその製造方法にも適用可能であり、その場合にも、同様の効果を奏することは言うまでもない。
1 SiC基板、2 バッファ層、3 バックバリア層、4 チャネル層、5 バリア層、6 素子分離領域、7 ソース/ドレイン電極、8 ゲート電極。
Claims (4)
- 基板と、
前記基板上に形成され、Alの組成比x(0<x≦1)とするAlxGa1-xNのバックバリア層と、
前記バックバリア層上に形成され、Alの組成比y(0<y<1)とするAlyGa1-yNのチャネル層と、
前記チャネル層上に形成され、Alの組成比z(0<z≦1)とするAlzGa1-zNのバリア層と、
前記バリア層上に形成されたソース/ドレイン電極及びゲート電極と
を備え、
前記組成比x及びzは、前記組成比yより大きいことを特徴とする半導体装置。 - 前記組成比zは、前記組成比xより大きいことを特徴とする請求項1に記載の半導体装置。
- 基板上に、Alの組成比x(0<x≦1)とするAlxGa1-xNのバックバリア層を形成するステップと、
前記バックバリア層上に、Alの組成比y(0<y<1)とし、且つ、前記組成比yが前記組成比xより小さいAlyGa1-yNのチャネル層を形成するステップと、
前記チャネル層上に、Alの組成比z(0<z≦1)とし、且つ、前記組成比zが前記組成比yより大きいAlzGa1-zNのバリア層を形成するステップと、
前記バリア層上に、ソース/ドレイン電極及びゲート電極を形成するステップと
を備えたことを特徴とする半導体装置の製造方法。 - 前記組成比zは、前記組成比xより大きいことを特徴とする請求項3に記載の半導体装置の製造方法。
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