JP2013197571A - 窒化物半導体積層体 - Google Patents

Abstract

【課題】クラックの発生を抑制でき、光取り出し効率および内部量子効率に優れた発光素子の作製に好適に使用できる結晶性の優れた窒化物半導体積層体を提供する。
【解決手段】この窒化物半導体積層体は、基板１００の端１の位置からの離隔距離が１ｍｍまでの領域である端領域１０の窒化物半導体膜１０５の平均膜厚ｄ１を、基板１００の端１の位置からの離隔距離が５ｍｍである離隔箇所１１の窒化物半導体膜１０５の平均膜厚ｄ２の８０％以上にした。端領域１０において窒化物半導体膜１０５は引っ張り応力に耐え、クラックの発生を防止できる。
【選択図】図２

Description

この発明は、III族窒化物半導体で作製された半導体層を有する窒化物半導体積層体に関する。

窒化ガリウムに代表されるIII族窒化物半導体は、バンドギャップが広く、青色系の発光が可能であることから、ＬＥＤ(発光ダイオード)などの発光素子に広く用いられている。

一般的な窒化物半導体で作製された発光素子は、ＭＯＣＶＤ(有機金属気相成長)法やＭＢＥ(分子線エピタキシ)法を用いた結晶成長によって、サファイアなどの基板上に成膜される。

このようなIII族窒化物半導体を用いた発光素子の発光特性を向上させるために、発光素子内部への光の閉じ込めを低減させて、光取り出し効率を向上させる方法が、例えば、特許文献１(特開２００２−２８０６１１号公報)に開示されている。

この特許文献１では、サファイア基板の表面に凹凸を形成し、その凹凸上にIII族窒化物半導体層を成長させる方法が提案されている。この特許文献１に開示されている方法で作製される発光素子は、サファイア基板とIII族窒化物半導体層との界面が凹凸形状となる。これにより、上記サファイア基板とIII族窒化物半導体層との屈折率の違いによる界面での光の乱反射により、上記発光素子の内部への光の閉じ込めを低減させることができ、光取り出し効率を向上させることができる。

また、特許文献２(特開２００９−１２３７１７号公報)には、基板上に基板Ｃ面に非平行の表面からなる複数の凸部を形成することにより、基板上にＣ面からなる平面と凸部とで構成される上面を形成した加工基板が開示され、この加工基板上にIII族窒化物半導体層を成長させる方法が開示されている。

また、特許文献３(特開２０１２−０３１０４７号公報)には、凹状構造が形成されたシリコン基板上にＡｌＮバッファ層を形成する際に現れるファセットが横方向に成長し、隣り合う成長面が会合する位置にくさび状の空隙が発生し、このくさび状の空隙が歪み(応力)を緩和する効果を発揮する旨のことが開示されている。

また、特許文献４(特開２０１０−１１４１５９号公報)には、ＳｉＣ基板上に窒化物半導体層を形成する場合に、上記窒化物半導体層の結晶成長時に加熱した後、室温まで冷却すると、ＳｉＣ基板よりも熱膨張係数の大きな窒化物半導体層の面内方向に引っ張り歪みが生じることにより、引っ張り歪による応力に窒化物半導体層が耐えられなくなってクラックが生じる旨のことが開示されている。

特開２００２−２８０６１１号公報 特開２００９−１２３７１７号公報 特開２０１２−０３１０４７号公報 特開２０１０−１１４１５９号公報

ところで、表面に凸部を有する基板上に窒化物半導体素子を構成する窒化物半導体膜を形成すると、この窒化物半導体膜の表面にクラックが発生し易い。この場合のクラックとは、上記窒化物半導体膜の上,下面を貫通しているわけではなく、上記窒化物半導体膜の表面にＶ字形の亀裂が入る状態であることが多い。このようなクラックが発生した半導体素子は、結晶成長工程後のデバイス構造の作製工程、例えば、基板のバックグラインド工程やダイシング工程で不良が発生し易くなり、歩留りが低下するという課題がある。

そこで、この発明の課題は、クラックの発生を抑制でき、結晶性の優れた窒化物半導体積層体を提供することにある。

本発明者等は、上記課題を解決すべく鋭意研究した結果、クラックは結晶成長工程において、窒化物半導体膜に発生する引っ張り応力に窒化物半導体膜を構成するIII族窒化物結晶が耐えられなくなり、端部を起点にクラックが発生することを見出した。

そこで、本発明者等は、窒化物半導体膜の端部が引っ張り応力に耐えられるようにすること、もしくは引っ張り応力を受けないようにすることによってクラックを防止するという着想を得て、窒化物半導体積層体の基板の端から、この基板の端から予め定められた距離(例えば１ｍｍ)だけ離隔した位置までの端領域を特定の構成にすることがクラック防止のために重要であることを発見した。すなわち、この発明は次の特徴を有するものである。

この発明の窒化物半導体積層体は、複数の凸部が表面に形成された基板と、
上記基板上に形成された窒化物半導体膜と
を備え、
上記基板の端の位置から、上記基板の表面に沿った方向に上記基板の端の位置から予め定められた距離だけ離隔した位置までの端領域における応力を低減するための応力低減構造、または、上記端領域における応力に耐える強度を上記端領域に保持するための強度保持構造を備えたことを特徴としている。

この発明によれば、上記応力低減構造によって、上記端領域における応力を低減できる。もしくは、上記強度保持構造によって、上記端領域における応力に耐える強度を保持できる。これにより、上記端領域を起点にクラックが発生することを防止できる。

尚、上記端領域を規定するための上記基板の端の位置から離隔した予め定められた距離とは、一例として１ｍｍであるが、例えば、１ｍｍ以下の０.８ｍｍとしてもよく、１ｍｍ以上の１.２ｍｍとしてもよい。

また、一実施形態では、上記強度保持構造を備え、
上記強度保持構造は、
上記端領域における上記窒化物半導体膜の平均膜厚をｄ１(μｍ)とし、上記基板の端の位置から上記基板の表面に沿った方向に上記端領域よりも離隔した離隔箇所における上記窒化物半導体膜の平均膜厚をｄ２(μｍ)とすると、次式(１)を満たす構造である。
(ｄ１／ｄ２)≧０.８ … (１)

この実施形態の窒化物半導体積層体によれば、上記強度保持構造を、上記端領域の窒化物半導体膜の平均膜厚ｄ１を、上記離隔箇所の窒化物半導体膜の平均膜厚ｄ２の８０％以上にした構造とした。この構造により、上記端領域での上記窒化物半導体膜の強度を保持でき、上記端領域を起点にクラックが発生することを防止できる。

なお、上記離隔箇所は、上記基板の端の位置から上記基板の表面に沿った方向に離隔した離隔距離が、例えば、５ｍｍであるが、この離隔距離は５ｍｍに限定されるものではない。上記離隔距離は、５ｍｍ未満もしくは５ｍｍ以上でもよい。例えば、上記離隔距離を、５ｍｍ未満である３ｍｍや４ｍｍ等としてもよく、上記離隔距離を、５ｍｍ以上である６ｍｍや７ｍｍ等としてもよい。

また、一実施形態では、上記応力低減構造を備え、
上記応力低減構造は、
上記端領域における上記窒化物半導体膜の平均膜厚をｄ１(μｍ)とし、上記基板の端の位置から上記基板の表面に沿った方向に上記端領域よりも離隔した離隔箇所における上記窒化物半導体膜の平均膜厚をｄ２(μｍ)とすると、次式(２)を満たす構造である。
(ｄ１／ｄ２)＜０.２ … (２)

この実施形態によれば、上記端領域の窒化物半導体膜の平均膜厚ｄ１を、上記離隔箇所の窒化物半導体膜の平均膜厚ｄ２の２０％未満にした構造を、上記応力低減構造とした。この構造により、上記端領域で上記窒化物半導体膜に発生する応力を低減でき、上記端領域を起点にクラックが発生することを防止できる。

また、一実施形態では、上記応力低減構造を備え、上記応力低減構造は、
上記端領域において、上記基板が上記窒化物半導体膜から露出している構造である。

この実施形態によれば、上記端領域において、上記基板が上記窒化物半導体膜から露出しているので、上記端領域に窒化物半導体膜が存在せず、上記端領域を起点にクラックが発生することを防止できる。

また、一実施形態では、上記応力低減構造を備え、上記応力低減構造は、
上記端領域において、上記基板の表面が平坦面である構造である。

この実施形態によれば、上記端領域において上記基板の表面が平坦面であるので、この端領域の平坦面上に形成される窒化物半導体膜に生じる応力を低減でき、上記端領域を起点に上記窒化物半導体膜にクラックが発生することを防止できる。

また、一実施形態では、上記応力低減構造を備え、上記応力低減構造は、
上記端領域において、上記基板上にIII族窒化物半導体による柱状成長層が形成されている構造である。

この実施形態の窒化物半導体積層体によれば、上記端領域に形成された柱状成長層は、上記端領域よりも上記基板の端から離隔した領域に形成される上記窒化物半導体膜とは膜としてつながっていないので、上記柱状成長膜は上記窒化物半導体膜からの引っ張り応力を受けない状態であり、上記端領域においてクラックが発生することを防止できる。

また、一実施形態では、上記窒化物半導体膜は、
上記基板上に積層されたバッファ層と、
上記バッファ層上に積層され、III族窒化物半導体で作製されていると共にファセット面である表面を有するファセット層と、
上記ファセット層を埋め込むように形成された埋め込み層と
を有する。

この実施形態によれば、例えば、光取り出し効率および内部量子効率に優れた発光素子の作製に好適に使用できる窒化物半導体積層体を実現できる。

この発明の窒化物半導体積層体によれば、応力低減構造によって、基板の端からの離隔距離が予め定められた距離(例えば１ｍｍ)以内の端領域における応力を低減できる、もしくは、強度保持構造によって、上記端領域における応力に耐える強度を保持できる。これにより、上記端領域を起点にクラックが発生することを防止できる。

したがって、この発明によれば、歩留りが向上し、安価で製造することができる窒化物半導体積層体を実現できる、また、この発明の窒化物半導体積層体を用いることにより、例えば、光取り出し効率および内部量子効率の優れた半導体発光素子を作製することができる。

この発明の窒化物半導体積層体の一実施形態の上面図である。 上記実施形態の窒化物半導体積層体の断面図である。 上記実施形態の基板表面を示す上面図である。 上記基板上にバッファ層とファセット層が形成された様子を示す断面図である。 上記基板上にファセット層が形成された様子を示す上面図である。 窒化物半導体積層体の膜厚比(ｄ１/ｄ２)とクラックの有無との関係を示す図である。 この発明の窒化物半導体積層体の第１変形例の断面図である。 この発明の窒化物半導体積層体の第２変形例の断面図である。 この発明の窒化物半導体積層体の第３変形例の断面図である。 クラックが上面に発生した窒化物半導体積層体の上面のＳＥＭ写真である。 上記クラックが発生した上記窒化物半導体積層体の断面のＳＥＭ写真である。 上記クラックが上面に発生した窒化物半導体積層体の上面の顕微鏡写真である。

以下、この発明の実施形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。

また、この発明において、「Ａ上にＢ」という表現は、Ａの上面にＢの底面が接するようにＢが形成されている場合と、Ａの上面に１以上の層が形成され、さらにその上にＢが形成されている場合の両方を含むものである。また、Ａの上面とＢの底面が部分的に接していて、その他の部分では、ＡとＢの間に１以上の層が存在している場合も、上記表現に含まれる。

図１は、この発明の窒化物半導体積層体の一実施形態を説明する上面図である。また、図２は、上記実施形態の窒化物半導体積層体の断面図である。図２に示すように、上記窒化物半導体積層体は、表面に複数の凸部１０１が形成された基板１００と、基板１００の平坦領域１０２上に形成されたバッファ層１１１と、III族窒化物半導体で作製されたファセット層１１２と、このファセット層１１２を埋めるように形成されていている埋め込み層１１３を有している。上記基板１００に順に積層された上記バッファ層１１１,上記ファセット層１１２および埋め込み層１１３が窒化物半導体膜１０５を構成している。

上記基板１００は、III族窒化物半導体とは異なる材料から構成される。上記基板１００を構成する材料としては、例えば、サファイア、炭化ケイ素、シリコン、酸化亜鉛等が挙げられ、特にサファイアが好ましい。

図３は、基板１００の表面に複数の凸部１０１が形成された一例を示す上面図である。図３において、上記基板１００の表面のうち、凸部１０１が形成されていない領域が平坦領域１０２となる。上記凸部１０１は、例えば、通常のフォトリソグラフィ技術を用いて凸部形状に応じてパターン化し、ドライエッチング法などを用いてエッチング加工を行うことにより、形成される。

上記基板１００に形成された複数の凸部１０１は、所定の幅ｄｗと高さを有し、均一な大きさおよび形状になるように形成されている。この実施形態では、上記凸部１０１の形状としては、例えば、半球状を挙げることができる。ただし、この発明においては、凸部１０１の形状は特に限定されない。

また、上記凸部１０１の幅ｄｗとは、上記凸部１０１の最大径であり、０.０５μｍ〜５μｍであることが好ましい。上記凸部１０１の幅ｄｗが０.０５μｍ未満では、上記基板１００を用いてIII族半導体発光素子を作製した場合に、発光を乱反射させる効果が十分に得られない恐れがある。また、上記凸部１０１の幅ｄｗが５μｍより大きい場合には、平坦なIII族半導体層からなるバッファ層１１１を得ることが非常に困難である。

また、上記複数の凸部１０１は、上記基板１００の表面に予め定められた間隔を隔てて設けられている。この複数の凸部１０１の配列は、格子状の配列や千鳥状の配列などとしてもよいが、これらの配列に限定されるものではない。

上記バッファ層１１１は、III族窒化物半導体で作製され、基板１００上に形成されている。上記III族窒化物半導体としてはＡｌ_ＸＧａ_ｙＩｎ_ＺＮ(ｘ＋ｙ＋ｚ＝１、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１)が挙げられ、特にＧａＮおよびＡｌＮが、結晶性および生産性の観点から好ましい。

図４は、上記基板１００上にバッファ層１１１とファセット層１１２が形成された様子を示す断面図である。上記バッファ層１１１上にファセット層１１２が形成されている。また、図５は、上記基板１００上にファセット層１１２が形成された様子を示す上面図である。

上記ファセット層１１２は、III族窒化物半導体からなり、バッファ層１１１上に形成されている。III族窒化物半導体としてはＡｌ_ＸＧａ_ｙＩｎ_ＺＮ(ｘ＋ｙ＋ｚ＝１、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１)が挙げられ、特に、ＧａＮが結晶性、生産性の観点から好ましい。

ここで、図５に示すように、ファセット層１１２の頂部１１５がファセットをなす結晶面であるファセット面１１４のみで形成されていることが好ましい。すなわち、複数のファセット面１１４が頂部１１５で接合する山型の形状をしており、この頂部１１５にはファセットをなす結晶面であるファセット面以外の結晶面を有していない。

このようなファセット層１１２を形成することにより、ファセット層１１２を埋めるように形成された埋め込み層１１３の結晶性が向上する。

この埋め込み層１１３もIII族窒化物半導体からなり、このIII族窒化物半導体としては、Ａｌ_ＸＧａ_ｙＩｎ_ＺＮ(ｘ＋ｙ＋ｚ＝１、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１)が挙げられ、特に、ＧａＮが結晶性、生産性の観点から好ましい。

ここで、図２に示す窒化物半導体積層体の基板１００上に形成された窒化物半導体膜１０５の膜厚に注目する。図１の上面図に示す基板１００の端１の位置から、上記基板１００の表面のうちの上記平坦領域１０２に沿った方向(すなわち上記積層の方向と直交する方向)に上記端１の位置から離隔した離隔距離が１ｍｍである位置までの端領域１０での上記窒化物半導体膜１０５の平均膜厚をｄ１(μｍ)とする。また、上記端１の位置から上記平坦領域１０２に沿った方向に離隔した離隔距離が５ｍｍである離隔箇所１１での上記窒化物半導体膜１０５の平均膜厚をｄ２(μｍ)とする。この実施形態では、上記平均膜厚ｄ１とｄ２との膜厚比(ｄ１／ｄ２)が、次式(１)を満たしている。
(ｄ１／ｄ２)≧０.８ … (１)

この実施形態では、上記窒化物半導体膜１０５の上記膜厚比(ｄ１／ｄ２)が上式(１)を満たす構造が上記端領域１０における応力に耐える強度を保持するための強度保持構造をなす。

尚、上記窒化物半導体膜１０５の膜厚比(ｄ１／ｄ２)が、上式(１)に替えて、次式(２)を満たす構造としてもよい。
(ｄ１／ｄ２)＜０.２ … (２)

上記窒化物半導体膜１０５の上記膜厚比(ｄ１／ｄ２)が上式(２)を満たす構造は、上記端領域１０における応力を低減するための応力低減構造をなす。

上記の式(１),式(２)は、図６に示す実験結果から導かれた式である。

図６は、横軸に上記端領域１０の平均膜厚ｄ１(μｍ)と上記離隔箇所１１の平均膜厚ｄ２(μｍ)との比(ｄ１／ｄ２)を取り、縦軸の「クラック有り」の位置にクラックが発生したサンプルを白抜きのひし形印でプロットし、縦軸の「クラック無し」の位置にクラックが発生しなかったサンプルを白抜きのひし形印でプロットしている。上記「クラック有り」とは、製造後の窒化物半導体積層体を検査した結果、クラックが発生していたことを表している。また、上記「クラック無し」とは、製造後の窒化物半導体積層体を検査した結果、クラックが発生していなかったことを表している。

図６から、上記比(ｄ１／ｄ２)が０.８０以上の本実施形態のサンプルにおいては、クラックが発生していたサンプルは１個だけであり、クラックが発生していないサンプルは多数(２０個以上)であった。また、上記比(ｄ１／ｄ２)が０.２未満の本実施形態のサンプルにおいては、クラックが発生していたのは１個だけであり、クラックが発生していないサンプルは複数個(６個以上)であった。

これに対して、上記比(ｄ１／ｄ２)が、０.２以上かつ０.８未満の比較例のサンプルでは、クラックが発生していないサンプルは１５個であり、クラックが発生していたサンプルは１１個であった。

したがって、上記比(ｄ１／ｄ２)が、式(１)または式(２)を満たす場合、式(１)または式(２)を満たさない場合に比べて、クラックの発生確率が非常に小さいことが分かる。これについて、以下に考察する。

埋め込み工程において、上記埋め込み層１１３の結晶成長の進行とともに、ファセット層１１２が埋め込まれて、平坦化される。この平坦化によって、凸部１０１,バッファ層１１１,ファセット層１１２上に埋め込み層１１３が形成され、ファセット層１１２上で埋め込み層１１３による膜がつながった状態となる。したがって、上記バッファ層１１１,ファセット層１１２,埋め込み層１１３を含む窒化物半導体膜１０５の膜厚ｄの増加とともに上記窒化物半導体膜１０５の引っ張り応力が増大して行く。そして、上記基板１００の端領域１０において上記埋め込み層１１３が引っ張り応力に耐えられるだけ強度を有していないとクラックが発生する。

図１０は、上記クラックが上面に発生した窒化物半導体積層体の上面のＳＥＭ(走査型電子顕微鏡)写真であり、図１１は、上記クラックが発生した上記窒化物半導体積層体の断面のＳＥＭ写真である。また、図１２は、上記クラックが上面に発生した窒化物半導体積層体の上面の顕微鏡写真である。

上記端領域１０の平均膜厚ｄ１と上記離隔箇所１１の平均膜厚ｄ２との比(ｄ１／ｄ２)が、０.８以上の場合、つまり、上記基板１００の端１の位置からの離隔距離が１ｍｍまでの端領域１０における窒化物半導体膜１０５の平均膜厚ｄ１が比較的大きい場合は、ファセット層１１２が埋め込み層１１３で埋め込まれる。なお、上記離隔距離とは、上記基板１００の端１の位置から、上記バッファ層１１１,ファセット層１１２の積層方向と直交する方向(つまり上記基板１００の平坦領域１０２に沿った方向)に離隔した距離である。

これにより、この実施形態の窒化物半導体積層体の上記端領域１０において上記基板１００は埋め込み層１１３で埋め込まれ、上記端領域１０での窒化物半導体膜１０５の平均膜厚ｄ１と上記離隔箇所１１での窒化物半導体膜１０５の平均膜厚ｄ２とが同程度の膜厚となる。したがって、上記実施形態によれば、上記端領域１０において上記窒化物半導体膜１０５の引っ張り応力が大きくなった時に、この窒化物半導体膜１０５は引っ張り応力に耐えて、クラックの発生を防止することができる。

一方、上記比(ｄ１／ｄ２)が０.２未満の場合、つまり、上記端領域１０の窒化物半導体膜１０５の膜厚ｄ１が上記離隔箇所１１での膜厚ｄ２に比べてかなり薄い場合、上記端領域１０ではファセット層１１２が埋め込み層１１３でほとんど埋まっていない状態になっている。この場合、上記端領域１０では、ファセット層１１２の箇所で埋め込み層１１３がつながっていないので、窒化物半導体膜１０５が引っ張り応力を受けないことになり、クラックを防止することができる。

尚、上記実施形態では、上記端領域１０を、上記基板１００の端１の位置から基板１の表面に沿って離隔した離隔距離が１ｍｍである位置までの領域としたが、上記離隔距離を、例えば、１ｍｍ以下の０.８ｍｍとしてもよく、１ｍｍ以上の１.２ｍｍとしてもよい。また、上記実施形態では、上記離隔箇所１１を、上記基板１００の端１の位置から上記積層の方向と直交する方向に離隔した離隔距離を５ｍｍとしたが、この離隔距離は５ｍｍに限定されるものではなく、５ｍｍ未満もしくは５ｍｍ以上でもよい。例えば、上記離隔距離を、５ｍｍ未満である３ｍｍ、４ｍｍ等としてもよく、上記離隔距離を、５ｍｍ以上である６ｍｍ、７ｍｍ等としてもよい。

(第１変形例)
次に、図７に、上記実施形態の第１変形例の断面を示す。この第１変形例では、上記基板１００の端１からの離隔距離が１ｍｍ以内の領域である上記端領域１０において、上記基板１００の表面が露出しており、上記基板１００上に窒化物半導体膜２０５が形成されていない。上記基板１００の表面が上記端領域１０において露出している構造が応力低減構造を構成している。

上記端領域１０よりも上記端１から離隔した領域では、上記基板１００上に窒化物半導体膜２０５が形成されている。この窒化物半導体膜２０５は、上記基板１００の平坦領域１０２上に形成したバッファ層１１１とこのバッファ層１１１上に形成したファセット層１１２および、凸部１０１とファセット層１１２上に形成された埋め込み層２１３で構成されている。

この第１変形例では、クラックが発生し易い端領域１０に、バッファ層１１１,ファセット層１１２および埋め込み層２１３を含む窒化物半導体膜２０５が形成されていない。これにより、クラックの発生を防止できる。

(第２変形例)
次に、図８に、上記実施形態の第２変形例の断面を示す。この第２変形例では、上記基板１００に替えて、基板２００を備える。この基板２００は、応力低減構造として、上記基板２００の端２の位置からの離隔距離が１ｍｍまでの領域である端領域２０において、凸部２０１が形成されていない平坦面２０３を有している点が、前述の基板１００と異なる。この基板２００は、上記端領域２０よりも端２から離隔した領域には、凸部２０１が形成されている。

そして、この基板２００の凸部２０１と凸部２０１との間の平坦領域２０２上にバッファ層１１１,ファセット層１１２が順に積層され、さらに、上記ファセット層１１２を埋め込むように埋め込み層３１３が形成されている。また、上記端領域２０の基板２００の平坦面２０３上には、バッファ層１１１と埋め込み層３１３が順に積層されている。上記バッファ層１１１,ファセット層１１２および埋め込み層３１３が窒化物半導体膜３０５を構成している。

この第２変形例は、上記端領域２０における基板２００の平坦面２０３が効力低減構造をなす。

この第２変形例によれば、上記端領域２０においては、基板２００の平坦面２０３上にバッファ層１１１,埋め込み層３１３が積層されているので、平坦な半導体膜となる。これにより、上記端領域２０の平坦面２０３上に形成される半導体膜３０５に生じる応力を低減でき、上記端領域２０における半導体膜３０５のクラックの発生を防止することができる。

(第３変形例)
次に、図９に、上記実施形態の第３変形例の断面を示す。この第３変形例では、上記基板２００の端領域２０の平坦面２０３上に上記バッファ層１１１,埋め込み層３１３が積層されていなくてIII族窒化物半導体による柱状成長層１２９が上記平坦面２０３上に直接に形成されている点が、前述の第２変形例と異なる。この平坦面２０３上に柱状成長層１２９が形成された構造が応力低減構造をなす。

上記端領域２０において上記基板２００の平坦面２０３上にバッファ層１１１が形成されていな状態でIII族窒化物半導体層を形成することでIII族窒化物半導体が柱状成長して柱状成長層１２９が形成される。

一方、上記端領域２０よりも端２から離隔した領域では、上記基板２００の凸部１０１と凸部１０１との間の平坦面２０２上にバッファ層１１１とファセット層１１２とが順に積層されており、このファセット層１１２間を埋め込む埋め込み層４１３が形成されている。このバッファ層１１１とファセット層１１２と埋め込む埋め込み層４１３が半導体膜５０５を構成している。

上記柱状成長したIII族窒化物半導体による柱状成長層１２９は、膜としては上記埋め込み層４１３とはつながっていない。よって、この柱状成長したIII族窒化物半導体による柱状成長層１２９は、引っ張り応力を受けない状態であり、端領域２０においてクラックが発生することを防止できる。

なお、上記第１〜第３変形例では、上記端領域１０,２０を基板１００,２００の端１,２からの離隔距離が１ｍｍ以内の領域としたが、この離隔距離を、例えば、１ｍｍ以下の０.８ｍｍとしてもよく、１ｍｍ以上の１.２ｍｍとしてもよい。また、上記第２,第３変形例を、上記実施形態において、窒化物半導体膜の膜厚比(ｄ１／ｄ２)が、上式 (２)を満たす構造と組み合わせてもよい。

(窒化物半導体積層体の製造方法)
次に、上記実施形態の窒化物半導体積層体の製造方法について説明する。

図２に示されるように、表面に複数の凸部１０１を有する基板１００を準備し、この基板１００上にIII族窒化物半導体結晶のエピタキシャル成長を行う。ここで、図８に示されるように、上記基板１００に替えて、端部２からの離隔距離が１ｍｍ以内である端領域２０に凸部２０１が形成されていない基板２００を使用することもできる。

この製造方法では、結晶成長方法は、好ましくは、III族原料に有機金属を用いる有機金属化合物気相成長(ＭＯＶＰＥ)で行うが、III族原料に塩化物を用いる塩化物輸送法による気相成長(ＨＶＰＥ)や分子線エピタキシ成長(ＭＢＥ)を用いてもよい。

まず、基板表面の洗浄など通常の平坦基板上にIII族窒化物を成長させる場合に必要となる表面処理を行う。

次に、図２に示されるように、バッファ層１１１を作製するが、バッファ層としては公知のものを用いてよく、例えば、III族窒化物半導体であるＧａＮ、ＡｌＮなどが挙げられる。これらはＭＯＶＰＥ法やスパッタ法で作製することが好ましい。

ここで、上記バッファ層１１１の作製工程で、図７に示されるように、基板１００の端部１からの距離が１ｍｍまでの領域である端領域１０にバッファ層１１１が作製されないようにしてもよい。例えば、バッファ層１１１としてＡｌＮをスパッタで蒸着させる時には、上記基板１００の端部１からの距離が１ｍｍ以内の端領域１０にマスクを設置することにより、ＡｌＮが基板１００上に形成されずバッファ層が形成されていない端領域１０を作製できる。この場合、図７に示されるように、上記マスクを用いて、後述のファセット層１１２,埋め込み層２１３を端領域１０に形成しないようにすることで、上記端領域１０で基板１００が露出した第１変形例が作製される。

上記バッファ層１１１を作製した後、ファセット層１１２を成長させる。このファセット層１１２の頂部１１５がファセットを形成する結晶面１１４のみで形成されるように成長条件を設定する。例えば、成長温度を通常の高温ＧａＮ成長温度より７０〜１５０℃低い温度に設定する。また、成長圧力は４００Ｔｏｒｒ以上とすることで、凸部１０１の頂点付近への成長を抑制し、ファセットを形成する結晶面(ファセット面)１１４で形成されたファセット層１１２を成長させることが容易となる。

上記ファセット層１１２を形成した後、上記ファセット層１１２の成長条件から成長条件を変更し、上記ファセット層１１２を埋めるように埋め込み層１１３を作製する。この埋め込み層１１３の成長時には、上記ファセット層１１２の成長時に比べて成長温度を高くする。もしくは、上記埋め込み層１１３の成長時に、上記ファセット層１１２の成長時に比べて成長圧力を低くする。これにより、埋め込み層１１３の横方向の成長が進行し、この埋め込み層１１３によって、より効率的にファセット層１１２を埋めることができる。上記埋め込み層１１３の成長条件は、好ましくは、通常のＧａＮ成長と同程度の温度に設定し、圧力は２００Ｔｏｒｒ以下に設定する。

ここで、この窒化物半導体積層体の基板１００の端１からの離隔距離が１ｍｍまでの領域である端領域１０での上記半導体膜１０５の平均膜厚ｄ１(μｍ)と、上記端１からの離隔距離が５ｍｍである離隔箇所１１での上記半導体膜１０５の平均膜厚ｄ２(μｍ)との比(ｄ１／ｄ２)が、次式(１)または次式(２)を満たすように、成長条件を調整することができる。
(ｄ１／ｄ２)≧０.８ … (１)
(ｄ１／ｄ２)＜０.２ … (２)

例えば、ガス流速を変更することで、上式(１)または次式(２)を満たすように、上記端領域１０での上記半導体膜１０５の膜厚と上記離隔箇所１１での上記半導体膜１０５の膜厚とを調整することができる。

また、ＭＯＶＰＥ成長装置(もしくはＨＶＰＥ成長装置やＭＢＥ成長装置)の装置構成を変更することにより、上記基板１００の端部１からの距離が１ｍｍまでの領域である端領域１０における上記半導体膜１０５の平均膜厚ｄ１(μｍ)を変更することも可能である。上記装置構成の変更とは、例えば、基板面とガス流れ面との距離を変更することなどが挙げられる。

さらに、上記ＭＯＶＰＥ成長中に上記基板１００の上記端領域１０を、マスクなどで覆い隠すことで、上記端領域１０に結晶成長が行われないようにしてもよい。

以下では、上記製造方法のより具体的な実施例１〜５および比較例を説明する。

(実施例１)
この実施例１では、図３に示すように、表面に形成された凸部１０１の形状が半球状であり、この凸部１０１が表面に千鳥状に配列され、この凸部１０１の幅ｄｗが１μｍであり、上記凸部１０１間の間隔ｄｇが２μｍである基板１００を準備する。また、この基板１００は、サファイア基板とした。

そして、以下に示すＭＯＶＰＥ法により、ＧａＮを成長させ、図４に示すように、ＧａＮによるバッファ層１１１を形成する。

まず、シャワー型ＭＯＶＰＥ装置の反応室内に上記サファイア基板である基板１００を高さ０.４ｍｍのチップ上にセットし、水素雰囲気中で、チャンバ内圧力１００Ｔｏｒｒ、ヒータ温度１２４０℃で上記基板１００のアニールを行った。

次に、ヒータ温度を７１５℃に降温し、チャンバ内圧力を４００Ｔｏｒｒとし、ＴＭＧ(トリメチルガリウム)とＮＨ_３を供給し、低温ＧａＮバッファ層１１１を成長させた後、ヒータ温度を１２４０℃に昇温し、ＴＭＧとＮＨ_３を供給し、ファセット層１１２を約１.５μｍ成長させた。

次に、ヒータ温度を１３１０℃に昇温し、チャンバ内圧力を２００Ｔｏｒｒとし、ＴＭＧとＮＨ_３を供給し、埋め込み層１１３としてのＧａＮ層を厚さ約６.５μｍに成長させた。

この実施例１で製造された窒化物半導体積層体は、基板１００の端１から積層方向と直交する方向に離隔した離隔距離が１ｍｍまでの領域である端領域１０における基板１００上の半導体膜１０５の平均膜厚ｄ１が６.０μｍであり、上記離隔距離が５ｍｍである離隔箇所１１の平均膜厚ｄ２が６.４μｍであった。すなわち、膜厚比(ｄ１／ｄ２)＝０.９４であった。

この実施例１によって作製した窒化物半導体積層体では、クラックは発生しなかった。

(実施例２)
この実施例２では、サファイア基板１を高さ０.１ｍｍのチップ上にセットした点が、前述の実施例１と異なるが、その他の点は、前述の実施例１と同様の方法で結晶成長を行った。

この実施例２で製造された窒化物半導体積層体は、基板１００の端１からの離隔距離が１ｍｍまでの領域である端領域１０における上記半導体膜１０５の平均膜厚ｄ１は１.０μｍであり、上記離隔距離が５ｍｍである離隔箇所１１での上記半導体膜１０５の平均膜厚ｄ２は６.４μｍであった。つまり、膜厚比(ｄ１／ｄ２)＝０.１６であった。

この実施例２によって作製した窒化物半導体積層体でも、クラックは発生しなかった。

(実施例３)
この実施例３では、サファイア基板１００の端１からの離隔距離が１ｍｍまでの領域である端領域１０を覆うマスクをサファイア基板１上に設置してＭＯＶＰＥ法により各層を成長させる点が、前述の実施例１と異なるが、その他の点は、前述の実施例１と同様の方法で結晶成長を行った。

この実施例３の方法で結晶成長を行ったところ、図７に示すように、基板１００の端部１からの離隔距離が１ｍｍまでの領域である端領域１０にＧａＮ層によるバッファ層１１１,ファセット層１１２および埋め込み層１１３は成長せず、上記端領域１０に基板１００の表面が露出している。

この実施例３によって作製した窒化物半導体積層体でも、クラックは発生しなかった。

(実施例４)
この実施例４では、図８に示されるように、端２からの離隔距離が１ｍｍまでの領域である端領域２０には凸部２０１が形成されていないサファイア基板２００を準備した点が、前述の実施例１と異なるが、その他の点では、前述の実施例１と同様の方法で結晶成長を行った。

上記サファイア基板２００は、サファイア基板の凸部を作製するフォト工程において、上記端領域２０には上記凸部を作製するためのパターンが形成されてないマスクを使用することにより作製したものである。このサファイア基板２００上に上記実施例１と同様の方法で結晶成長を行って窒化物半導体積層体を作製した。この実施例４によって作製した窒化物半導体積層体でも、クラックは発生しなかった。

(実施例５)
この実施例５では、上記実施例４と同様に、サファイア基板２００を準備した。このサファイア基板２００は、表面に形成された凸部２０１の形状が半球状であり、この凸部２０１が表面に千鳥状に配列され、この凸部２０１の幅ｄｗが１μｍであり、上記凸部２０１間の間隔ｄｇが２μｍである。

上記サファイア基板２００に、スパッタによって、ＡｌＮからなるバッファ層１１１を蒸着した。このバッファ層１１１の蒸着時に基板２００の端部２からの離隔距離が１ｍｍまでの領域である端領域２０が隠れるように基板固定治具(図示せず)をセットした。これにより、図９に示されるように、上記端領域２０に、ＡｌＮバッファ層１１１は作製されなかった。

この基板２００を、シャワー型ＭＯＶＰＥ装置の反応室内にセットし、ヒータ温度を１２４０℃に昇温し、ＴＭＧとＮＨ_３を供給し、ファセット層１１２を厚さ約１.５μｍで成長させた。次に、ヒータ温度を１３１０℃に昇温し、チャンバ内圧力を２００Ｔｏｒｒとし、ＴＭＧとＮＨ_３を供給し、ＧａＮ層による埋め込み層４１３を約６.５μｍの厚さに成長させた。

この実施例５では、図９に示すように、上記端領域２０ではIII族窒化物半導体が柱状成長しておりこの柱状成長による柱状成長層１２９が、表面は凹凸が激しく、また、上記柱状成長層１２９は、膜としては埋め込み層４１３とはつながっていない状態であった。この実施例５によって作製した窒化物半導体積層体でも、クラックは発生しなかった。

(比較例)
この比較例では、サファイア基板である基板１００を上記シャワー型ＭＯＶＰＥ装置の反応室内で高さ０.２ｍｍのチップ上にセットした点が、上述の実施例１と異なる。この点以外は、上述の実施例１と同様の方法で結晶成長を行った。

この比較例で作製した窒化物半導体積層体は、基板１００の端１からの離隔距離が１ｍｍまでの端領域での半導体膜の平均膜厚ｄ１は３.２μｍであり、上記基板１００の端１からの離隔距離が５ｍｍの離隔箇所での上記半導体膜の平均膜厚ｄ２は６.４μｍであった。よって、膜厚比(ｄ１／ｄ２)＝０.５であった。この比較例で作製した窒化物半導体積層体は、基板端に長さ３ｍｍ程度のクラックが２本発生していた。

今回開示された実施形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１,２ 端
１０,２０ 端領域
１１ 離隔箇所
１００,２００ 基板
１０１,２０１ 凸部
１０２,２０２ 平坦領域
１０５,２０５,３０５,５０５ 窒化物半導体膜
１１１ バッファ層
１１２ ファセット層
１１３,２１３,３１３,４１３ 埋め込み層
１１４ ファセット面
１１５ 頂部
１２９ 柱状成長層
２０３ 平坦面

Claims (7)

1. 複数の凸部が表面に形成された基板と、
   上記基板上に形成された窒化物半導体膜と
   を備え、
   上記基板の端の位置から、上記基板の表面に沿った方向に上記基板の端の位置から予め定められた距離だけ離隔した位置までの端領域における応力を低減するための応力低減構造、または、上記端領域における応力に耐える強度を上記端領域に保持するための強度保持構造を備えたことを特徴とする窒化物半導体積層体。
2. 請求項１に記載の窒化物半導体積層体において、
   上記強度保持構造を備え、
   上記強度保持構造は、
   上記端領域における上記窒化物半導体膜の平均膜厚をｄ１(μｍ)とし、上記基板の端の位置から上記基板の表面に沿った方向に上記端領域よりも離隔した離隔箇所における上記窒化物半導体膜の平均膜厚をｄ２(μｍ)とすると、次式(１)を満たす構造であることを特徴とする窒化物半導体積層体。
   (ｄ１／ｄ２)≧０.８ … (１)
3. 請求項１に記載の窒化物半導体積層体において、
   上記応力低減構造を備え、
   上記応力低減構造は、
   上記端領域における上記窒化物半導体膜の平均膜厚をｄ１(μｍ)とし、上記基板の端の位置から上記表面に沿った方向に上記端領域よりも離隔した離隔箇所における上記窒化物半導体膜の平均膜厚をｄ２(μｍ)とすると、次式(２)を満たす構造であることを特徴とする窒化物半導体積層体。
   (ｄ１／ｄ２)＜０.２ … (２)
4. 請求項１または３に記載の窒化物半導体積層体において、
   上記応力低減構造を備え、
   上記応力低減構造は、
   上記端領域において、上記基板が上記窒化物半導体膜から露出している構造であることを特徴とする窒化物半導体積層体。
5. 請求項１または３に記載の窒化物半導体積層体において、
   上記応力低減構造を備え、
   上記応力低減構造は、
   上記端領域において、上記基板の表面が平坦面である構造であることを特徴とする半導体装置。
6. 請求項１または３に記載の窒化物半導体積層体において、
   上記応力低減構造を備え、
   上記応力低減構造は、
   上記端領域において、上記基板上にIII族窒化物半導体による柱状成長層が形成されている構造であることを特徴とする窒化物半導体積層体。
7. 請求項１から６のいずれか１つに記載の窒化物半導体積層体において、
   上記窒化物半導体膜は、
   上記基板上に積層されたバッファ層と、
   上記バッファ層上に積層され、III族窒化物半導体で作製されていると共にファセット面である表面を有するファセット層と、
   上記ファセット層を埋め込むように形成された埋め込み層と
   を有することを特徴とする窒化物半導体積層体。