KR101369082B1 - 반도체 발광 소자 - Google Patents

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Abstract

일 실시 형태에 따르면, 반도체 발광 소자는, 질화물 반도체 결정을 포함하고, (0001)면 내에 인장 응력을 갖는 제1 도전형의 제1 반도체층; 질화물 반도체 결정을 포함하고, (0001)면 내에 인장 응력을 갖는 제2 도전형의 제2 반도체층; 상기 제1 반도체층과 상기 제2 반도체층 사이에 설치되고, 질화물 반도체 결정을 포함하며, 평균 격자 상수가 상기 제1 반도체층의 격자 상수보다 큰 발광층; 및 상기 제1 반도체층의, 상기 발광층과는 반대측에 설치되고, 상기 제1 반도체층에 압축 응력을 인가하는 제1 응력 인가층을 포함한다.

Description

반도체 발광 소자{SEMICONDUCTOR LIGHT-EMITTING DEVICE}
관련 출원의 상호 참조
본원은 2011년 12월 12일에 출원된 일본 특허 출원 번호 제2011-271560호에 기초하고, 그로부터 우선권의 이익을 청구하며, 그 전체 내용은 본원에 참조로서 원용된다.
본원에 개시된 실시 형태는 일반적으로 반도체 발광 소자에 관한 것이다.
질화물 반도체가 반도체 발광 소자에 이용되어, 고성능 소자가 실용화되고 있다.
그러나, 사파이어 기판보다 저렴하고, 제조 프로세스가 효율적인 실리콘 기판 위에 질화물 반도체 결정의 에피택셜 성장에 의해 반도체 발광 소자를 형성하면, 에피택셜 결정층의 내부에 포함되는 인장 응력(tensil stress)에 기인하여, 크랙이나 결함이 발생할 수 있다. 이는, 소자 제작 프로세스에 있어서 장해를 초래하거나, 소자 특성을 열화시킬 수 있다. 인장 응력에 기인하는 프로세스 도중에의 크랙의 발생 또는 결함의 도입(introduction)에 포함되는 소자 특성의 열화가 억제되고, 발광 효율이 높은 반도체 발광 소자의 실현이 기대되고 있다.
도 1은 실시 형태에 따른 반도체 발광 소자의 구성을 예시하는 단면 모식도이다.
도 2의 (a) 및 도 2의 (b)는 적층 구조에서 발생되는 응력을 도시하는 단면 모식도이다.
도 3은 실시 형태에 따른 반도체 발광 소자를 제작할 때의 결정 적층 구조의 예를 도시하는 단면 모식도이다.
도 4의 (a) 내지 도 5의 (c)는 도 3에 도시한 반도체 발광 소자 구조를 제작하는 프로세스를 도시하는 단면 모식도이다.
도 6의 (a) 및 도 6의 (b)는 실시 형태에 따른 반도체 발광 소자의 다른 예를 도시하는 단면 모식도 및 사진도이다.
도 7은 실시 형태에 따른 반도체 발광 소자의 또 다른 예를 도시하는 단면 모식도이다.
일반적으로, 일 실시 형태에 따르면, 반도체 발광 소자는, 질화물 반도체 결정을 포함하고, (0001)면 내에 인장 응력을 갖는 제1 도전형의 제1 반도체층; 질화물 반도체 결정을 포함하고, (0001)면 내에 인장 응력을 갖는 제2 도전형의 제2 반도체층; 상기 제1 반도체층과 상기 제2 반도체층 사이에 설치되고, 질화물 반도체 결정을 포함하며, 평균 격자 상수가 상기 제1 반도체층의 격자 상수보다 큰 발광층; 및 상기 제1 반도체층의, 상기 발광층과는 반대측에 설치되고, 상기 제1 반도체층에 압축 응력을 인가하는 제1 응력 인가층을 포함한다.
이하, 본 발명의 예시적인 실시 형태에 대하여 도면을 참조하면서 설명한다.
도면은 모식적 또는 개념적인 것이며, 각 부분의 두께와 폭 간의 관계, 부분간의 크기의 비율 등은 실제의 것과 반드시 동일한 것은 아니다. 또한, 동일한 부분을 나타내는 경우에도, 도면에 따라 치수와 비율을 상이하게 나타낼 수도 있다.
본 명세서와 도면에 있어서, 이미 도시되어 있는 도면에 나타낸 바와 같이, 동일한 구성 요소에는 동일한 부호를 부여하고, 그에 대한 상세한 설명은 적절히 생략하며, 상이한 부분에 대하여 적절히 설명한다.
도 1은 실시 형태에 따른 반도체 발광 소자의 구성을 예시하는 단면 모식도이다.
도 1에 도시한 바와 같이, 실시 형태에 따른 반도체 발광 소자(110)는 제1 도전형의 제1 반도체층(10), 제2 도전형의 제2 반도체층(20), 발광층(30) 및 제1 응력 인가층(16)을 포함한다. 반도체 발광 소자(110)는, 예를 들어, LED 소자이다. 반도체 발광 소자(110)는 레이저 다이오드일 수도 있다. 이하에서는, 반도체 발광 소자(110)가 LED인 것으로 가정한다.
제1 반도체층(10)에는 예를 들어, n형 반도체층이 이용된다. 제2 반도체층(20)에는 예를 들어, p형 반도체층이 이용된다. 그러나, 제1 반도체층(10)이 p형일 수도 있고, 제2 반도체층(20)이 n형일 수도 있다. 이하에서는, 제1 반도체층(10)이 n형이고, 제2 반도체층(20)이 p형이라고 가정한다.
제1 반도체층(10) 및 제2 반도체층(20)은 질화물 반도체 결정을 포함한다. 후술하는 바와 같이, 제1 반도체층(10) 및 제2 반도체층(20) 각각은 (0001)면 내에 인장 응력을 갖는다.
제1 반도체층(10)은 예를 들어, n형 GaN층이다. 제2 반도체층(20)은 예를 들어, p형 GaN층이다. 제1 반도체층(10)은 예를 들어, i-GaN층(이하, "비도핑된 GaN층"이라고도 함) 및 n형 GaN층을 포함할 수 있다. i-GaN층과 제2 반도체층(20) 사이에는 n형 GaN층이 배치된다.
발광층(30)은 제1 반도체층(10)과 제2 반도체층(20) 사이에 설치된다. 발광층(30)은 질화물 반도체 결정을 포함한다. 발광층(30)에 있어서의 평균 격자 상수는 제1 반도체층(10)의 격자 상수보다 크다.
발광층(30)은 예를 들어, 복수의 장벽층(34)과, 장벽층들(34) 사이에 설치된 웰층(32)을 포함한다. 웰층(32)은 복수 설치될 수 있다. 예를 들어, 발광층(30)은 MQW(Multiple Quantum Well) 구조를 갖는다.
발광층(30)에 있어서의 평균 격자 상수는 장벽층(34)의 격자 상수와, 웰층(32)의 격자 상수를 두께 배분으로 가중하고 그 결과를 평균하여 얻어진 격자 상수이다.
제1 응력 인가층(16)은 제1 반도체층(10)의, 발광층(30)과의 반대측의 면에서 제1 반도체층과 접한다. 제1 응력 인가층(16)은 제1 반도체층(10)에 압축 응력을 인가한다. 제1 응력 인가층(16)은 예를 들어, 제1 반도체층(10)과 접한다. 예를 들어, 제1 반도체층(10)이 i-GaN층과 n형 GaN층을 포함하는 경우, 제1 응력 인가층(16)은 i-GaN층을 개재하여 n형 GaN층에 접합(join)될 수 있다.
이 예에서는, 반도체 발광 소자(110)는 제2 응력 인가층(22)도 포함한다. 제2 응력 인가층(22)은 제2 반도체층(20)의, 발광층(30)과는 반대측에 설치된다. 제2 응력 인가층(22)은 예를 들어, 제2 반도체층(20)과 접한다. 제2 응력 인가층(22)은 제2 반도체(20)층에 압축 응력을 인가한다. 응력에 대해서는, 후술한다.
이 예에서는, 반도체 발광 소자(110)는 제1 전극(81), 제2 전극(82) 및 반사 금속(90)을 포함한다. 제2 반도체층(20), 발광층(30) 및 제1 반도체층(10)을 포함하는 LED 적층 구조에 대하여, p형층 측에서의 Ni를 포함하는 반사 금속(90)과 AuSn을 포함하는 전극막을 개재하여 Si 기판을 포함하는 지지 기판이 접합되어 있다. 지지 기판에 대해서는, 후술한다.
도 1에 도시한 화살표(30L)로 나타낸 바와 같이, 발광층(30)으로부터 방출되는 광은 제1 반도체층(10) 측의 주면(광 추출면)으로부터 출사된다. 즉, 발광층(30)으로부터 방출되는 광은 제1 반도체층(10) 및 제1 응력 인가층(16)을 통해 반도체 발광 소자(110)의 외부로 출사된다. 상술한 바와 같이, 제1 반도체층(10)의 주면은 광 추출면이다. 광 추출면은 러프닝 가공(roughening procedure)에 의해 요철(concavo-convex) 형상면을 갖는다. 제2 반도체층(20)과 광 추출면 사이에는, 질화물 반도체 결정의 LED 적층 구조가 형성된다.
제1 반도체층(10)은 예를 들어, n형 질화 갈륨(GaN) 결정으로 구성된다. 제1 반도체층(10) 상에는, 웰층(32)과 장벽층(34)의 다층막으로 형성되는 발광층(30)이 적층된다. 웰층(32)은 예를 들어, InGaN을 포함한다. 장벽층(34)은 예를 들어, GaN을 포함한다. 발광층(30)이 되는 질화물 반도체의 양자웰 구조 상에는, 제2 반도체층(20)이 적층된다. 제2 반도체층(20)은 예를 들어, p형 질화 갈륨 결정으로 구성된다.
발광층(30)에 포함되는 InGaN 결정층(웰층(32))의 격자 상수는 질화 갈륨(제1 반도체층(10))의 격자 상수보다 크다. 반도체 발광 소자(110)는, 기초 재료로서의 제1 질화물 반도체 결정(예를 들어, 제1 반도체층(10) 및 제2 반도체층(20)이 되는 GaN 결정) 및 기초 재료 내의, 제1 질화물 반도체 결정의 격자 상수보다 큰 격자 상수를 갖는 제2 질화물 반도체 결정(웰층(32)이 되는 InGaN층)으로 형성된 구조를 갖는다.
제1 반도체 결정층의 격자의 a축 길이(a축 방향의 격자 간격(lattice spacing))는 육방 GaN 결정의 a축 방향의 고유의(intrinsic) 격자 상수보다 길다. 즉, 제1 반도체 결정층(제1 반도체층(10) 및 제2 반도체층(20))에는 인장 응력이 인가된다. 발광층(30)(예를 들어, InGaN으로 구성된 웰층(32)과 GaN으로 구성된 장벽층(34)의 적층체)의 격자의 평균 a축 길이는, 제1 반도체 결정의 격자의 a축 길이보다 길다. GaN층에 인가되어 있는 인장 응력의 크기는, 후술하는 바와 같이 라만(Raman) 분광법에 의해 평가될 수 있다.
도 2의 (a) 및 도 2의 (b)는 적층 구조에서 발생되는 응력을 도시하는 단면 모식도이다.
도 2의 (a)는 실시 형태에 따른 반도체 발광 소자(110)의 LED 적층 구조에서 발생되는 응력을 예시한다. 도 2의 (b)는 참고예의 반도체 발광 소자의 LED 적층 구조에서 발생되는 응력을 예시한다.
도 2의 (b)에 도시한 바와 같이, 참고예에 따른 반도체 발광 소자에서는, (0001)면을 전면(front surface)으로 하는 사파이어 기판 상에, 마찬가지로 (0001)면을 전면으로 하는 질화 갈륨 결정층이 형성되고, InGaN 박막 결정층으로 구성되는 발광층이 또한 조합되어 있다. (0001)면을 전면으로 하는 사파이어 기판 상에 형성된 참고예의 반도체 발광 소자(119a)의 각 반도체 결정은, c축 방향으로 배향된다.
반도체 발광 소자(119a)에서와 같이, 사파이어 기판 상에 질화물 반도체 결정층이 적층된 발광 다이오드는, 도시하지 않은, 사파이어 기판 상에, n형 GaN층(제1 반도체층(10)), 양자웰형 발광층(발광층(30)) 및 p형 GaN층(제2 반도체층(20))이 적층된 구조를 갖는다. 사파이어 기판은, 이 아티클(article)의 주요 대상인, 청색 영역의 파장대에 대하여 거의 투명하다. 따라서, 예를 들어, 사파이어 기판의 이면에 반사막이 형성된 후, 전면측의 p형 GaN층의 상부로부터 광이 추출되는 구조(페이스-업(Face-up) 구조)가 채용된다.
한편, 보다 높은 광 출력이 요구되고, 전류 주입이 증가되는 동작 조건하에서는 발열에 관한 대책이 행해진다. 따라서,질화물 반도체로 구성되는 LED 구조를 사파이어 기판 상에 에피택셜 성장 한 후, p형 GaN층의 전면측을 열전도성이 높은 지지 기판에 부착하고, 사파이어 기판을 분리(separate)한 구조(박막 구조)가 채용된다.
사파이어 기판 상에 에피택셜 성장된 질화 갈륨을 이용한 LED에서는, 질화 갈륨 결정이 에피택셜 성장되는 사파이어 결정의 격자 간격은, 질화 갈륨의 격자 상수보다 작다. 또한, 질화 갈륨 결정의 열팽창 계수는, 베이스 기판이 되는 사파이어 결정의 열팽창 계수보다 작다. 따라서, 고온에서의 박막 결정 성장이 완료되어 온도를 실온까지 내렸을 때의 질화 갈륨 결정층에는, 도 2의 (b)에 도시한 화살표 A1 및 화살표 A2와 같이, 큰 압축 응력이 인가된다.
또한, 발광층(30)이 되는 InGaN 결정층의 격자 상수는 질화 갈륨의 격자 상수보다 크다. 따라서, 도 2의 (b)에 도시한 화살표 A3 및 화살표 A4와 같이, 사파이어 결정으로부터의 압축 응력이 가해진 질화 갈륨 결정층에는, InGaN 결정층으로부터 인장하는 방향으로 응력(인장 응력)이 인가된다. 한편, 도 2의 (b)에 도시한 화살표 A5 및 A6과 같이, 발광층(30)은 질화 갈륨 결정층으로부터 압축 응력을 받는다. 이러한 압축 응력 및 인장 응력은 (0001)면 내로, 즉, 예를 들어, a축 방향으로 발생된다.
상술한 바와 같이, 질화 갈륨의 격자 상수보다 큰 격자 상수를 갖는 InGaN 결정층으로부터 질화 갈륨 결정층에 인가되는 인장 응력은, 사파이어 결정으로부터 질화 갈륨 결정층에 인가되는 압축 응력과 비교적 균형이 맞다. 따라서, n형 GaN층의 단부면이나 p형 GaN층의 단부면으로부터 도입되는 결함은 거의 없다.
본 발명자의 발견에 따르면, 질화 갈륨 결정층에 인가되는 압축 응력 및 인장 응력은, 사파이어 기판을 제거한 박막 구조에서도 여전히 잔류하고 있다는 것을 알았다. 이것은 또한, 도 2의 (a)에 관하여 후술하는 실리콘 기판으로부터 분리된 박막 구조에서도 마찬가지이다. 또한, 질화 갈륨 결정층에 인가되는 응력이 압축 응력인지 또는 인장 응력인지는, 라만 분광법으로부터 판정될 수 있다. 예를 들어, 응력이 인가되지 않은 질화 갈륨 결정에서의 라만 스펙트럼의 피크는, 대략 568 cm-1이지만, 압축 응력이 인가된 질화 갈륨 결정에서는, 568 cm-1보다 작은 파수(wavenumber), 예를 들어, 대략 567.8 내지 565.5 cm-1이며, 인장 응력이 인가된 질화 갈륨 결정에서는, 568 cm-1보다 큰 파수이거나, 대략 570 cm-1까지의 값이다.
도 2의 (a)에 도시한 바와 같이, 실시 형태에 따른 반도체 발광 소자(110)는, 도시하지 않은 (111)면을 전면으로 하는 실리콘 결정 상에 형성되고, n형 GaN층(제1 반도체층(10)), 양자웰형 발광층(발광층(30)) 및 p형 GaN층(제2 반도체층(20))이 적층된 LED 적층 구조를 갖는다. 또한, (111)면을 전면으로 하는 실리콘 기판 상에 형성된 반도체 발광 소자(110)의 각 반도체 결정은 c축 방향으로 배향된다.
사파이어 기판보다 저렴하고, 제조 프로세스가 효율적인 비교적 큰 면적을 갖는 기판을 이용하기 위해, 실리콘 결정 상에의 질화 갈륨 결정의 성장을 시도한다. 실리콘 기판 상에 성장된 질화물 결정을 베이스 재료로 이용하여 반도체 발광 소자를 제작할 경우에는, 실리콘 기판은 가시광의 파장에 대하여 투명하지 않다. 따라서, 성장층이 실리콘 기판으로부터 분리된 박막 구조가 이용된다.
질화 갈륨 결정이 에피택셜 성장되는 실리콘의 등가적 격자 간격은, 질화 갈륨의 격자 상수보다 크다. 또한, 실리콘 결정의 열팽창 계수는 질화 갈륨의 열팽창 계수보다 작다. 따라서, 결정 성장 종료 후의 질화 갈륨 결정에는, 도 2의 (a)에 도시한 화살표 A11 및 화살표 A12와 같이, 인장 응력이 잔존한다. 또한, 도 2의 (a)에 도시한 화살표 A13 및 화살표 A14와 같이, 실리콘 결정 상에 형성된 질화물 반도체 결정계에서는, InGaN 발광층(30)으로부터 인장 응력을 더 받는다. 한편, 도 2의 (a)에 도시한 화살표 A15 및 A16과 같이, 발광층(30)은 질화 갈륨 결정층으로부터 압축 응력을 받는다. 이러한 압축 응력 및 인장 응력은 (0001)면 내로, 즉, 예를 들어, a축 방향으로 발생한다.
상술한 바와 같이, 실시 형태에 따른 반도체 발광 소자(110)에서는, 질화 갈륨의 격자 상수보다 큰 격자 상수를 갖는 InGaN 결정층으로부터 인가되는 인장 응력은, 실리콘 결정으로부터 질화 갈륨 결정층에 가해지는 인장 응력과 협력 작용(synergize)한다. 따라서, 실리콘 기판 상에 질화물 반도체 결정을 에피택셜 성장시켜, 반도체 발광 소자를 형성한 경우에는, 에피택셜 결정층 내부에 포함되는 인장 응력으로 인해, 크랙이나 결함이 발생하기 쉬울 수 있다. 따라서, 소자 제작 프로세스에서 장해를 초래하거나, 소자 특성이 열화될 수 있다.
또한, 발광층(30)의 In 조성이 높고, 발광층(30)의 평균 격자 상수가 크면, InGaN 결정층으로부터 질화 갈륨 결정층에 인가되는 인장 응력이 커지고, 소자 제작 프로세스에서 발생되는 장해가 현저해진다. 또한, InGaN 결정층의 두께가 두꺼운 경우에도, 소자 제작 프로세스에서 발생되는 장해가 현저해진다.
한편, 실시 형태에 따른 반도체 발광 소자(110)에서는, 도 1에 도시한 바와 같이, 제1 반도체층(10)의 단부에 설치된 제1 응력 인가층(16)과, 제2 반도체층(20)의 단부에 설치된 제2 응력 인가층(22)이 준비된다. 그 결과, 제1 응력 인가층(16) 및 제2 응력 인가층(22)은 제1 반도체층(10) 및 제2 반도체층(20), 즉, 베이스 재료층으로서의 제1 반도체 결정층에 압축 응력을 인가한다.
제1 응력 인가층(16)은 예를 들어, AlN층을 포함한다. 제1 응력 인가층(16)은, 단일의 AlN층을 포함하는 것에 한정되지 않고, 복수의 AlN층을 포함할 수도 있다. 또한, 제1 응력 인가층(16)은 AlGaN층을 포함할 수도 있다.
제2 응력 인가층(22)은 AlGaN층을 포함한다. 또한, 제2 응력 인가층(22)은 AlN층을 포함할 수 있다.
실시 형태에 따른 반도체 발광 소자(110)에 따르면, 베이스 재료로서의 제1 반도체 결정에 인장 응력이 인가되는 조건하에서도, 제1 응력 인가층(16) 및 제2 응력 인가층(22)은 제1 반도체 결정층에 압축 응력을 인가할 수 있다. 따라서, 크랙의 발생 또는 결함의 도입이 억제되고, 발광 효율이 높은 반도체 발광 소자가 제공될 수 있다.
예를 들어, 도 2의 (a)에 관해서 상술한 바와 같이, 인장 응력을 포함하는 박막 결정(제1 반도체 결정)이, 인장 응력을 인가하는 발광층(30)을 더 포함하는 소자 구조에서, 제1 반도체 결정층의 양 단부면에 압축 응력을 인가하는 제1 응력 인가층(16) 및 제2 응력 인가층(22)이 배치된다. 따라서, 인장 응력에 기인하는 프로세스 도중의 크랙의 발생 또는 결함의 도입에 수반되는 소자 특성의 열화가 억제될 수 있다.
또한, 실리콘 기판으로부터 분리된 박막 구조에서는, 제1 반도체층(10)의 주면(광 추출면)은 개방단(open end)(개방면)이다. 따라서, 제1 응력 인가층(16) 및 제2 응력 인가층(22)이 설치되지 않은 경우에는, 개방면인 제1 반도체층(10)의 주면(광 추출면)에는 응력이 인가되지 않는다. 이러한 개방면에서는, 에피택셜 결정층 내부에 포함되는 인장 응력에 기인하는 장해가 발생하기 쉽다. 한편, 실시 형태에 따른 반도체 발광 소자(110)에서는, 제1 응력 인가층(16) 및 제2 응력 인가층(22)이 설치되어 있기 때문에, 제1 반도체층(10)의 주면(광 추출면)이 개방단이어도, 제1 반도체 결정층에 압축 응력이 인가된다.
도 3은 실시 형태에 따른 반도체 발광 소자를 제작할 때의 결정 적층 구조의 예를 도시하는 단면 모식도이다.
도 3에 도시한 바와 같이, 본 실시 형태에 따른 반도체 발광 소자(120)에서는, 실리콘 기판(50) 상에, AlN층과 AlGaN층을 갖는 버퍼층(12)이 배치된다. 버퍼층(12) 상에는, 두께 300 나노미터(nm)의 비도핑된 장벽층(14)을 사이에 두고, 두께 15 nm의 AlN층(제1 응력 인가층(16))이 3회 반복하여 설치된다. AlN층(16) 상에는 제1 반도체층(10)이 적층된다. 제1 반도체층(10) 상에는, 두께 2 마이크로미터(μm)의 n형 GaN층(18) 및 두께 1μm의 비도핑된 GaN층(17)이 적층된다.
n형 GaN층(18) 상에는, GaN으로 구성되고 두께 3 nm의 GaN층과, In 조성 7%, 두께 1 nm의 InGaN층을 30회 반복하여 형성된 구조를 갖는 SLS(Super lattice structure:초격자 구조)층(60)이 배치된다. SLS층(60) 상에는 MQW 발광층(30)이 적층되어 있다. MQW 발광층(30)은, GaN으로 구성되고 두께 5 nm의 장벽층(34)과, In 조성 15%, 두께 3 nm의 InGaN층으로 구성되는 웰층(32)을 8회 반복하여 형성된 구조를 갖는다. 실시 형태의 반도체 발광 소자(120)에서는, 웰층(32)에서의 In의 조성비는 예를 들어, 0.12 이상 0.20 이하이다.
발광층(30) 상에는, Al 조성 20%의 p형 AlGaN층(제2 응력 인가층(22))이 배치된다. p형 AlGaN층(제2 응력 인가층(22)) 상에는 p형 GaN층(제2 반도체층(20))이 배치된다. p형 GaN층(제2 반도체층(20)) 상에는 반사 금속(90)이 배치된다.
계속해서, 반도체 발광 소자(120)의 제작 프로세스의 일례에 대하여 설명한다.
도 4의 (a) 내지 도 5의 (c)는 도 3에 도시한 반도체 발광 소자 구조를 제작하는 프로세스를 도시하는 단면 모식도이다.
우선, 박막 질화물 반도체의 결정 성장용 기판으로서 (111)면을 전면으로 하는 실리콘 기판(50)을 준비한다. 실리콘 기판(50)의 결정의 두께는 예를 들어, 대략 525 μm이다. 그러나, 실리콘 기판(50)의 결정의 두께는 이에 한정되지 않고, 예를 들어, 대략 250 내지 800 μm일 수도 있다.
일반적으로 대기 중에 놓여 있는 Si 기판(50)의 표면은 자연 산화막으로 피복된다. 따라서, 이 자연 산화막을 제거하고, 기판 표면에 수소 종단(hydrogen-termination) 처리를 실시하기 위해, 산 처리(acid treatment) 세정을 실시한다. 그 후에, 박막 성장용 기판을, 농도가 대략 1%인 희불산 용액으로 대략 1분 동안 처리를 행한다. 실리콘 결정 표면은, "수소 종단"으로 불리는 바와 같이, 수소 원자에 의해 종단되어, 수성 표면(water-repellent surface)이 된다.
계속해서, 표면이 수소 종단된 Si 기판(50)을, 유기 금속과 암모니아 가스를 원료로 이용하는 성막 장치(MOCVD 장치)에 도입하고, 두께 100 nm의 AlN층을 성막 온도 1200℃에서 성장시킨다. 여기에서는, AlN층의 성막에 MOCVD 장치를 이용하는 예를 설명했지만, 성막 방법의 선택은 임의적이다. 예를 들어, AlN층의 성막 장치로서, ECR 플라즈마 스퍼터 장치나 MBE 장치를 이용할 수 있다.
Si 기판(50) 상에의 AlN층의 성막을 MOCVD 장치 이외의 장치로 행할 경우에는, AlN층의 성막 후에 MOCVD 장치에 기판을 도입하고, 이어서 이하의 성막 공정을 계속한다.
Si 기판(50) 상에 두께 100 nm의 AlN층을 성막시킨 뒤, 기판 온도를 1100℃로 설정하고, Al 조성 25%, 두께 250 nm의 AlGaN층을 성장시킨다.
상기와 같이 형성된 AlN층 및 AlGaN층은 도 3의 버퍼층(12)에 대응한다.
그 후에, TMG(트리메틸 갈륨) 및 NH3(암모니아)를 원료로 이용하여 0.3 μm의 질화 갈륨층(14)을 형성한다. 0.3 μm의 질화 갈륨층(14)을 성장시킨 뒤, 성막 온도를 700℃로 내리고, 두께 15 nm의 AlN층(16)(제1 응력 인가층)을 성장시킨다. 또한, 두께 300 nm의 장벽층(14)을 성막 온도 1100℃에서 다시 성장시킨다. 상술한 바와 같이, 300 nm의 장벽층(14)을 사이에 두고, 저온 성장된 AlN층(16)을 3회 삽입한다.
계속해서, n형 GaN(제1 반도체층)(10)을 성장시킨다. 이때, n형 GaN(10)에는, Si가 불순물로서 1×1019cm-2의 농도로 첨가된다. 여기서, 도 3에 도시한 바와 같이, AlN층(16) 상에 n형 GaN(10)을 직접 형성하는 대신에, 불순물을 포함하지 않는 장벽층(비도핑된 장벽층)(17)을 대략 두께 1 내지 3 μm로 성장시킨 후, n형 GaN층(18)을 적층할 수 있다. 즉, 제1 반도체층(10)은 비도핑된 GaN층(17)과 n형 GaN층(18)이 적층된 구조를 가질 수 있다.
n형 GaN(10)의 성장 후에, 이 n형 질화 갈륨 결정층(10) 상에, InGaN과 GaN의 다층막으로 구성되는 SLS층(60) 및 발광층(MQW 발광층)(30)을 적층한다. 또한, 발광층(30)을 빛나게 하기 위한 전류를 주입하기 위해, 결정 구조의 상부측에는 p형(Mg)을 도핑한다. 이때, 발광층(30) 상에는, Al 조성 20%의 AlGaN층(22)(제2 응력 인가층)과 Al을 포함하지 않는 p형 GaN(제1 반도체층)(20)이 형성된다.
여기에서, n형 GaN 결정층(10), 발광층(30) 및 p형 GaN(20)의 박막 결정 성장의 방법으로서 유기 금속(metalorganic) 화학 기상 성막법(MOCVD법)을 이용했지만, 이에 한정되는 것은 아니다. n형 GaN 결정층(10), 발광층(30) 및 p형 GaN(20)의 박막 결정 성장의 방법은, 일반적으로 질화물 반도체 결정 성장에 이용되는 박막 결정 성장법인 분자선 에피택시(MBE: Molecular Beam Epitaxy)법, HVPE(Hydride Vapor Phase Epitaxy)법 등을 포함하는 임의의 방법일 수 있다.
상술한 바와 같이, 도 4의 (a)에 도시한 바와 같이, LED 구조의 박막 결정층(결정 성장층)(70)을 에피택셜 성장시킬 수 있다. 그 후, 도 4의 (b)에 도시한 바와 같이, 제2 반도체층(20)의 표면 상에, 반사막과 콘택트층으로서의 Ag을 포함하는 금속막(반사 금속(90)), 예를 들어, 은 니켈층을 적층한 후, 접합 금속(예를 들어, 금 주석 합금)을 사이에 두고, 실리콘 또는 구리 등의 도전성 지지 기판(40)에 접합시킨다.
계속해서, 도 4의 (c)에 도시한 바와 같이, 박막 결정 성장용 기판인 Si 기판(50)을 제거한다. 제2 반도체층(20) 측에 지지 기판(40)을 접합한 후, 성장 기판을 연삭함으로써 성장용 Si 기판(50)을 제거하는 것이 가능하다. 이때, Si 기판(50)을 연삭에 의해 대부분 제거한 후, 최종적으로 SF6 가스를 에천트로 이용하는 드라이에칭에 의해 조금 남은 Si를 제거함으로써, Si 기판(50) 상에 최초로 형성된 AlN층(버퍼층(12))을 노출시킬 수 있다.
여기서, AlN층은 다이오드의 저항 성분을 높게 하는, 비교적 높은 특정 저항을 갖는다. 따라서, 예를 들어, 도 3에 관해 상술한 적층 구조를 갖는 반도체 발광 소자에서는, AlN 버퍼층(예를 들어, AlN층을 포함하는 버퍼층(12)) 및 AlN 응력 인가층(예를 들어, AlN층을 포함하는 제1 응력 인가층(16))을 제거하여, n형 GaN층(18)을 노출시킨 후에, 러프닝 가공(도 1 참조)을 실시하는 예가 있다.
또한, AlN 버퍼층 또는 AlN 응력 인가층은, 전극 형성을 고려하는 경우에는, 높은 콘택트 저항을 갖는다. 또한, 상술한 바와 같이 시리즈 저항 성분(series resistance component)이 증가한다. 따라서, 일반적인 프로세스에서는, AlN 버퍼층 및 AlN 응력 인가층을 제거하여 n형 GaN층(18)을 노출시킨 후, 러프닝 가공을 실시한다. 이 경우에는, 제1 반도체 결정층에 압축 응력을 인가하는 것이 불가능하여, 인장 응력에 기인하는 장해가 발생되기 쉽다. 본 발명자가 실시한 실험에서는, 실리콘 기판(50)(에피택셜 성장용 기판)을 제거한 뒤, AlN 버퍼층(예를 들어, AlN층을 포함하는 버퍼층(12)) 및AlN 응력 인가층(예를 들어, AlN층을 포함하는 제1 응력 인가층(16))을 제거한 후 n형 GaN층(18)을 노출시키는 경우, n형 GaN층(18)에 인가되는 인장 응력에 기인하여, 5 내지 0.5밀리미터(mm) 간격으로 밀도가 대략 2 내지 20cm-1인 새로운 크랙이 발생한다는 것을 알았다. 또한, 실제로 LED의 동작 시에는 소자 온도가 상승하기 때문에, 제1 응력 인가층(16)이 설치되지 않은 구조에서는, 소자 동작 시에도 새로운 크랙이나 결함이 발생하여, 소자 특성이 열화될 수 있다.
한편, 실시 형태의 반도체 발광 소자에서는, AlN 응력 인가층은 제거되지 않고 남아 있다(예를 들어, 도 1에 도시한 "제1 응력 인가층(16)" 참조). 따라서, 제1 반도체 결정층에 압축 응력을 인가하여, 인장 응력에 기인하는 장해의 발생을 억제할 수 있다.
그 후, 도 5의 (a)에 도시한 바와 같이, 결정 성장층(70)을 소자 사이즈의 질화물 반도체 결정층부(70a)로 분할한다. 이때, p형 전극(제2 전극(82)) 금속보다 아래의 기판측은 분할하지 않는 상태로 유지한다. 계속해서, 도 5의 (b)에 도시한 바와 같이, n측 전극(제1 전극(81))을 형성하는 부분을 마스크(89)로 보호한 뒤, KOH 용액에 의해 질화물 반도체 표면(제1 반도체층(10))측에, 깊이가 대략 500 nm의 러프닝 가공을 실시한다. 이때, 표면에 노출된 AlN 및 AlGaN층(버퍼층(12))은에칭에 의해 제거된다. 또한, 예를 들어, 결정 성장층(70)(질화물 반도체 결정층부(70a))의 내부에 포함되는 3층의 AlN층(16)에 대해서는, 질화물 반도체 표면 상의 러프닝 가공에 의해 최상층(질화물 반도체 표면측의 층)이 분리되는 한편, 최하층의 2층의 AlN층(16)은 오목부보다 아래측에 연속막으로서 남겨진다. 이에 대하여는, 후에 상세하게 설명한다.
마지막으로, 도 5의 (c)에 도시한 바와 같이, n형 전극 생성부를 보호하는 마스크(89)를 제거하고, 에칭에 의해 n형 GaN을 노출시켜, n형 전극을 형성한다.
계속해서, 실시 형태에 따른 반도체 발광 소자의 다른 일례에 대하여, 첨부된 도면을 참조하여 설명한다.
도 6의 (a) 및 도 6의 (b)는 실시 형태에 따른 반도체 발광 소자의 다른 예를 도시하는 단면 모식도 및 사진도이다.
도 7은 실시 형태에 따른 반도체 발광 소자의 또 다른 예를 도시하는 단면 모식도이다.
도 6의 (b)는 도 6의 (a)에 도시한 범위 B1의 확대 사진도이다.
도 6의 (a)에 도시한 반도체 발광 소자(130)는, 도 1에 관해 설명한 반도체 발광 소자(110)와 마찬가지로, 제2 반도체층(20), MQW 발광층(30), 제1 반도체층(10), 제1 응력 인가층(16), 제2 응력 인가층(22), 제1 전극(81) 및 제2 전극(82)을 포함한다. 제1 반도체층(10)은 비도핑된 GaN층(17)과 n형 GaN층(18)이 적층된 구조를 갖는다. 이들은 도 1 및 도 3에 관해서 설명한 바와 동일하다.
도 7에 도시한 반도체 발광 소자(140)에서와 같이, MQW 발광층(30) 상에는, InGaN과 GaN의 다층막으로 구성되는 SLS층(60)이 배치될 수 있다. 또한, 제2 응력 인가층은 AlN 다층막으로 구성되는 SLS층(24)을 포함할 수 있다.
도 6의 (b)에 도시한 바와 같이, 제1 응력 인가층(16)의, 제1 반도체층(10)과의 반대측에는 광 추출층이 설치된다. 광 추출층의, 제1 응력 인가층(16)과의 반대측의 표면(광 추출면)에는 요철이 설치된다. 러프닝 가공이 실시된 광 추출면의 표면에는, SiO2를 포함하는 보호막(15)이 형성된다. 또한, 도 6의 (a)에 도시한 반도체 발광 소자(130)에서는, 반도체 표면의 러프닝 가공에 의해, 결정 성장층(70)(도 4의 (a) 등 참조)의 내부에 포함되는 3층의 AlN층(16) 중 최상층(광 추출면측의 층) 및 이 최상층 아래의 제1층째의 AlN층(16)이 분리된다. 한편, 최상층 아래의 2층째의 AlN층(16)은 오목부보다 하측에 연속막으로서 남아있다.
또한, 연속막으로서 남아있는 AlN층(제1 응력 인가층)의 구성은 이에 한정되는 것은 아니다. 예를 들어, 도 1에 도시한 바와 같이, 최상층의 AlN층(16)의 위치에 관한 광 추출면의 러프닝 가공이 얕을 수 있어, 모든 AlN층(16)이 연속막으로서 남을 수도 있다.
상술한 바와 같이, 복수층의 AlN층(16) 중 임의의 층이 연속막으로서 남게 되므로, AlN층(16)은 제1 반도체 결정층에 압축 응력을 인가할 수 있다. 그 결과, 크랙의 발생 또는 결함의 도입에 기인하는 소자 특성의 열화를 억제하여, 발광 효율이 높은 반도체 발광 소자를 제공할 수 있다.
즉, 제1 응력 인가층(16)으로서 요구되는 AlN의 두께는 AlN층이 단층인 경우에는 15 nm 이상이다. 또한, AlN층은 복수층일 수 있다. 복수층의 AlN이 서로 인접할 경우에는, 합계 두께가 15 nm 이상이기만 하면 된다.
또한, 도 6의 (a)에 도시한 반도체 발광 소자(130)에서, 제1 반도체층(10)은 두께 1μm의 비도핑된 GaN층(17) 및 두께 2μm의 n형 GaN층(18)으로 구성되어, 합계 3μm의 두께를 갖지만, 제1 응력 인가층(16)로서 요구되는 AlN의 두께는 제1 반도체층(10)의 두께에 의존한다. 즉, 제1 반도체층(10)의 두께가 얇은 경우에는, 제1 응력 인가층(16)의 두께가 얇을 수 있다. 보다 구체적으로는, 제1 반도체층(10)이 두께 2μm의 n형 GaN층으로 구성되는 경우에는, 제1 응력 인가층(16)의 AlN의 두께는 10nm 이상이기만 하면 된다.
또한, 제1 응력 인가층(16)은 AlGaN층으로 형성될 수 있다. 제1 응력 인가층(16)이 AlGaN으로 형성되는 경우에는, 그의 Al 조성과 두께 간의 관계가 등가적인 AlN층의 두께와 동등한 것이 단지 필요하다. 즉, 제1 반도체층(10)의 두께가 3μm인 경우, Al 조성 50%의 AlGaN층이 제1 응력 인가층(16)이 되도록 하기 위해서는, AlGaN의 두께가 30nm 이상이기만 하면 된다. 또한, 제1 응력 인가층(16)은 AlN과 AlGaN의 복합층 또는 서로 조성이 상이한 복수의 AlGaN으로 형성될 수 있다. 그 경우에도, 요구되는 두께는 등가적인 AlN의 두께로부터 추정될 수 있다.
제1 응력 인가층(16)은 개방면인 광 추출면측에 설치되는 반면, 제2 응력 인가층(22)은 반사 금속(90) 및 접합 금속과 접하는 측에 배치되는 제2 반도체층(20)과 접하여 형성된다. 즉, 제2 반도체층(20)은 반사 금속(90)막으로 고정되어 있기 때문에, 제2 반도체층(20)에는 제1 반도체층(10) 보다 크랙이나 결함이 도입되기 어렵다. 따라서, 제2 응력 인가층(22)에 요구되는 등가적인 AlN층의 두께는 제1 응력 인가층(16)에 요구되는 등가적인 AlN층의 두께보다 얇다. 도 6의 (a)에 도시한 반도체 발광 소자(130)의 제2 응력 인가층(22)으로서, 두께 5 nm, Al 조성 20%의 AlGaN층을 이용한다. 또한, 도 7에 도시한 반도체 발광 소자(140)의 제2 응력 인가층으로서, 두께 3 nm, Al 조성 15%의 AlGaN층을 두께 3 nm의 GaN층으로 끼운 SLS층(3 주기)(24)을 이용한다. 제2 응력 인가층은 Al 조성 10%, 두께 5 nm인 AlGaN층일 수 있다. 또한, 제2 응력 인가층(22)은 생략될 수도 있다.
제1 응력 인가층(16)에 의해 제1 반도체층(10)에 압축 응력을 인가할 수 없는 경우에는, 인장 응력의 영향하의 크랙의 발생 또는 결함의 도입으로 인해 소자 특성이 열화된다. 또한, 인장 응력의 영향에 의한 이들 장해는, MQW 발광층(30)의 평균 In 조성이 높고, MQW 발광층(30)의 평균 격자 상수가 큰 경우에 현저하게 된다. 또한, 인장 응력의 영향에 의한 장해는, MQW 발광층(30)의 두께가 두꺼운 경우에도 현저하게 된다.
구체적으로는, MQW 발광층(30) 내에서, InGaN층으로 구성되는 웰층(32)의 In 조성이 16%이고, 웰층(32)의 두께가 3.5 nm 보다 두꺼운 경우, 또한, GaN층으로 구성되는 장벽층(34)의 두께가 10.5 nm보다 얇은 경우, 인장 응력의 영향에 의한 장해는 현저하게 된다. 상술한 조건에서는, 평균 In 조성은 4.0%이다. 여기서, 본원의 명세서에서, "평균 In 조성"은, 웰층(32)의 두께가 t1이고 웰층(32)에서의 In 조성이 x1이고 장벽층(34)의 두께가 t2이며 장벽층(34)에서의 In 조성이 x2이라고 가정할 때,(t1×x1+t2×x2)/(t1+t2)로 나타내는 비율을 지칭한다. 또한, 상술한 조건에서, 웰층(32)의 수가 4쌍보다 많을 때, 인장 응력의 영향에 의한 장해는 현저하게 된다. 이것은, 상술한 MQW 발광층(30)의 경우에는, 56nm 이상의 두께에 대응한다.
또한, MQW 발광층(30) 내에서, InGaN층으로 구성되는 웰층(32)의 In 조성이 12%이고, 웰층(32)의 두께가 3 nm보다 두꺼운 경우, 또한, GaN층으로 구성되는 장벽층(34)의 두께가 5 nm 보다 얇은 경우에도, 인장 응력의 영향에 의한 장해는 또한 현저하게 된다. 상술한 조건에서, 평균 In 조성은 4.5%이다. 또한, 상술한 조건에서, 웰층(32)의 수가 6쌍보다 많을 때, 인장 응력의 영향에 의한 장해는 현저하게 된다. 이것은, 상술한 MQW 발광층(30)의 경우에는, 48 nm 이상의 두께에 대응한다.
또한, MQW 발광층(30)의 장벽층(34)에 In을 포함하는 InGaN을 이용한 경우에도, GaN층에 인가되는 인장 응력에 기인한 장해는 또한 현저하게 된다. 이 경우에도, 평균의 등가적인 In 조성의 크기로 크랙의 발생 또는 결함의 도입 등의 장해 발생의 위험성을 평가할 수 있다.
제1 전극(81)은, 제1 응력 인가층(16)을 관통하여, 제1 반도체층(10)에 전기적으로 접속된다. 제2 전극(82)에서는, 도시하지 않은 인출부가 도 6의 (a)에 나타낸 단면에 대하여 수직 방향(지면에 수직인 방향)으로 형성된다.
본 명세서에서, "질화물 반도체"는, BxInyAlzGa1 -x-y- zN(0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z≤1)의 화학식에서 조성비 x, y 및 z를 각각의 범위 내에서 변화시켜 얻어진 모든 조성을 갖는 반도체를 포함하는 것으로 가정한다. 또한, 상술한 화학식에서, N(질소) 이외의 V족 원소를 더 포함하는 것, 도전형 등의 각종 물성을 제어하기 위해 첨가되는 각종 원소를 더 포함하는 것, 및 의도하지 않게 포함되는 각종 원소를 더 포함하는 것도, "질화물 반도체"에 포함된다고 가정한다.
이상, 구체예를 참조하여, 본 발명의 실시 형태에 대하여 설명했다. 그러나, 본 발명은 이들 구체예에 한정되는 것은 아니다. 예를 들어, 반도체 발광 소자에 포함되는 발광층, 반도체층 등의 각 요소의 구체적인 구성에 대하여는, 당업자가 공지된 범위로부터 적절히 선택함으로써, 본 발명을 마찬가지로 실시하고, 마찬가지의 효과를 얻을 수 있는 한, 본 발명의 범위에 포함된다.
소정의 실시 형태를 설명하였지만, 이들 실시 형태는 단지 예로서 제시했을 뿐이며 본 발명의 범위를 한정하고자 하는 것은 아니다. 실제로, 본원에 개시되는 신규한 실시 형태는 다양한 그 밖의 형태로 구현될 수 있고, 또한, 본 발명의 요지에서 벗어남 없이, 본원에 개시된 실시 형태에 있어서 다양한 생략, 대체 및 변경이 이루어질 수 있다. 그러한 실시 형태 또는 변형은, 본 발명의 범위 및 요지에 포함되는 것과 마찬가지로, 첨부하는 특허청구범위 및 그의 균등한 범위에 포함되는 것이다.
110: 반도체 발광 소자
10: 제1 도전형의 제1 반도체층
20: 제2 도전형의 제2 반도체층
30: 발광층
16: 제1 응력 인가층
34: 복수의 장벽층
32: 웰층
81: 제1 전극
82: 제2 전극
90: 반사 금속

Claims (20)

  1. 반도체 발광 소자로서,
    질화물 반도체 결정을 포함하고, (0001)면 내에 인장 응력(tensil stress)을 갖는 제1 도전형의 제1 반도체층;
    질화물 반도체 결정을 포함하고, (0001)면 내에 인장 응력을 갖는 제2 도전형의 제2 반도체층;
    상기 제1 반도체층과 상기 제2 반도체층 사이에 설치되고, 질화물 반도체 결정을 포함하며, 평균 격자 상수가 상기 제1 반도체층의 격자 상수보다 큰 발광층; 및
    상기 제1 반도체층의, 상기 발광층과는 반대측에 설치되고, 상기 제1 반도체층에 압축 응력을 인가하는 제1 응력 인가층
    을 포함하는, 반도체 발광 소자.
  2. 제1항에 있어서,
    상기 제2 반도체층의, 상기 발광층과는 반대측의 면에 설치되고, 상기 제2 반도체층에 압축 응력을 인가하는 제2 응력 인가층을 더 포함하는, 반도체 발광 소자.
  3. 제1항에 있어서,
    상기 제1 응력 인가층은 Alx1Ga1 -x1N(0≤x1<1)을 포함하는, 반도체 발광 소자.
  4. 제2항에 있어서,
    상기 제2 응력 인가층은 Alx2Ga1 -x2N(0<x2<1)을 포함하는, 반도체 발광 소자.
  5. 제1항에 있어서,
    상기 제1 반도체층은 불순물을 포함하지 않는 질화물 반도체층을 포함하는, 반도체 발광 소자.
  6. 제1항에 있어서,
    상기 발광층은 복수의 장벽층과, 상기 복수의 장벽층들 사이에 설치된 웰층을 포함하고,
    상기 평균 격자 상수는 상기 장벽층의 격자 상수와, 상기 웰층의 격자 상수를 두께 배분(thickness distribution)으로 가중(weight)하고 그 결과를 평균하여 얻어진 격자 상수인, 반도체 발광 소자.
  7. 제6항에 있어서,
    상기 웰층은 복수로 설치되며,
    각각의 웰층은 상기 장벽층들 사이의 각 공간에 배치되는, 반도체 발광 소자.
  8. 제1항에 있어서,
    상기 제1 반도체층 및 상기 제2 반도체층 중 적어도 어느 하나의 결정층이 성장되는 결정 기판이 되는 실리콘의 등가적인(equivalent) 격자 간격은, 상기 제1 반도체층의 격자 상수보다 큰, 반도체 발광 소자.
  9. 제8항에 있어서,
    상기 제1 반도체층 및 상기 제2 반도체층 중 적어도 어느 하나의 결정층이 성장되는 결정 기판이 되는 실리콘의 결정의 열팽창 계수는, 상기 제1 반도체층의 열팽창 계수보다 작은, 반도체 발광 소자.
  10. 제1항에 있어서,
    상기 제1 반도체층 및 상기 제2 반도체층 중 적어도 어느 하나의 결정층이 성장되는 결정 기판이 되는 실리콘의 등가적인 격자 간격은, 상기 제2 반도체층의 격자 상수보다 큰, 반도체 발광 소자.
  11. 제10항에 있어서,
    상기 제1 반도체층 및 상기 제2 반도체층 중 적어도 어느 하나의 결정층이 성장되는 결정 기판이 되는 실리콘의 결정의 열팽창 계수는, 상기 제2 반도체층의 열팽창 계수보다 작은, 반도체 발광 소자.
  12. 제1항에 있어서,
    상기 발광층은 In을 포함하는 층을 구비하고,
    상기 발광층의 평균 In 조성은 4.0% 이상이며,
    상기 발광층의 두께는 56나노미터 이상인, 반도체 발광 소자.
  13. 제1항에 있어서,
    상기 발광층은 In을 포함하는 층을 구비하고,
    상기 발광층의 평균 In 조성은 4.5% 이상이며,
    상기 발광층의 두께는 48나노미터 이상인, 반도체 발광 소자.
  14. 제1항에 있어서,
    상기 제2 반도체층의, 상기 발광층과는 반대측에 설치되고, 상기 제1 응력 인가층, 상기 제1 반도체층, 상기 발광층 및 상기 제2 반도체층을 지지하는 지지 기판을 더 포함하는, 반도체 발광 소자.
  15. 제1항에 있어서,
    상기 제1 응력 인가층을 관통하여, 상기 제1 반도체층에 전기적으로 접속되는 제1 전극을 더 포함하는, 반도체 발광 소자.
  16. 제1항에 있어서,
    상기 제2 반도체층에 전기적으로 접속된 제2 전극을 더 포함하는, 반도체 발광 소자.
  17. 제16항에 있어서,
    상기 제2 반도체층 위에 설치된 반사 금속을 더 포함하고,
    상기 제2 전극은 상기 반사 금속을 통해 상기 제2 반도체층에 전기적으로 접속되는, 반도체 발광 소자.
  18. 제1항에 있어서,
    상기 제1 응력 인가층의, 상기 제1 반도체층과는 반대측에 설치된 광 추출층을 더 포함하고,
    상기 광 추출층의, 상기 제1 응력 인가층과는 반대측의 표면에 요철이 설치되어 있는, 반도체 발광 소자.
  19. 제18항에 있어서,
    상기 제1 응력 인가층은 복수의 층을 포함하고,
    상기 제1 응력 인가층에 포함되는 층들 중 적어도 하나는 상기 요철에 의해 분리되지 않고 연속층으로서 존재하는, 반도체 발광 소자.
  20. 제1항에 있어서,
    상기 발광층으로부터 방출되는 광은 상기 제1 반도체층 및 상기 제1 응력 인가 층을 통하여 외부로 출사되는, 반도체 발광 소자.
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