JP5836166B2 - 半導体素子および半導体素子の製造方法 - Google Patents

Description

この発明は、III族窒化物半導体素子およびIII族窒化物半導体素子の製造方法に関する。

窒化ガリウムに代表されるIII族窒化物半導体は、バンドギャップが広く、青色系の発光が可能であることから、ＬＥＤ（発光ダイオード）などの発光素子に広く用いられている。

一般的な窒化物半導体発光素子は、ＭＯＣＶＤ法やＭＢＥ法を用いた結晶成長によって、サファイアなどの基板上に成膜される。

このようなIII族窒化物半導体を用いた発光素子の発光特性向上のために、発光素子内部への光の閉じ込めを低減させ、光取り出し効率を向上する方法として、例えば、特開２００２−２８０６１１号公報（特許文献１）が挙げられる。

この特許文献１には、サファイア基板の表面に凹凸を形成し、その上にIII族窒化物半導体層を成長させる方法が提案されている。この方法では、サファイア基板とIII族窒化物半導体層との界面が凹凸となり、サファイア基板とIII族窒化物半導体層との屈折率の違いによる界面での光の乱反射により、発光素子の内部への光の閉じ込めを低減させることができ、光取り出し効率を向上させることができる。

また、特開２００９−１２３７１７号公報（特許文献２）には、基板上に、基板のＣ面に非平行の表面からなる複数の凸部を、形成することにより、基板上に、Ｃ面からなる平面と凸部とからなる上面を、形成する基板加工工程が開示されており、その加工された基板上に、III族窒化物半導体層を成長させる方法も記載されている。

特開２００２−２８０６１１号公報 特開２００９−１２３７１７号公報

ところで、一般的にサファイア基板の表面に凹凸を形成すると、その上に結晶性の優れたIII族窒化物半導体層を成長させることが難しいという問題がある。例えば、成長した半導体層表面にピットや白濁が生じやすくなることや、クラックが発生しやすくなることや、格子歪みが大きくなり結晶性が悪化することなどがある。

そこで、この発明の課題は、結晶性の優れたIII族窒化物からなる半導体素子を提供することである。また、この半導体素子を安定して製造する方法を提供することである。

上記課題を解決するため、この発明の半導体素子は、
表面に複数の凸部が形成された基板と、
上記基板の上記複数の凸部以外の平坦部上に形成されたIII族窒化物半導体からなる第１半導体層と、
上記第１半導体層上に形成されたIII族窒化物半導体からなる第２半導体層と
を備え、
上記第２半導体層の頂部は、ファセット結晶面で形成され、
隣り合う上記凸部の中心間の間隔をＤ［μｍ］とし、
上記凸部の幅をｄ［μｍ］とし、
上記第１半導体層の高さをｔ１［μｍ］とし、
上記第２半導体層の高さをｔ２［μｍ］とすると、
０．８×（Ｄ−ｄ）＜（ｔ１＋ｔ２）＜２．０［μｍ］
を満たすことを特徴としている。

この発明の半導体素子によれば、０．８×（Ｄ−ｄ）＜（ｔ１＋ｔ２）＜２．０［μｍ］を満たすので、結晶性の優れた半導体素子を安定して作製することができる。そして、この半導体素子を発光素子に用いることで、光取り出し効率および内部量子効率に優れた発光素子を作製することができる。

これに対して、（ｔ１＋ｔ２）が０．８×（Ｄ−ｄ）よりも小さいと、第２半導体層の頂部に平面部が出現して、結晶性が悪くなる。一方、（ｔ１＋ｔ２）が２．０［μｍ］よりも大きいと、第２半導体層上に形成されると共に平坦性の良い膜を得るための第３半導体層の膜厚が大きくなってしまうため、クラックが発生しやすくなる。

また、一実施形態の半導体素子では、
上記第１半導体層の高さｔ１は、
０．１［μｍ］＜ｔ１＜０．５［μｍ］
を満たす。

この実施形態の半導体素子によれば、０．１［μｍ］＜ｔ１＜０．５［μｍ］を満たすので、結晶性の一層優れた半導体素子を形成することができる。

これに対して、ｔ１が０．１μｍよりも小さいと、第１半導体層が平坦にはならないため、結晶性の悪化やピット発生の原因となる。一方、ｔ１が０．５μｍよりも大きいと、基板の凸部の頂点周辺にも結晶が成長しやすくなり、基板の平坦部から成長した結晶と基板の凸部から成長した結晶とが会合するおそれがあり、この会合の際に結晶歪みを増大させて、結晶性の悪化を招く。

また、一実施形態の半導体素子の製造方法では、
表面に複数の凸部が形成された基板の上記複数の凸部以外の平坦部上にIII族窒化物半導体からなる第１半導体層を形成する第１の工程と、
上記第１半導体層上にIII族窒化物半導体からなる第２半導体層を形成する第２の工程と、
上記第２半導体層上にIII族窒化物半導体からなる第３半導体層を形成する第３の工程と
を備え、
上記第１半導体層を成長させる温度をＴ１とし、
上記第２半導体層を成長させる温度をＴ２とし、
上記第３半導体層を成長させる温度をＴ３とすると、
Ｔ３＞Ｔ１＞Ｔ２
を満たす。

この実施形態の半導体素子の製造方法によれば、Ｔ３＞Ｔ１＞Ｔ２を満たすので、Ｔ３は、Ｔ１、Ｔ２よりも大きくなり、これによって、第３半導体層の横方向の成長が進行して、この第３半導体層によって第２半導体層のファセット面をより効率的に埋めることができる。

また、Ｔ１は、Ｔ２よりも大きくなり、これによって、第１半導体層は基板の凸部に成長しにくくなって平坦性の良い半導体層が得られると共に、第２半導体層のファセット面を安定して成長させることが容易となる。

したがって、品質のよい半導体素子を安定して製造することができる。

また、一実施形態の半導体素子の製造方法では、
表面に複数の凸部が形成された基板の上記複数の凸部以外の平坦部上にIII族窒化物半導体からなる第１半導体層を形成する第１の工程と、
上記第１半導体層上にIII族窒化物半導体からなる第２半導体層を形成する第２の工程と、
上記第２半導体層上にIII族窒化物半導体からなる第３半導体層を形成する第３の工程と
を備え、
上記第１半導体層を成長させる圧力をＰ１とし、
上記第２半導体層を成長させる圧力をＰ２とし、
上記第３半導体層を成長させる圧力をＰ３とすると、
Ｐ２≧Ｐ１＞Ｐ３
を満たす。

この実施形態の半導体素子の製造方法によれば、Ｐ２≧Ｐ１＞Ｐ３を満たすので、Ｐ３は、Ｐ１、Ｐ２よりも小さくなり、これによって、第３半導体層の横方向の成長が進行して、この第３半導体層によって第２半導体層のファセット面をより効率的に埋めることができる。

また、Ｐ２は、Ｐ１と同じかそれよりも大きくなり、これによって、第１半導体層は基板の凸部に成長しにくくなって平坦性の良い半導体層が得られると共に、第２半導体層のファセット面を安定して成長させることが容易となる。

したがって、品質のよい半導体素子を安定して製造することができる。

また、一実施形態の半導体素子の製造方法では、
隣り合う上記凸部の中心間の間隔をＤ［μｍ］とし、
上記凸部の幅をｄ［μｍ］とし、
上記第１半導体層の高さをｔ１［μｍ］とし、
上記第２半導体層の高さをｔ２［μｍ］とすると、
０．８×（Ｄ−ｄ）＜（ｔ１＋ｔ２）＜２．０［μｍ］
を満たす。

この実施形態の半導体素子の製造方法によれば、０．８×（Ｄ−ｄ）＜（ｔ１＋ｔ２）＜２．０［μｍ］を満たすので、結晶性の優れた半導体素子を安定して作製することができる。そして、この半導体素子を発光素子に用いることで、光取り出し効率および内部量子効率に優れた発光素子を作製することができる。

これに対して、（ｔ１＋ｔ２）が０．８×（Ｄ−ｄ）よりも小さいと、第２半導体層の頂部に平面部が出現して、結晶性が悪くなる。一方、（ｔ１＋ｔ２）が２．０［μｍ］よりも大きいと、第２半導体層上に形成されると共に平坦性の良い膜を得るための第３半導体層の膜厚が大きくなってしまうため、クラックが発生しやすくなる。

この発明の半導体素子によれば、０．８×（Ｄ−ｄ）＜（ｔ１＋ｔ２）＜２．０［μｍ］を満たすので、結晶性の優れた半導体素子を安定して作製することができる。

この発明の半導体素子の製造方法によれば、Ｔ３＞Ｔ１＞Ｔ２、または、Ｐ２≧Ｐ１＞Ｐ３を満たすので、品質のよい半導体素子を安定して製造することができる。

本発明の一実施形態の半導体素子の断面図である。 上記半導体素子の基板の状態を示す上面図である。 上記半導体素子の第１半導体層の状態を示す断面図である。 上記半導体素子の第２半導体層の状態を示す断面図である。 上記半導体素子の第２半導体層の状態を示す上面図である。 上記半導体素子の製造工程を示す断面図である。 上記半導体素子の製造工程を示す断面図である。 上記半導体素子の製造工程を示す断面図である。 上記半導体素子の製造工程を示す断面図である。 実施例１に係る半導体素子の上面を示すＳＥＭ写真である。 実施例１に係る半導体素子の断面を示すＳＥＭ写真である。 比較例１に係る半導体素子の上面を示すＳＥＭ写真である。 比較例２に係る半導体素子の上面を示すＳＥＭ写真である。

以下、この発明を図示の実施の形態により詳細に説明する。

この明細書において、「Ａ上にＢ」という表現は、Ａの上面にＢの底面が接するようにＢが形成されている場合と、Ａの上面に１以上の層が形成され、さらにその上にＢが形成されている場合の両方を含むものである。また、Ａの上面とＢの底面が部分的に接していて、その他の部分では、ＡとＢの間に１以上の層が存在している場合も、上記表現に含まれる。

図１は、この発明の一実施形態の半導体素子を示す簡略断面図である。図１に示すように、この半導体素子は、表面に複数の凸部１０１が形成された基板１００と、基板１００の平坦部１０２上に形成されたIII族窒化物からなる第１半導体層１１１と、第１半導体層１１１上に形成されたIII族窒化物からなる第２半導体層１１２と、第２半導体層１１２のファセットを埋めるように形成されたIII族窒化物からなる第３半導体層１１３とを有している。

上記基板１００は、III族窒化物半導体とは異なる材料から構成される。例えば、サファイア、炭化ケイ素、シリコン、酸化亜鉛等が挙げられ、特にサファイアが好ましい。

図２は、上記複数の凸部１０１が形成された上記基板１００を説明する平面図であり、基板１００の表面の一例を示している。

図１と図２に示すように、上記基板１００の凸部１０１が形成されていない領域が、平坦部１０２となる。凸部１０１の形成方法としては、例えば、通常のフォトリソグラフィ技術を用いて凸部形状に応じてパターン化し、ドライエッチング法などを用いてエッチング加工を行うことである。

上記基板１００に形成された複数の凸部１０１は、所定の幅ｄと高さを有し、均一な大きさおよび形状になるように形成されている。本実施の形態では、凸部の形状としては、例えば、半球状を挙げることができる。ただし、本発明においては、凸部１０１の形状は特に限定されない。

ここで、上記凸部１０１の幅ｄとは、凸部１０１の最大径であり、幅ｄは、０．０５μｍ〜５μｍであることが好ましい。幅ｄが０．０５μｍ未満では、基板１００を用いてIII族半導体発光素子を作製した場合、発光を乱反射させる効果が十分に得られない恐れがある。また、幅ｄが５μｍより大きい場合、平坦な第１半導体層１１１を得ることが非常に困難である。したがって、幅ｄを上記範囲に限定することで、発光を乱反射させる効果を十分に得られ、かつ、平坦な第１半導体層１１１を得ることができる。

また、上記複数の凸部１０１は、基板１００の表面に所定の距離を設けて設置されており、隣り合う凸部１０１，１０１の中心間の間隔をＤとする。凸部１０１の配列は、格子状、千鳥状などがあるが、これに限定されるものではない。

なお、上記凸部１０１の形状は、平面視、円形以外に、楕円形や長円形や矩形などであってもよい。凸部１０１の幅ｄの方向と、隣り合う凸部１０１，１０１の間隔Ｄの方向とは、同一方向である。

図３は、上記複数の凸部１０１が形成された基板１００上に形成された第１半導体層１１１を説明する断面図である。

図１と図３に示すように、上記第１半導体層１１１は、III族窒化物半導体からなり、基板１００の平坦部１０２上に形成されている。III族窒化物半導体としては、Ａｌ_ｘＧａ_ｙＩｎ_ｚＮ（ｘ＋ｙ＋ｚ＝１、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１）が挙げられ、特にＧａＮが結晶性、生産性の観点から好ましい。

ここで、第１半導体層１１１の高さｔ１は、０．１μｍ＜ｔ１＜０．５μｍの範囲であることが好ましい。ｔ１が０．１μｍより小さい場合、第１半導体層１１１が平坦にはならないため、結晶性の悪化やピット発生の原因となる。一方、ｔ１が０．５μｍより大きい場合、凸部１０１の頂点の周辺にも結晶が成長しやすくなり、平坦部１０２から成長した結晶と凸部１０１から成長した結晶とが会合するおそれがあり、この会合の際に結晶歪みを増大させ、結晶性の悪化を招く。

したがって、第１半導体層１１１の状態がその上に形成される層の結晶性に大きな影響を与えるため、特に第１半導体層１１１の高さｔ１を上記範囲に限定することで、結晶性の優れた半導体素子を形成することができる。

図４は、上記第１半導体層１１１上に形成された第２半導体層１１２を説明する断面図であり、図５は、上記第２半導体層１１２の表面を示す上面図である。

図４と図５に示すように、上記第２半導体層１１２は、III族窒化物半導体からなり、第１半導体層１１１上に形成されている。III族窒化物半導体としては、Ａｌ_ｘＧａ_ｙＩｎ_ｚＮ（ｘ＋ｙ＋ｚ＝１、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１）が挙げられ、特にＧａＮが結晶性、生産性の観点から好ましい。

ここで、上記第２半導体層層１１２の頂部は、ファセットをなす結晶面でのみ形成されている。すなわち、第２半導体層層１１２の頂部は、ファセットをなす結晶面が頂部で交差する山型の形状をしており、この頂部には、ファセットをなす結晶面以外の結晶面を有していない。このような第２半導体層１１２を形成することにより、この第２半導体層１１２を埋めるように形成された第３半導体層１１３の結晶性が向上する。

なお、上記第２半導体層層１１２の頂部の少なくとも一部を、ファセット結晶面で形成するようにしてもよく、第３半導体層１１３の結晶性にとって好ましい。第２半導体層層１１２の頂部の全てを、ファセット結晶面で形成することで、第３半導体層１１３の結晶性を一層向上できる。

さらに、上記第２半導体層１１２を形成する結晶面は、六方晶の結晶面の｛１−１０１｝面であることが好ましい。｛１−１０１｝面とは、（１−１０１）面と等価な結晶面の全てを表わしている。第２半導体層１１２の結晶面を、｛１−１０１｝面とすることで、第２半導体層１１２を埋めるように形成された第３半導体層１１３の結晶性が飛躍的に向上する。

さらに、上記第２半導体層１１２の高さをｔ２とすると、０．８×（Ｄ−ｄ）＜（ｔ１＋ｔ２）＜２．０［μｍ］を満たす。（ｔ１＋ｔ２）が０．８×（Ｄ−ｄ）より小さいと、第２半導体層１１２の頂部に平面部が出現する。これは、ファセット面が六方晶の｛１−１０１｝面とすると、ファセット面のなす角度が約６０度となるためである。第２半導体層１１２の頂部に平面部がある場合、結晶成長が進むにつれて結晶中の転位が平面部を通って結晶上部に伸びていくため、結晶性が悪くなる。また、（ｔ１＋ｔ２）が２．０μｍより大きいと、平坦性の良い膜を得るための第３半導体層１１３の膜厚が大きくなってしまうため、クラックが発生しやすくなる。

したがって、第１半導体層１１１の高さｔ１および第２半導体層１１２の高さｔ２の和を上記範囲に限定することで、結晶性の優れた半導体素子を安定して作製することができる。

次に、図６Ａから図６Ｄを用いて半導体素子の製造方法について説明する。

図６Ａに示すように、表面に複数の凸部１０１を有する基板１００を準備し、この基板１００上にIII族窒化物半導体結晶のエピタキシャル成長を行う。この結晶成長方法は、好ましくはIII族原料に有機金属を用いる有機金属化合物気相成長（ＭＯＶＰＥ）で行うが、III族原料に塩化物を用いる塩化物輸送法による気相成長（ＨＶＰＥ）や分子線エピタキシ成長（ＭＢＥ）を用いてもよい。

まず、基板１００表面の洗浄やバッファ層の成長など、通常の平坦基板上にIII族窒化物を成長させる場合に必要となる表面処理を行う。バッファ層としては、公知のものを用いてよく、例えば、III族窒化物半導体であるＧａＮ、ＡｌＮなどが挙げられる。

このバッファ層作製後、図６Ｂに示すように、第１半導体層１１１を成長させる。第１半導体層１１１の成長条件としては、凸部１０１に成長しにくい条件を設定することが好ましく、成長温度、圧力などの成長条件でコントロールできる。例えば、成長温度Ｔ１を、通常の高温ＧａＮ成長温度から５０〜１００℃低い温度に設定する。また、成長圧力Ｐ１を、２００Ｔｏｒｒ以上とすることで、平坦性の良い半導体層が得られる。

ここで、第１半導体層１１１の高さｔ１が、０．１μｍ＜ｔ１＜０．５μｍとなるように、成長条件を調整するが、成長時間またはIII族原料流量で調整することが好ましい。

そして、図６Ｃに示すように、第１半導体層１１１上に第２半導体層１１２を成長させる。第２半導体層１１２の頂部が、ファセットを形成する結晶面のみで形成されるように、成長条件を設定するが、例えば、成長温度Ｔ２を、通常の高温ＧａＮ成長温度より７０〜１５０℃低い温度に設定する。また、成長圧力Ｐ２を、４００Ｔｏｒｒ以上とすることで、ファセット面を安定して成長させることが容易となる。

ここで、第１半導体層１１１の高さｔ１と第２半導体層１１２の高さｔ２の和を、０．８×（Ｄ−ｄ）＜（ｔ１＋ｔ２）＜２．０［μｍ］となるように、ｔ１およびｔ２を成長条件により調整するが、成長時間またはIII族原料流量で調整することが好ましい。したがって、上述で説明したように、ｔ１とｔ２の和を上記範囲に限定することで、結晶性の優れた半導体素子を安定して作製することができる。

この第２半導体層１１２が得られた後、図６Ｄに示すように、成長条件を変更し、第２半導体層１１２を埋めるように第３半導体層１１３を作製する。このとき、成長温度Ｔ３を高くすること、または、成長圧力Ｐ３を低くすることによって、横方向の成長が進行し、より効率的に第２半導体層１１２のファセット面を埋めることができる。好ましくは、成長温度Ｔ３を、通常ＧａＮ成長と同程度の温度に設定し、成長圧力Ｐ３を、２００Ｔｏｒｒ以下に設定する。

このようにして、本発明の半導体素子を製造する。

上記成長温度Ｔ１，Ｔ２，Ｔ３について、Ｔ３＞Ｔ１＞Ｔ２を満たすことが好ましい。Ｔ３は、Ｔ１、Ｔ２よりも大きくなり、これによって、第３半導体層１１３の横方向の成長が進行して、この第３半導体層１１３によって第２半導体層１１２のファセット面をより効率的に埋めることができる。Ｔ１は、Ｔ２よりも大きくなり、これによって、第１半導体層１１２は基板１００の凸部１０１に成長しにくくなって平坦性の良い半導体層が得られると共に、第２半導体層１１２のファセット面を安定して成長させることが容易となる。したがって、品質のよい半導体素子を安定して製造することができる。

上記成長圧力Ｐ１，Ｐ２，Ｐ３について、Ｐ２≧Ｐ１＞Ｐ３を満たすことが好ましい。Ｐ３は、Ｐ１、Ｐ２よりも小さくなり、これによって、第３半導体層１１３の横方向の成長が進行して、この第３半導体層１１３によって第２半導体層１１２のファセット面をより効率的に埋めることができる。Ｐ２は、Ｐ１と同じかそれよりも大きくなり、これによって、第１半導体層１１１は基板１００の凸部１０１に成長しにくくなって平坦性の良い半導体層が得られると共に、第２半導体層１１２のファセット面を安定して成長させることが容易となる。したがって、品質のよい半導体素子を安定して製造することができる。

次に、本発明のサンプルとしての（実施例１）と、本発明との比較のサンプルとしての（比較例１）（比較例２）（比較例３）とを、説明する。

（実施例１）
まず、図１を参照して、表面に複数の凸部１０１を千鳥状に配列したサファイア基板１０１を準備する。凸部１０１の形状を半球状とし、凸部１０１の幅ｄを１μｍとし、隣り合う凸部１０１間の間隔Ｄを２μｍとする。そして、以下に示すＭＯＶＰＥ法によりＧａＮを成長させた。

シャワー型ＭＯＶＰＥ装置の反応室内に上記サファイア基板１００をセットし、水素雰囲気中、チャンバ内圧力１００Ｔｏｒｒ、ヒータ温度１２４０℃で基板のアニールを行った。

そして、ヒータ温度を７１５℃に降温し、チャンバ内圧力を４００Ｔｏｒｒとし、ＴＭＧとＮＨ３を供給し、低温ＧａＮバッファ層を成長させた後、ヒータ温度を１２４０℃に昇温し、ＴＭＧとＮＨ３を供給し、第１半導体層１１１を０．３μｍ成長させた。この第１半導体層１１１の表面を、走査電子顕微鏡（ＳＥＭ）で観察したところ、この表面は、ピットがなく平坦であり、凸部１０１の頂点の周辺からの成長も見られなかった。

要するに、第１半導体層１１１の高さｔ１を０．３μｍとすることで、０．１μｍ＜ｔ１＜０．５μｍを満たしている。

その後、ヒータ温度を１１７０℃に降温し、第２半導体層１１２を１．５μｍ成長させた。この第２半導体層１１２の結晶の表面および断面形状をＳＥＭで観察したところ、図７Ａと図７Ｂに示すように、ＧａＮの｛１−１０１｝面からなり、断面形状が三角形となっていることが確認できた。

要するに、第２半導体層１１２の高さｔ２を１．５μｍとすることで、０．８×（Ｄ−ｄ）＝０．８×（２−１）＝０．８μｍとなり、ｔ１＋ｔ２＝０．３＋１．５＝１．８μｍとなり、０．８μｍ＜（ｔ１＋ｔ２）＜２．０μｍを満たしている。

そして、ヒータ温度を１３１０℃に昇温し、チャンバ内圧力を２００Ｔｏｒｒとし、ＴＭＧとＮＨ３を供給し、ＧａＮ層（第３半導体層１１３）を４μｍ成長させた。この結晶表面にはピットがなく、平坦であり、また、Ｘ線ロッキングカーブの半値幅（ＸＲＣ−ＦＷＨＭ）は（０００４）面で１３０arcsec、（１−１０２）で１６０arcsecと結晶性にも優れていた。

（比較例１）（比較例２）（比較例３）では、第１半導体層の高さｔ１および第２半導体層の高さｔ２を成長時間によって変更した以外は、上記（実施例１）と同様にして半導体素子を作製した。

（比較例１）
第１半導体層の高さｔ１を０．０５μｍとし、第２半導体層の高さｔ２を１．５μｍとした半導体素子のＸＲＣ−ＦＷＨＭは、（０００４）面が１５０arcsec、（１−１０２）面が１８０arcsecであった。

図８に示すように、第１半導体層１１１Ａの表面をＳＥＭで観察したところ、この表面に凹みが多く、平坦でないことが確認された。要するに、第１半導体層１１１Ａの高さｔ１が０．１μｍよりも小さいため、第１半導体層１１１Ａが平坦にならなかった。図中の符号１０１Ａは、基板の凸部を示す。

（比較例２）
第１半導体層の高さｔ１を０．６μｍとし、第２半導体層の高さｔ２を１．２μｍとした半導体素子のＸＲＣ−ＦＷＨＭは、（０００４）面が１６０arcsec、（１−１０２）面が１８０arcsecであった。

図９に示すように、第１半導体層（ＧａＮ）１１１Ｂの表面をＳＥＭで観察したところ、基板の凸部１０１Ｂの頂点付近にも、ＧａＮが成長していることが確認された。要するに、第１半導体層１１１Ａの高さｔ１が０．５μｍよりも大きいため、基板の凸部１０１Ｂの頂点周辺にも結晶が成長しやすくなっていた。

（比較例３）
第１半導体層の高さｔ１を０．３μｍとし、第２半導体層の高さｔ２を１．８μｍとした半導体素子は、表面にクラックが発生していた。要するに、（ｔ１＋ｔ２）が、２．１μｍとなって、２．０μｍよりも大きいため、クラックが発生しやすくなった。

なお、今回開示された実施の形態は、すべての点で例示であって、制限的なものでないと考えられるべきである。この発明の範囲は、上記した説明ではなくて、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

例えば、半導体素子の製造方法において、Ｔ３＞Ｔ１＞Ｔ２、または、Ｐ２≧Ｐ１＞Ｐ３の少なくとも一方を、満たすようにしてもよい。

１００ 基板
１０１ 凸部
１０２ 平坦部
１１１ 第１半導体層
１１２ 第２半導体層
１１３ 第３半導体層

Claims (5)

1. 表面に複数の凸部が形成された基板と、
   上記基板の上記複数の凸部以外の平坦部上に形成されたIII族窒化物半導体からなる第１半導体層と、
   上記第１半導体層上に形成されたIII族窒化物半導体からなる第２半導体層と
   を備え、
   上記第２半導体層の頂部は、ファセット結晶面で形成され、
   隣り合う上記凸部の中心間の間隔をＤ［μｍ］とし、
   上記凸部の幅をｄ［μｍ］とし、
   上記第１半導体層の高さをｔ１［μｍ］とし、
   上記第２半導体層の高さをｔ２［μｍ］とすると、
   ０．８×（Ｄ−ｄ）＜（ｔ１＋ｔ２）＜２．０［μｍ］
   を満たすことを特徴とする半導体素子。
2. 請求項１に記載の半導体素子において、
   上記第１半導体層の高さｔ１は、
   ０．１［μｍ］＜ｔ１＜０．５［μｍ］
   を満たすことを特徴とする半導体素子。
3. 表面に複数の凸部が形成された基板の上記複数の凸部以外の平坦部上にIII族窒化物半導体からなる第１半導体層を形成する第１の工程と、
   上記第１半導体層上にIII族窒化物半導体からなる第２半導体層を形成する第２の工程と、
   上記第２半導体層上にIII族窒化物半導体からなる第３半導体層を形成する第３の工程と
   を備え、
   上記第１半導体層を成長させる温度をＴ１とし、
   上記第２半導体層を成長させる温度をＴ２とし、
   上記第３半導体層を成長させる温度をＴ３とすると、
   Ｔ３＞Ｔ１＞Ｔ２
   を満たすことを特徴とする半導体素子の製造方法
4. 表面に複数の凸部が形成された基板の上記複数の凸部以外の平坦部上にIII族窒化物半導体からなる第１半導体層を形成する第１の工程と、
   上記第１半導体層上にIII族窒化物半導体からなる第２半導体層を形成する第２の工程と、
   上記第２半導体層上にIII族窒化物半導体からなる第３半導体層を形成する第３の工程と
   を備え、
   上記第１半導体層を成長させる圧力をＰ１とし、
   上記第２半導体層を成長させる圧力をＰ２とし、
   上記第３半導体層を成長させる圧力をＰ３とすると、
   Ｐ２≧Ｐ１＞Ｐ３
   を満たすことを特徴とする半導体素子の製造方法
5. 請求項３または４に記載の半導体素子の製造方法において、
   隣り合う上記凸部の中心間の間隔をＤ［μｍ］とし、
   上記凸部の幅をｄ［μｍ］とし、
   上記第１半導体層の高さをｔ１［μｍ］とし、
   上記第２半導体層の高さをｔ２［μｍ］とすると、
   ０．８×（Ｄ−ｄ）＜（ｔ１＋ｔ２）＜２．０［μｍ］
   を満たすことを特徴とする半導体素子の製造方法。