JP2015216378A - 窒化物半導体素子ならびにその製法 - Google Patents

窒化物半導体素子ならびにその製法 Download PDF

Info

Publication number
JP2015216378A
JP2015216378A JP2015097265A JP2015097265A JP2015216378A JP 2015216378 A JP2015216378 A JP 2015216378A JP 2015097265 A JP2015097265 A JP 2015097265A JP 2015097265 A JP2015097265 A JP 2015097265A JP 2015216378 A JP2015216378 A JP 2015216378A
Authority
JP
Japan
Prior art keywords
layer
nitride semiconductor
nitride
semiconductor device
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2015097265A
Other languages
English (en)
Inventor
ダートガー アルミン
Dassler Armin
ダートガー アルミン
クロスト アロイス
Crauste Alois
クロスト アロイス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Azzurro Semiconductors AG
Original Assignee
Azzurro Semiconductors AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from DE200610008929 external-priority patent/DE102006008929A1/de
Application filed by Azzurro Semiconductors AG filed Critical Azzurro Semiconductors AG
Publication of JP2015216378A publication Critical patent/JP2015216378A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647—Lateral overgrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of group III and group V of the periodic system
    • H01L33/32—Materials of the light emitting region containing only elements of group III and group V of the periodic system containing nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers

Abstract

【課題】完成した層構造中の引張応力が減少した、シリコン表面上の窒化物半導体素子の層構造の製法ならびに窒化物半導体素子を提供する。【解決手段】Ｓｉ表面を有する基板１０４を提供する工程、Ｓｉ表面上にＡｌ含有窒化物核形成層１０６を堆積する工程、任意にＡｌ含有窒化物バッファ層を窒化物核形成層上に堆積する工程、マスキング層１０８を窒化物核形成層１０６又は、存在する場合には、第一の窒化物バッファ層上に堆積する工程、Ｇａ含有の第一の窒化物半導体層１１０をマスキング層１０８上に堆積する工程を有し、第一の窒化物半導体層１１０の堆積工程において、初めに別々の微結晶が成長し、前記微結晶が融合層厚より上で一緒に成長し、かつ成長方向に対して垂直に一緒に成長された窒化物半導体層の層平面中で少なくとも０．１６μｍ2の平均表面積を占めるようにマスキング層を堆積する、Ｓｉ表面上の窒化物半導体素子の層構造製造方法。【選択図】図１

Description

本発明は、シリコン表面上の窒化物半導体素子の層構造の製法に関する。更にまた本発明は、窒化物半導体素子の製法にも関する。最後に本発明は窒化物半導体素子、特に窒化物半導体をベースとする薄膜発光ダイオード（ＬＥＤ）ならびに窒化物半導体製品に関する。
窒化物半導体は、周期系の第３主族の１つ以上の元素ならびに第５主族の１つ以上の元素を含有する半導体化合物である。このような半導体には、例えば、半導体ＧａＮ、ＩｎＧａＮ、ＩｎＧａＡｓＮ、ＡｌＧａＮなどが含まれる。本発明の意味する範囲内で、窒化物半導体の他の共通の名称は、第ＩＩＩ族窒化物と第ＩＩＩ−Ｖ族窒化物である。これらの名称は、本明細書中では同じ意味で相互に使用される。
窒化物半導体は、可視及び紫外線スペクトル領域内で発光される発光構造内で特に使用される。これ以外に、電子窒化物半導体素子、例えば、ＨＥＭ（高電子移動度）トランジスタのようなものも公知であり、これは特に、無線電送技術のような周波数の用途に適切である。窒化物半導体素子は、いわゆる“出力装置”の形でハイパワーエレクトロニックスにおいても使用される。
窒化物半導体素子の層構造の安価なホモエピタキシは、現時点で入手可能な窒化物半導体から成る基板の大きさが小さいことおよび品質が粗悪であるため、商業的関心が殆ど集まっていない。従って、入手可能な窒化物半導体素子、例えば、青色又は緑色発光ダイオードは、サファイア（Ａｌ2Ｏ3）基板又はシリコンカーバイド（ＳｉＣ）基板上に堆積された層構造を含有する。これらの基板材料は、様々な欠点を有する。一方では、これらは高価であり、他方では通常入手可能なこれらの材料の基板は、比較的に小さく、従って、所定の基板表面に対して収率が比較的に低いので、１素子当たりの製造コストが更に高くなる。これに加えて、モース硬度スケールで９を上回り、かつ費用のかかるダイヤモンド鋸と研磨材料を用いてのみ機械処理が可能であるこれらの材料の著しい硬さが問題になる。
従って、周知のように大きな直径を有し、安価に得られるシリコン基板は大きな表面積の成長にますます使用される。
窒化物半導体の層構造に一般的な成長温度は、商業的に通常の気相エピタキシでは、１０００℃の温度より高い。シリコンと窒化物半導体材料との熱膨張率が異なることにより、成長後、堆積された窒化物半導体層構造を冷却する際に、約０．７ＧＰａ／μｍの窒化物半導体層の高い引張応力が生じ、かつ１μｍ未満の層厚から亀裂形成を生じる。
シリコン上でＧａＮ層の成長の際の亀裂形成を回避するために、非常に低い温度（１０００℃未満）で成長する薄い中間層、いわゆる低温ＡｌＮ又はＡｌＧａＮ中間層が使用される。これらの層の作用は、ＡｌＮ又はＡｌＧａＮ中間層上で圧縮応力を有するＧａＮ層が成長することによって、引張応力が部分的に補償されることに基づく。層を堆積した後の冷却の際に、このＧａＮ層の圧縮応力は、種々の熱膨張係数により生成された引張応力をうち消し、かつその結果減少した引張応力を生じる。
この技術の欠点は、中間層上で成長するＧａＮ層中の高い転位密度である。よってＤＥ１０１５１０９２Ａ１（これを以って本明細書の開示に参照して取り入れることにする）には、転位密度を減少するために、窒化ケイ素中間層を成長するＧａＮ層へ更に挿入することが提唱されている。必ずしも完全に閉じていないＳｉxＮy中間層は、引き続くＧａＮの成長のマスキングとして使用される。ＤＥ１０１５１０９２Ａ１によれば、中間層の厚さは、その上に、１００ｎｍから数μｍまでの間隔をおいて僅かな成長島が生じるように選択される。これは、成長の更なる過程で、ＳｉＮ中間層からの成長表面の距離が増すにつれて、層はいわゆる融合厚（coalescence thickness）から融合し、閉じた層表面を形成する。特にシリコン上のＧａＮエピタキシ中のＳｉＮ中間層だけが、顕著な島成長、ひいては著しい融合厚を生成し、これはＳｉＮ厚さの増大に伴って成長する。これらの成長島の融合を促進する適切な手順により、成長島が融合する前に、前記の危機的な亀裂の厚さの達成を回避することができる。
Ａ．Ｄａｄｇａｒ等による文献“Reduction of Stress at the Initial Stages of GaN Growth on Si(111)”, Applied Physics Letters, Vol.82, 2003, No.1、28〜30頁（以後、短く“Ｄａｄｇａｒ等”と称し、これを以って本明細書の開示に参照して取り入れることにする）からは、シリコンドーピングしたＡｌＮ核形成層と最大で約１．５単層の呼称厚さのＳｉＮ−マスキング層を堆積した後に、ＧａＮ層を作製することが公知である。このようなＳｉＮマスキング層なしの成長と比べて、成長するＧａＮ中の引張応力は減少する。
この作用は、ＳｉＮマスキング層厚に応じて、特定の厚さから飽和現象を示し、完全な応力補償は期待できない。それというのも、一方でＳｉＮマスキング層はその厚さが増すにつれて、ＡｌＮ核形成層と引き続き（すなわち、ＳｉＮマスキング層の後に）成長するＧａＮ層の間の構造結合に干渉するか、又は妨げるからである。この結果、ＡｌＮ−核形成層に所望の補償作用はもはや生じず、かつ不所望に高い引張応力が完成した窒化物半導体層に残ってしまう。他方で、厚いＳｉＮ層は、亀裂形成に危機的な層厚が保持されないような値まで融合厚さを公知の方法で増やす。
結果として、ＳｉＮマスキング層を挿入しても窒化物半導体層構造中での引張応力を取り除くことができない。
不均一な引張応力は、更なる欠点を有する。これは、既に述べた高い転位密度の他に、成長する層構造とその下にある基板の曲率の原因にもなる。この問題は、薄層発光ダイオードのような薄層素子にも影響を与え、その際、シリコン基板は、製造の過程で除去される。湾曲した窒化物半導体層構造のプロセシングは、既に困難を生じ、従って素子製造の出費と価格を増すことになる。従って、湾曲した窒化物半導体層構造は、通常は担体に結合され、かつ担体から簡単に取り外され、かつ相応の素子は不所望に短い寿命を有することになる。
Ｃ． Ｍｏ等による文献“Growth and characterization of InGaN blue LED structure on Si（111）by MOCVD”、Journal of Crystal Growth, 285（2005）、312-317頁（以後、短く“Ｃ． Ｍｏ等”と称し、これを以って本明細書の開示に参照して取り入れることにする）からは、ＡｌＮ核形成層上でＧａＮバッファ層を成長させることにより、引張応力を減少させることが公知である。この場合に、高温気相エピタキシにおけるＧａＮバッファ層の成長に関して、ガリウム前駆体の窒素前駆体に対する気流密度の小さな比が調節される。これは以降のＧａＮ層の島成長を促進する。しかし、ここでの欠点は、引張強度が窒化物半導体層構造内に残ることである。更に、この公知の発光ダイオードは不所望に高い抵抗を有する。
ＤＥ１０１５１０９２号Ａ１
Ａ．Ｄａｄｇａｒ、"Ｒｅｄｕｃｔｉｏｎ ｏｆ Ｓｔｒｅｓｓ ａｔ ｔｈｅ Ｉｎｉｔｉａｌ Ｓｔａｇｅｓ ｏｆ ＧａＮ Ｇｒｏｗｔｈ ｏｎ Ｓｉ（１１１）"， Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ， Ｖｏｌ．８２， ２００３， Ｎｏ．１、２８〜３０頁 Ｃ． Ｍｏ、"Ｇｒｏｗｔｈ ａｎｄ ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ ＩｎＧａＮ ｂｌｕｅ ＬＥＤ ｓｔｒｕｃｔｕｒｅ ｏｎ Ｓｉ（１１１）ｂｙ ＭＯＣＶＤ"、Ｊｏｕｒｎａｌ ｏｆ Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ， ２８５（２００５）、３１２−３１７頁
従って、本発明に基づく技術的な問題は、シリコン表面上の窒化物半導体素子の層構造の製法ならびに窒化物半導体素子を提供することであり、その際、完成した層構造中の引張応力は、この問題の公知の解決法と比べて更に減少している。
本発明に基づくもう１つの技術的な問題は、公知の解決法よりも窒化物半導体層構造の曲率が減少した、シリコン表面上の窒化物半導体素子の層構造の製法ならびに窒化物半導体素子を提供することである。
本発明の第一の態様によれば、前記の技術的な問題は、次の工程：
・ シリコン表面を有する基板を提供し：
・ 基板のシリコン表面上にアルミニウム含有窒化物核形成層を堆積し；
・ 任意に、アルミニウム含有窒化物バッファ層を窒化物核形成層上に堆積し；
・ マスキング層を窒化物核形成層又は、存在する場合には、第一の窒化物バッファ層上に堆積し；
・ ガリウム含有の第一の窒化物半導体層をマスキング層上に堆積する
を有し、その際、第一の窒化物半導体層の堆積工程において、初めに融合層厚より上で一緒に成長する別々の微結晶が成長し、かつ成長した窒化物半導体層の層平面中、成長方向に対して垂直に少なくとも０．１６μｍ2の平均表面積を占めるように、マスキング層を堆積する、シリコン表面上の窒化物半導体素子の層構造の製法により解決された。
意外にも、本発明による方法を用いると第一の窒化物半導体層の成長の際に、高い圧縮応力をその中で生成できることが見出され、これは適切なプロセシング工程で種々の熱膨張係数により生じる引張応力σの完全な又は殆ど完全な補償を作用できる。室温で冷却した後に、完全に応力の無い又は０．２ＧＰａ／μｍを著しく下回る（むしろ通常は０．１ＧＰａ／μｍを下回る）σの値を有する殆ど応力が無く、かつ極めて僅かな転位密度を有し、かつ極めて僅かな亀裂を有するか、もしくは全く亀裂の無い層構造を成長させることもできる。
同時に、本発明による方法は、特に高い又はむしろ無限の曲率半径を有する層構造の製造に適切であり、これは特に発光ダイオードのような薄膜素子の製造においても特に有利である。
このように、窒化物半導体をベースとする薄膜素子の安価な成長は、大きなフォーマットのシリコンウエハ又はＳＯＩ（シリコン・オン・インシュレーター）ウエハの製造において特に可能である。
これらの利点は、有利にはＳｉＮから成る適切に堆積されたマスキング層の上で一緒に成長する微結晶が、成長の際にそれらが一緒に成長することにより窒化物半導体層中で０．１６μｍ2以上の平均微結晶表面積を達成し、十分に強い圧縮応力を生成することにおそらく起因する。この強い圧縮応力は、後に生じる未知の引張応力を良好に補償できる。
窒化物半導体層内で、融合層厚を上回る層平面中の微結晶の平均微結晶表面積は、例えば、以下に２つの例を用いて詳説するように、平面投影図透過電子顕微鏡（ＴＥＭ）画像の評価のような画像補助分析法を用いて決定できる。自明ながら、この分析は微結晶の十分に大きな任意抽出試験を基礎にするのがよい。
従来技術から、ＳｉＮマスキング層を使用した際に観察される上述の飽和作用（Ｄａｄｇａｒ等）、およびＧａＮバッファ層を使用した際に観察され且つ同様に上述される単に部分的な応力の減少（Ｍｏ等）に基づき、この作用が生じること及びほぼ完全な応力補償の可能性を予想することはできなかった。この意外な作用は、本発明によれば、シリコン表面上での、特にわずかに応力を有するか、または完全に応力のない窒化物半導体層構造を製造するために利用でき、それに引き続き、特に有利な窒化物半導体素子を製造できる。
請求項が、個々の機能（核形成層、バッファ層、中間層など）を有するアルミニウム含有窒化物層に関する場合には、これは第ＩＩＩ族の金属だけ、又は他の第ＩＩＩ族の金属との組合せでアルミニウムを含有する個々の機能の層を意味すると解釈される。周期系の他の族の元素での、例えば、シリコン又はマグネシウムのような元素でのドーピングは、この定義の目的とは無関係である。しかし自明ながら、このようなドーピング物質を含めてもよい。
核形成層は、数ナノメーターだけの厚さであり、かつ必ずしも閉じた層でなくてもよいが、しかし可能性として有り得る乏しい微結晶及び／又は化学量論的特性にもかかわらず、その上で成長する層の後続の層成長の基礎を形成するか、又はこれから更なる層成長が開始する。
マスキング層は、完全な又は部分的な表面の被覆に使用され、かつしばしば幾つかの単一層の厚さであるか、又は１つ未満の単一層の厚さである。
本発明の第二の態様は、次の工程：
・ 窒化物半導体素子の層構造を、本発明の第一の態様による方法による、又は本明細書中に後で記載される実施態様のうち１つによる、又は関連する独立請求項のうち１つのシリコン表面上に作製し、
・ 層構造と担体を、層構造の成長上面が担体に向かい合うように結合させ、
・ 基板を除去し、
・ コンタクト構造を作製する、
を有する、窒化物半導体素子の製法に関する。
本発明の第二の態様による方法は、本発明の第一の態様の方法を有利に発展させたものであり、かつ特に窒化物半導体素子の簡単で安価なプロセシングを可能にする。
本発明の３番目の態様によれば、上記の技術的問題は、
・ 成長方向に対して垂直な層平面で少なくとも０．１６μｍ2の平均表面積を占める融合する微結晶の構造を有するガリウム含有の第一の窒化物半導体層、
・ 第一の窒化物半導体層に隣接するアルミニウム含有窒化物中間層、及び
・ 最後の層をガリウム含有の更なる第二の窒化物半導体層に付ける、窒化物半導体素子により解決された。
シリコン表面上の製造に特徴的な窒化物半導体層の構造を有するこのような素子は、低い製造コストと共に商業的用途に重要である長い寿命かつ好ましい稼働パラメーターを有する。
本発明の３番目の態様の窒化物半導体素子は、本発明による方法手順の特徴である構造特徴を有し、かつこの方法により製造された窒化物半導体素子を、他の窒化物半導体素子から区別することができる。
サファイア基板を使用する際に大きな平均表面積を有する微結晶が形成されることが可能であり、かつ自体公知である。しかし、１００ｎｍ以上の厚さのＡｌＧａＮ層を含有しないサファイア基板上で製造された窒化物半導体素子は、アルミニウム含有窒化物半導体中間層を有さず、特に窒化アルミニウム中間層を有さない。サファイア基板上の半導体層の成長は、本明細書で記載されているようなシリコン基板上の成長とは完全に異なる境界条件に課される。よって、サファイア基板上の層成長が冷却後に常に二軸圧縮応力層を生じる。成長の際にＧａＮ層の圧縮応力を生じるアルミニウム含有窒化物中間層を用いた歪み制御は、そこでは必ずしも必要ではなく、むしろＬＥＤ構造では望ましくない。それというのも、これは８００℃周辺のＩｎＧａＮ層の成長の際にならびに方法の終わりに、極めて大きな基板曲率を生じるからである。冒頭に記載したように、シリコン上の窒化物半導体層の成長では、歪み制御にアルミニウム含有窒化物半導体中間層を用いることが自体公知である。
しかし、これらの２つの特徴の組合せは、かつては技術的に達成できなかった。本発明の第一の態様による方法手順を用いて、はじめてシリコン基板上に十分に大きな表面積の微結晶を有する層を製造することができるようになった。厚さ約１３００ｎｍよりも厚い窒化物半導体層を製造するための、これらの窒化物半導体層の連続した成長の際に、歪み制御中間層は、シリコン表面を有する基板に基づく成長にだけ必要であり、これにより、引き続く冷却の際に発生する引張応力を完全に又は殆ど完全に補償できる十分に大きな圧縮応力を成長の際に用いることができる。専門家の間では、これまでは本発明の３番目の態様による窒化物半導体素子を製造することができなかった。
シリコン表面上での堆積の際に初めに製造される層、すなわち、アルミニウム含有窒化物核形成層とマスキング層は、薄膜ＬＥＤのような薄膜素子を製造するため、更なるプロセシングの枠内で、成長した層を剥離した後にシリコン表面から一般に除去される。従って、窒化物半導体素子は、本発明による方法により製造でき、本発明による方法手順が核形成層及びマスキング層の存在を証明できないが、層構造中のアルミニウム含有窒化物半導体中間層の存在は、成長中のシリコン基板の使用を明らかに示唆している。
本発明の第４の態様によれば、上記の技術的な問題は、次のもの：
・ シリコン表面を有する基板、
・ シリコン表面に隣接するアルミニウム含有窒化物核形成層、
・ 任意に：窒化物核形成層に隣接するアルミニウム含有窒化物バッファ層、
・ 窒化物核形成層上、又は存在する場合には、窒化物バッファ層上のマスキング層、ならびに、
・ マスキング層に隣接して配置され、かつ成長した微結晶の構造を有するガリウム含有の第一の窒化物半導体層を有し、その際、微結晶は融合層厚より上で、かつ層平面中で成長方向に対して垂直に、少なくとも０．１６μｍ2の平均表面積を占める窒化物半導体製品により解決される。
本発明の窒化物半導体製品は、一般に素子製造の中間製品とは独立に得ることができる。これはシリコン表面を有する存在する基板上ならびに基板を剥離した後に他の担体上の両方で使用して素子を製造するか、又は大きな面積の非担持層、大きな面積の窒化物半導体基板、又は非担持素子の製造に使用してよい。
本発明の様々な方法と装置の実施態様を以下に記載する。明らかに不可能でない限り、実施態様は相互に組み合わせてもよい。
本発明の第一の態様によるシリコン表面上の窒化物半導体素子の層構造の製法の実施態様を以下に記載する。
層の品質は特に大きな微結晶表面で改善される。従って有利な実施態様では、マスキング層は、第一の窒化物半導体層の堆積工程において、初めに別々の微結晶が成長し、該当微結晶が融合層厚より上で一緒に成長し、かつ成長方向に対して垂直に、一緒に成長する窒化物半導体層の層平面中で少なくとも０．３６μｍ2の平均表面積を占めるように堆積される。
更なる実施態様では、第一の窒化物半導体層がまず成長島の形で成長する際に、マスキング層から少なくとも６００ｎｍの距離から、少なくとも８０％閉じた層表面を生じることができるような層厚でマスキング層が堆積される。この実施態様の方法手順は、試験において良好な再現性で、６００ｎｍの層厚を上回って大規模に融合し、かつ核形成層からのこの距離を上回って、層平面中でその平均表面積が０．１６μｍ2を上回る大きな面積の微結晶を有するガリウム含有窒化物半導体層を生じた。
本発明による方法手順及び特に先に記載した実施態様の方法手順では、マスキング層から出発し、これはその下にある窒化物核形成層、又は存在する場合には、第一の窒化物バッファ層の少なくとも９５％の被膜を提供する。この被膜の度合いでは、マスキング層の上に比較的に僅かな成長核が形成され、これは更なる層堆積の過程で、三次元成長（島成長）により発達して大きな微結晶を形成することができる。
これまでに、窒化ケイ素から成るマスキング層を用いて最善の結果が得られている。しかし、原則として他の適切な材料、例えば、核形成層の濡れを妨げる抗界面活性剤のようなものをマスキング層に使用することも考えられる。この場合に、原則として例えば窒化物半導体堆積の高い成長温度で使用される全ての金属窒化物が適切である。しかしアモルファス成長する物質がむしろ適切である。それというのも、このような表面上で核形成が生じないか、又は遅れた核形成だけが生じるからである。
有利な実施態様での方法手順は、成長表面の反射強さのトラッキング測定を伴う（リフレクトメトリ）。層成長を監視する自体公知のこの方法は、マスキング層の堆積の継続期間の制御と定義づけられた調節を可能にし、これは第一の窒化物半導体層の堆積工程の際に、約６００ｎｍの光波長での成長表面の反射強度のトラッキング測定が、発振振幅の増加を伴い、５回の振動サイクルの後に最も早く、ほぼ一定の最大値に達する振動強度挙動を示すように選択される。マスキング層の堆積の継続期間の正確な値は、多くのパラメーターにより、これは１つの成長反応器から別の成長反応器に変えることもできる。本発明の実施態様の指示を用いて、個々の成長反応器についてマスキング層の堆積の適切な継続期間を幾つかの実験を用いて決定できる。
本発明による方法により第一の窒化物半導体層は、既に圧縮応力で成長する。融合を促進するどの成長パラメーター（例えば、増大した成長温度又は高いＶ／ＩＩＩ比）も調節されないのが有利である。これらの条件下では、特に圧縮層成長が得られ、かつこれにより冷却後に減少した引張応力ひいては均一に応力を加えた又は応力を加えていない窒化物半導体層構造を製造できる。
窒化物半導体をより大きな層厚で堆積する場合には、第一の窒化物半導体層は、以後説明するように更に層が成長する前に、有利には８００〜１６００ｎｍの層厚で堆積され、これがより高い層厚を生じる。有利には、この場合にアルミニウム含有窒化物中間層は、第一の窒化物半導体層上に堆積され、次にこの最後の層の上に、ガリウム含有の更なる窒化物半導体層が堆積される。アルミニウム含有窒化物中間層（これは第一の窒化物半導体層としてのＧａＮの成長の場合に、有利には低温ＡｌＮ層である）では、層構造中の圧縮応力を更に上げることができる。よってアルミニウム含有窒化物中間層の機能は、歪み制御である。
アルミニウム含有窒化物中間層とガリウム含有の更なる窒化物半導体層の堆積の順番は、繰り返し行うことができる。このように、第一の窒化物半導体層の後に第二、第三、第四などの窒化物半導体層を続けることができ、それぞれの場合に、予め堆積されたアルミニウム含有中間層を有する。これは、窒化物中間層とは別に、第一、第二、場合により第三などの窒化物半導体層から成る厚い窒化物半導体層を製造する。必要な場合には、他の機能を有する更なる中間層をこの中に明らかに組み込むこともできる。
アルミニウム含有窒化物中間層の厚さは、例えば、低温ＡｌＮ中間層を用いる場合には８〜１５ｎｍである。ＡｌＧａＮ中間層の使用も考えられ、この場合には、ほぼ同じ層厚が適切である。歪み制御の目的で高温で成長したより厚いＡｌＮ中間層の使用は、本出願者のＤＥ−１０２００４０３８５７３Ａ１から公知である。この場合に、約３０ｎｍの層の厚さから、高い抵抗の層構造を形成する傾向があり、これが発光体の製造には不利であることが経験により分かっていることを留意しておく。また亀裂形成に対する傾向も高くなる。
アルミニウム含有窒化物中間層を使用しない場合には、第一の窒化物半導体層は有利には１３００ｎｍ（ＧａＮの場合）の厚さで堆積される。この層厚を上回ると、冷却の際に引張応力素子のため亀裂が生じ得る。
発光窒化物半導体素子の製造のため、窒化物半導体材料から成る多重量子井戸構造が第二の窒化物半導体層の上、又は先に説明した繰り返される層の堆積を用いる方法手順により、他の更なる窒化物半導体層の上に堆積される。発光窒化物半導体素子用の多重量子井戸構造は自体公知であり、かつ本明細書中で更に説明する必要はない。
多重量子井戸構造が堆積される更なる窒化物半導体層を堆積する直前に、シリコンから成る少なくとも１つの第二のマスキング層を堆積することは、発光に決定的に重要である層構造の領域内に特に良好な層品質を作製すことが見出された。
光電子素子を製造するために、第一の窒化物半導体層、又は存在する場合には多重量子井戸構造の前に堆積された更なる窒化物半導体層に、ｎ型ドーピングを施すのが有利である。ｐ型ドーピングした領域を作製するために、有利には多重量子井戸構造上にｐ型ドーピングしたガリウム含有窒化物半導体カバー層が堆積される。
特に、厚い層構造の成長には、窒化物半導体層構造中に生じる応力が、基板にも作用し、かつ基板曲率につながるという問題を考慮しなくてはならない。このような曲率は、例えばサファイアのような他のヘテロ基板からも公知である。この曲率の減少は、基板、特にその厚さが少なくともＤGaN＊ｘ（式中、ＤGaNは、基板上に堆積すべき窒化物半導体層の層厚を意味し、又は１つより多くの窒化物半導体層を堆積すべき場合には、基板上に堆積すべき窒化物半導体層と、存在する窒化物中間層の層厚の合計を表し、かつその際、ドーピングしたシリコン基板を使用する場合には、ｘは少なくとも１１０であり、かつドープしていない基板を使用する場合には少なくとも２００である）である導電性シリコン基板を提供する工程である有利な実施態様に含まれる。これらの層厚の値では、Ｓｉ基板中の圧縮プレストレスによる可能性としてあり得る可塑変形は、それぞれの場合にうまく阻害できる。もはや、このように変形した結晶は平面ではないので、これは有利である。
この実施態様の更なる特徴は、独立して保護する価値のある本発明の概念を示す。従って、シリコン表面上の窒化物半導体素子の層構造の製造に、独立して保護する価値のある方法には、最後に述べた実施態様の付加的な特徴に相応するシリコン基板を提供する工程が含まれる。本発明の第一の態様の方法の更なる工程ならびに、ここで記載された発明の第一の態様の方法の実施態様は、独立して保護する価値のあるこの方法の実施態様を形成する。特に、より高く応力を加えた層構造の場合には、この方法を用いるとシリコン基板の過剰な曲率の発達を妨げることができる。
前記の実施態様は、シリコン基板が、
Figure 2015216378
 ［式中、ｙ＝基板直径（ｃｍ）／３．５］
以上の厚さを有する場合には、更に改善される。この付加的な条件は、特にＩｎＧａＮ層又はＡｌＧａＮ層を有する発光ダイオードに有利である。
窒化物半導体素子の製造に関わる、本発明の第二の態様による方法の実施態様を以下に記載する。この方法は、本発明の第一の態様の方法の全ての工程を含み、よってその利点を分ける。
本発明の第二の態様によるこの方法の有利な実施態様では、導電性コンタクト層が、本発明の第一の態様による方法により製造された層構造の成長上面に堆積される。
２つの二者択一的な実施態様のうち１つでは、コンタクト層はｐ型ドーピングした窒化物半導体カバー層よりも高い屈折率を有する。コンタクト層は、窒化物半導体層構造の成長上面のようにコンタクト層が存在しない場合には、更に金属化していてもよい。このように、窒化物半導体素子の光収率は増大する。その屈折率がｐ型ドーピングした窒化物半導体カバー層のものよりも高いコンタクト層を用いる二者択一的な実施態様のうち初めの１つ目では、窒化物半導体カバー層は、有利には
Figure 2015216378
 ［式中、
ｍ＝０、１、２、３、・・・；
λは、窒化物半導体素子の稼働の際の多重量子井戸構造の発光波長であり、
ｎNitrideは、波長λでの窒化物の屈折率であり、かつ
ｄMQWは、多重量子井戸構造の厚さを意味する］
の厚さで堆積される。これは、完成した素子の中に窒化物半導体カバー層がｎ＞ｎ（窒化物）で材料中に埋め込まれる場合に、光収率を高める。これらには、金属又は高屈折率の材料、例えば高い屈折率の半導体が含まれる。
２つの二者択一的な実施態様の２つ目では、コンタクト層はｐ型ドーピングした窒化物半導体カバー層よりも低い屈折率を有する。この実施態様では、窒化物半導体カバー層は、有利には、
Figure 2015216378
 ［式中、
ｍ＝１、２、３、４・・・；
λは、窒化物半導体素子の稼働の際の多重量子井戸構造の発光波長であり、
ｎNitrideは、波長λでの窒化物の屈折率であり、かつ
ｄMQWは、多重量子井戸構造の厚さを意味する］
の厚さで堆積される。この式は、窒化物半導体カバー層がより小さい屈折率の材料、例えば、様々なプラスチック材料、空気などで覆われる場合に当てはまる。これは標準的なＬＥＤを用いるより一般的な場合であるが、しかしストリップしたＬＥＤを用いる場合ではない。
結合に使用すべき表面が導電性又は反射性又は金属性である担体を使用することが有利であることが分かった。公知のように、殆どの金属は有利な方法でこれらの特性が組合わさっている。このように、素子からの熱放散が改善される。有利には金属表面又は全体の担体は、銅、アルミニウム、窒化アルミニウム、シリコン又はアルミニウム−シリコンもしくはアルミニウム−シリコン−カーボンから形成される。
特に適切な他の担体材料は、高い、好ましくは少なくとも７０％を上回るシリコン含有量有するアルミニウム−シリコン（Ａｌ／Ｓｉ）であり、これは銅又はアルミニウム以外に電気的かつ熱的に優れた導電化合物であり、ＧａＮと比較して実質的に同じ膨張係数を有し、より高いシリコン含有量では、むしろ同じ膨張係数を有する。これは、ＬＥＤを取り付け、かつ稼働する際の問題を妨げる。それというのも、その際に生じる応力は、素子の剥離を導くか、又は層中の亀裂を生じるからである。従って、現時点ではＬＥＤは例えば弾性接着剤によりＡｌ担体に結合している。それというのも、このような場合にだけ極めて様々な熱膨張係数（ＧａＮ〜５．６ｐｐｍＫ-1、Ａｌ＞２０ｐｐｍＫ-1）を制御できるからである。しかし弾性接着剤の使用は不利である。更に独立に保護する価値のある発明は、発光薄膜窒化物半導体素子を製造するためのＡｌ／Ｓｉ担体の使用ならびにＡｌ／Ｓｉ担体それ自体を有する発光薄膜窒化物半導体素子であり、その際、Ａｌ／Ｓｉ担体の組成物は本発明によれば、この素子の窒化物半導体材料の熱膨張係数に等しいか又は殆ど等しい熱膨張係数を有するように選択される。弾性接着剤の欠点は、Ａｌ／Ｓｉ担体（例えば７．５ｐｐｍＫ-1のＡｌＳｉ（３０／７０）の膨張係数）で完全に回避できる。この担体材料の熱伝導性は、アルミニウムの半分だけ良好であり、従ってＳｉの熱伝導性よりも１桁以上良い。
結合は、有利には低温で実施され、これは２８０〜５００℃の範囲内にある。現時点では、２８０℃の温度が特に有利である。このように、冷却の際に結合後の付加的な張力は形成されないか、又は僅かにしか形成されない。金属は２８０℃以下では液体ではない。５００℃の温度は、可能性として生じる応力により、既に多くの担体の臨界上限に向いているが、この温度は他の担体にとっては実行可能である。５００℃よりも高い温度では、コンタクトメタルは、使用される材料に応じて深刻に被害を受ける。
本発明の第二の態様の方法での基板の除去は、有利には研磨により行われる。更に湿式化学又は乾式化学エッチングを用いることもできる。
更なる実施態様では、基板の除去により暴露される成長背面は、抗反射層を形成するように構造化される。これは、極めて簡単に、Ｎ面、すなわち、材料の窒素面（０００−１）をＫＯＨ（水酸化カリウム）でエッチングすることにより行ってもよく、かつ適切な方法手順では、殆どピラミッドの形である極めて適した構造を提供する。
独立に保護すべき４番目の発明を形成する二者択一的な方法手順によれば、基板は本発明の又はその実施態様の第二の態様による方法手順で記載したように完全にではなく、３〜１０μｍの残りの層厚に薄くされ、かつ酸化される。しかし、薄くされ、かつ次に酸化されてなる。このように形成された酸化ケイ素層は透明層として粗く構造化される。従って、該方法は次の工程：
・ 窒化物半導体素子の層構造を、シリコン表面上に作製し、
・ 層構造を担体に、層構造の成長上面が担体に向かい合うように結合させ、
・ 基板を除去し、有利には５〜１０μｍの厚さである薄いシリコン層にし、
・ シリコン層を酸化して、二酸化ケイ素層を形成し、
・ コンタクト構造を作製する、
を有する。
この方法手順は、改善された光デカップリング（Ｌｉｃｈｔａｕｓｋｏｐｐｌｕｎｇ）に使用できるという利点を有する。これとは別に、シリコン基板の酸化は、前者の基板の伸びを生成し、その結果、窒化物半導体（例えばＧａＮ）層の僅かな圧縮応力を生じる。ＧａＮ層を僅かな引張応力に課す場合には、これは特に有利である。
圧縮応力により、ＧａＮ層の亀裂と曲げが確実に避けられる。酸化したＳｉ基板の残留により、６〜２０μｍの範囲内の厚さの厚い層の積み重ねは特に高い機械的強さを有し、このことは素子の製造を簡単にする。
本発明の３番目の態様による本発明による窒化物半導体素子の実施態様を、本発明による上記の方法の実施態様から直接に判明しない限りにおいてこの後に記載する。有利には、窒化物半導体素子は窒化物半導体層構造の担体を含有するが、その上に層構造が成長した基板とは異なる。特に適切な担体は、基本的に銅、アルミニウム又はＡｌ／Ｓｉから成る。このように、窒化物半導体素子の稼働の際に生成される熱の放散は改善される。
発光半導体素子（ＬＥＤ、レーザーダイオード）、ならびに電子部品（トランジスタなど）では通常であるｐ型ドープ領域とｎ型ドープ領域を用いる実施態様は、電気接触素子を用いる有利な実施態様においてそれぞれ提供される。
もう１つの有利な実施態様では、多重量子井戸構造が堆積されている更なる窒化物半導体層に直接に隣接しているが、この更なる窒化物半導体層の多重量子井戸構造とは反対の側に配置された窒化ケイ素から成る更なる少なくとも１つのマスキング層を含有する。このように、多重量子井戸構造に最も近くにある素子の領域では、層の品質が改善され、従って、電荷担体の稼働寿命に著しい影響を与える。層の品質を改善することにより、より長い電荷担体の稼働寿命を達成でき、この事は欠点での不所望な再結合の抑制に寄与する。
本発明による窒化物半導体素子の製造で形成された中間体製品は、本発明による多くの窒化物半導体素子が配置されている担体ウエハである。この担体ウエハは、シリコンテクノロジーにおいてプロセシングしたウエハに匹敵する中間製品を形成する。担体ウエハ上に配置された窒化物半導体素子の分離は、プロセシングした担体ウエハ自体の製造により実施できるか、又は素子製造へ移った後に行うことができる。
この態様での本発明の利点は、特に大きな担体ウエハを使用できることである。それというのも、本発明による方法は大量に、市場的に幅広いシリコンウエハで実施できるからである。シリコンウエハ上で成長した窒化物半導体層構造を取り除いた後に、これを相応の大きさの担体ウエハに結合できる。従って、本発明は特に素子の安価な製造を可能にする。それらの全体において窒化物半導体素子は、例えば担体上に少なくとも２４ｃｍの横方向の寸法を有していてもよい。
本発明の４番目の態様による窒化物素子半導体素子の実施態様を、先に記載した本発明の他の態様の実施態様から直接に判明しない限りにおいてこの後に記載する。
有利な実施態様では、窒化物半導体製品は、基板裏面に垂直な方向に基板上で測定可能な曲率を有し、これは少なくとも１０ｍの曲率半径に、又は無限に大きな極率半径に相応する。このような大きな曲率半径は、低温歪み制御の中間層の挿入によって成長の際に十分に高い圧縮応力が生じ、これが後続の冷却の際に、次に生じる引張応力により出来る限り正確に補償される場合には、本発明による方法手順により可能である。
以下の添付図の説明から本発明の更なる実施態様と利点が明らかになる：
図１は、本発明による窒化物半導体素子の製造の際の中間製品を形成する窒化物半導体製品の実施態様を示す図である。 図２は、図１の半導体製品の、その製造の際の曲率半径の成長、ならびに従来技術による窒化物半導体製品の、その製造の際の曲率半径との比較を示す図である。 図３は、窒化物半導体製品の、その製造の際に成長表面から反射された光の時間に対する成長を示す図である。 図４ａ）とｂ）は、従来技術の方法により製造されたＧａＮ層の微分干渉（ＤＩＣ）顕微鏡画像を示し、図４ｃ）は、本発明の方法により製造されたＧａＮ層のＤＩＣ画像を示す図である。 図５ａ）は、従来技術の方法により製造されたＧａＮ層の平面の透過電子顕微鏡画像を示し、図５ｂ）は、本発明の方法により製造されたＧａＮ層の平面の透過電子顕微鏡画像を示す図である。 図６ａ）〜６ｆ）は、図１の窒化物半導体製品からのＬＥＤの製造における種々の方法段階を示す図である。
図１は、窒化物半導体製品１００の層構造の図式投影図を示している。窒化物半導体製品１００は、図６ａ）〜６ｆ）を用いて以下により詳細に説明するように、窒化物半導体素子の製造の際に中間製品を形成する。
図１の描写はスケール通りではない。特に記載された個々の層の層厚同士の正確な比は図からは決定できない。従って、図に示された層厚の関係は、きわめて大まかな手掛かりしか提供できない。以下の説明には、描写の詳細を欠いているので、装置の側面に平行して方法を説明する。
窒化物半導体製品１００は、シリコンウエハ１０４上の層構造１０２を有している。図１の紙の平面に対して垂直にあるウエハの使用された成長表面は（１１１）シリコン表面である。シリコンウエハの代わりに、ＳＯＩ基板又は他の幾つかの任意の基板、有利には（１１１）シリコン表面を有するものを使用してもよい。
図１中、層の説明を明確にするために、参照番号１０６〜１２２の数字の他に記号Ａ〜Ｆを個々の層の左側に示しておく。これに関連して、同じ記号は同じタイプの層を特徴付ける。特に、
Ａ バッファ層と組合わさった窒化物核形成層；
Ｂ マスキング層、
Ｃ 窒化物半導体層、ここでは特にｎ型−導電性ＧａＮ層、
Ｄ 多重量子井戸構造、
Ｅ ｐ型ドーピングした窒化物半導体カバー層、ここでは特にｐ型−ＧａＮ、及び
Ｆ 歪み制御用の低温ＡｌＮ又はＡｌＧａＮ中間層。
層構造の更なる詳細と、その製造を以下に記載する。
層を堆積する前にウエハ１０４の成長表面を不動態化する。これは、前記成長表面が湿式化学処理により、又は１０００℃を上回る温度で真空もしくは水素中で加熱することにより脱酸素し、かつ水素終端表面が形成されることを意味する。
核形成層１０６は１０〜５０ｎｍの厚さを有する。本実施態様ではその上に堆積されたバッファ層を有するが、方法手順では原則として任意のバッファ層とのコンポジットの形で最大で４００ｎｍの層厚が生じる。
低温で、すなわち１０００℃未満の例えば６００〜８００℃で、又は高温で、すなわち１０００℃を超えるＡｌＮの対する通常の成長温度で成長するＡｌＮ核形成層が適切である。任意のバッファ層は、有利には同様にＡｌＮから成り、これは高い成長温度の場合でも設置される。しかしバッファ層はＡｌＧａＮから成っていてもよい。ＡｌＧａＮを使用する場合には、核形成層は比較的に大きな厚さ、例えば約６００ｎｍを有していてもよい。
核形成層を成長させる場合には、基板のニトロ化を妨げるために、窒素前駆体を添加する前にアルミニウム前駆体を反応器に添加して開始するのが得策である。基板のニトロ化は、ＡｌＮの不所望な多結晶の成長を生じ得る。
核形成層とバッファ層１０６から成るコンポジット上に、窒化ケイ素から成るマスキング層が堆積される。この堆積は、同時にシラン又はジシラン又は有機ケイ素化合物のようなシリコン前駆体と、アンモニア又はジメチルヒドラジンのような窒素前駆体を挿入することにより行われる。成長表面上では、これらの２つの前駆体が窒化ケイ素を形成しながら反応する。
ＳｉＮマスキング層の厚さは、第一の窒化物半導体層１１０の後続の成長の際に、６３０ｎｍの波長で同時に実施されるリフレクトメトリ測定で、完全な振動強度が４回以上の振幅の後に漸く得られるように選択される。これは、約６００ｎｍの層厚に相応する。これは、一般に５％未満の僅かな孔密度だけを有する表面、すなわち原則としてリフレクトメトリにより解析できない元の島の間で平坦化されていない領域を生じる。簡単な実験により、この規則に倣い適切なＳｉＮ層厚を決定できる。リフレクトメトリで使用される他の波長への技術的教示の転用は、当業者には問題ではない。
第一の窒化物半導体層１１０（これは図１の例では、基本的にＧａＮから成っているのでＧａＮ層１１０と称する）の成長の際に、融合促進成長パラメーターは本発明の実施態様で調節されない。すなわち、温度と窒素前駆体：ガリウム前駆体の比が増大しないことを意味する。このようなパラメーターを使用しながら、ＧａＮ層１１０の十分な圧縮成長ならびに、これを用いて冷却後にはるかに小さな引張強度、ひいては実質的に殆ど曲がっていない、均一に弛緩した素子構造が得られる。
前記の成長条件は、層の品質を改善し、かつ同様に亀裂形成の傾向を下げる大きな島の成長につながる。
ＧａＮ層１１０の層厚は、８００〜１６００ｎｍの間である。この上に歪み制御のために、低温ＡｌＮ中間層１１２の形のアルミニウム含有窒化物半導体中間層が堆積される。ここでは、低温ＡｌＮ中間層は８〜１５ｎｍの厚さを有する。
低温ＡｌＮ中間層は、圧縮応力成分を増大する。この層を省略する場合には、ＳｉＮマスキング層１０８により厚さ１３００ｎｍのＧａＮ層は、亀裂なしに成長できる。なぜならば、この場合に冷却の際に、引張応力成分は、この厚さを上回ると亀裂を生じるからである。
従って、低温ＡｌＮ中間層１１２の挿入は、更なるＧａＮ層と低温ＡｌＮ中間層の連続した成長により達成されるべきＧａＮ層のより大きな全体的な層厚を可能にする。その結果として、低温ＡｌＮ中間層１１２に、約８００〜１６００ｎｍの厚さの第二のＧａＮ層１１４が続き、次に更なる低温ＡｌＮ中間層１１５が続く。この上に、第三のＧａＮ層１１６が堆積される。再び、この上にＳｉＮから成る第二のマスキング層が堆積される。第二のＳｉＮマスキング層１１７は、次の第四のＧａＮ層１１８中で転位密度の減少を生じる。４つのＧａＮ層１１０、１１４、１１６及び１１８は、ｎ型ドープされている。ドーピングは、成長の際に適切なドーピング物質の前駆体を添加することにより実施される。
従って、これまでに記載された方法手順は、第一のＧａＮ層１１０で既に関連し、これは先に記載の第一の窒化物半導体層、圧縮応力での成長に相応する。このように達成された減少した引張応力は、引き続く除去ならびにウエハ１０４の担体への結合を容易にする。よって接着剤に作用する力は少ない。従って、層構造１０２は、全体的に簡単に担体に接着する。既に第一のＧａＮ層１１０中で改善された微結晶構造と減少した引張応力は、層構造１０２の剥離の間と後に既に亀裂形成の傾向を更に下げる。
第四のＧａＮ層１１８上に、多重量子井戸構造が堆積される。この多重量子井戸構造１２０の材料の選択と正確な層構造は、発光の所望の波長に相応して調節される。このために調節すべきパラメーター、例えば層化学量論及び層厚は、当業者に公知である。一般的に公知のように、インジウムの添加により窒化物半導体のバンドギャップは、例えば純粋なＧａＮから始まり、窒化インジウムのバンドギャップの方向で減少する。アルミニウムの添加により、バンドギャップはＡｌＮの値に向けて増大する。このように、発光は、赤から紫外線スペクトル領域内にある所望の波長を有して調節できる。
図１には記載されていないが、例えば１０〜３０ｎｍ厚さの注入バリヤーを、任意に多重量子井戸構造１２０の上に提供してもよい。
記載されているのは、むしろ多重量子井戸構造１２０に直接に隣接するｐ型−ＧａＮから成るカバー層１２２である。
上記の説明は、本発明による窒化物半導体素子の実施態様に関連する。自明ながら、他の素子、例えば、電場効果トランジスタは、層構造の詳細ならびに層ドーピングは、自体公知の方法で調節しなくてはならない。
図２には、本発明の方法による窒化物半導体製品の、その製造の際の曲率の成長、ならびに従来技術による窒化物半導体製品の、その製造の際の曲率との比較を示す図が記載されている。図の横軸に分で示された時間がプロットしてあり、シリコン基板（１１１）上での層堆積の開始と、成長した層構造の冷却の終わりの間に続いている。縦軸には、曲率、すなわち、窒化物半導体製品の曲率半径の逆数がプロットしてある。曲率の測定は、現代の測定方を使用して高い精度で可能である。曲率の測定の詳細については、Ａ． ｋｒｏｓｔ等による刊行物、phys. Stat. sol. (b) 242, 2570-2574（2005）及びA. Krost等、Phys. Stat. sol. (a) 200, 26-35（2003）から引用できる。縦軸にプロットされた−０．２と０．２の間の曲率値は、５ｍと無限の間の曲率半径の値を有する曲率に相当する。
図２の図には、２つの異なる測定曲線がプロットしてある。従来技術による通常の窒化物半導体の成長の際の曲率の測定曲線は、点線で示されている。本発明による窒化物半導体製品の曲率の時間経過は、実線で示されている。
４つの異なる成長相は、本発明による方法手順で区別でき、これは図２中で垂直の点線で相互に分けられている。このように定義された時間間隔はアラビア数字１〜４により識別される。時間間隔１では、ＡｌＮ核形成層１０６の成長ならびにＧａＮの堆積に適切な１０００℃を上回る成長温度までの加熱が行われる。初めの消えている曲率（無限の曲率半径に相当する）から出発して、この時間間隔で２つの異なる構造において、僅かにプラスの曲率が確立する。成長開始後３０分後に開始し、約４５分間続く次の時間間隔２では、ＳｉＮマスキング層（図１の例では１０８）と第一のＧａＮ層（図１中１１０）が成長する。この時間間隔でＧａＮ成長島の融合の開始が生じる。本発明による方法により製造された層構造の曲率が、この段階でＳｉＮマスキング層を使用することなく通常の方法により成長させた比較構造中よりも高い値を呈することが明らかに分かる。
次の時間間隔３で、第一のＧａＮ層（図１中１１０）は成長した。通常の方法手順による比較試料では、中間相が無いので、ここでは手段が相違し、かつ時間間隔３は成長開始後、３０〜８０分を僅かに上回って続いていた。この場合には、低温ＡｌＮ成長相はＡｌＮ中間層１１２の製造に挿入されていない。
両方の構造は、層の堆積が完了した後に冷却される（時間間隔４）。従来技術により製造された比較試料中では、本発明により製造した試料の場合のように、方法開始後、冷却を９０分間行い、かつ比較試料では約０．１７ｍ-1の比較的に著しい試料の曲率を生じ、これは約５．８ｍの曲率半径に相当する。本発明により製造された層構造では、冷却プロセスが完了した後の曲率は、約０．１２ｍ-1であり、これは約８．３ｍの曲率半径に相当する。この値は、図１の層構造のように、更に低温ＡｌＮ層を挿入することで更に最適化でき、その結果殆ど差がない小さな曲率を有する窒化物半導体製品を製造できる。
図３は、窒化物半導体製品を、それぞれ図２に基づいて記載した比較試料（点線曲線）の方法手順と、本発明により製造された試料の方法手順で製造した際に、成長表面から反射された光の時間に対する成長を示す図である。従って、図は、図２中で説明した方法手順に相応して、約６００ｎｍの光波長での層構造の成長の際のリフレクトメトリ測定の結果を示している。反射した光の強度は、時間に対してプロットされている。同じように図は、図２中のように、時間区間１、２、３及び４に細分されている。周知のように層成長の際に振動する反射光の強度の最初の強度最大は、区間２の矢印で示されている。比較試料とは異なり、本発明により製造された試料では、最小強度と最大強度の間の全ての振れは、５〜６回の振動の後に達成されていることが分かる。このようなパターンがリフレクトメトリ測定で生じるようにマスキング層の成長の期間が調節される場合には、初めに別々の微結晶がＧａＮ層の堆積工程で存在することが分かっている。前記微結晶は、融合層厚より上で一緒に成長し、かつ成長する窒化物半導体層の層平面中、成長方向に対して垂直に少なくとも０．１６μｍ2〜０．３６μｍ2の平均表面積を占める。更に成長パラメーターを最適化する場合には、より大きな平均表面積を達成できることも予測される。
図４ａ）とｂ）は、従来技術による方法により製造されたＧａＮ層の微分干渉（ＤＩＣ）顕微鏡画像である。図４ｃ）は、本発明による方法により製造されたＧａＮ層のＤＩＣ画像を示す。
図４ａ）〜ｃ）の走査型電子顕微鏡画像は、同じスケールで示された様々に製造されたＧａＮ層の表面を示している。図４ａ）に示されている試料は、ＳｉＮマスキング層無しで製造され、かつ約２．５μｍの厚さを有するものである。この表面は、多数の亀裂を有していることが明らかに分かる。図４ｂ）に示されている表面は、ＳｉＮマスキング層により製造されているが、しかし歪み制御用のＡｌＮ中間層を含んでいない２．４μｍの厚さで製造された試料に属す。この層は、先に記載した試料に比べて僅かな亀裂だけを有する著しく改善された構造を示す。
それに対して、本発明の、すなわち適切なＳｉＮマスキング層と低温ＡｌＮ中間層を用いた２．８μｍの厚さにまで成長させた図４ｃ）に記載の試料の表面は、画像区域内に何の亀裂形成も無く、はるかに改善された品質を示している。
図５ａ）は、従来技術による方法により製造されたＧａＮ層の平面の透過電子顕微鏡画像を示している。図５ｂ）は、本発明の方法により製造されたＧａＮ層の平面の透過電子顕微鏡画像を示している。この画像は、様々に成長したＧａＮ層のほぼ同じスケールを示している。図５ａ）で示した層を成長させる場合には、ＳｉＮマスキング層は使用しなかった。その代わりに、図５ｂ）で示した層を成長させる場合に本発明による方法の順番を合わせた。
画像を評価するために、記載した層平面で目に見える微結晶の大きさを概算し、かつこのために融合した微結晶の認識可能な輪郭を大体なぞる円形もしくは楕円形の環を画像の上に重ね合わせた。
ヘテロエピタキシの転位は、一方では境界面での整合転位として生じ、かつ他方では大抵は島成長により形成されることを説明として加えておく。島が微結晶構造の強い不整合で成長する場合には、これらは常に僅かに傾斜して、又はねじれて成長する。この場合に、２つの微結晶の境界面での傾斜は螺旋転位の形成を生じる。ねじれは、２つの微結晶の境界面で刃状転位を生じる。従って、これらの転位は、層厚の増大に伴って生じる融合方法により、２つの微結晶の境界面で形成される。僅かな転位だけは、これらの作用と無関係に例えば基板との境界面で直接に生じる。従って、認識可能な刃状転位と螺旋転位は、ほぼ、一緒に成長する微結晶の境界面を示す。それというのも、隣接する微結晶が僅かに方向性を失う場合に、これらを修飾するからである。微結晶の平均表面積を調べるために、マスキング層から７００±５０ｎｍの距離で層平面を使用するのがよい。
記載した表面積と同定した微結晶の数との比から、記載した交差平面中の微結晶により占有される平均表面積を計算した。この交差平面は、調査した両方の試料で融合層厚を上回っている。図５ａ）中に記載した試料では、８９４ｎｍ×１１９５ｎｍ＝１．０６８１μｍ2の面積上で３８個の微結晶が数えられた。これは、微結晶１つあたり、０．０２８１μｍ2の平均表面積を生じる。
それに対して、図５ｂ）に記載した本発明による窒化物半導体製品の試料中では、２９８２ｎｍ×２２３８ｎｍ＝６．６７μｍ2の表面積で３５個の微結晶が数えられた。これは、微結晶１つあたり０．１９μｍ2の平均表面積を生じる。
図５ｂ）で調査した試料は、その品質に関して、本発明による方法で達成できる値の下限にあると指摘すべきである。有利には、この方法手順は平均表面積が少なくとも０．３６μｍ2であるように実施される。このように、ＧａＮ層中の圧縮応力は著しく増大し、この事は完成した素子の曲率半径と引張応力に良好な結果を生じる。
図６ａ）〜６ｆ）は、図１の窒化物半導体からＬＥＤを製造する際の種々の方法工程を示している。ここで記載した方法手順は、図１の窒化物半導体素子の製造の後に続く。
これに関連して、窒化物半導体製品１００の上面の金属化が施される。これは、一方では引き続く担体１２６の結合に、他方では、形成された素子からの光デカップリングを改善するのに役立つ。
担体１２６は、銅又はＡｌＳｉから作られていて、結合に使用される一方の側１２８で金属化１３０される。図６ｂ）は、結合後のプロセス段階を示している。結合は２８０℃の温度で実施される。このような低温の使用は、結合の際の熱循環により付加的応力が何も生じないという利点を有する。
次の工程でＳｉウエハ１０４は除去される。これは図６ｃ）に図式的に記載されている。Ｓｉウエハ１０４は、研磨とエッチングにより除去される。エッチングは、湿式化学又は乾式化学エッチングであってよい。従って、図６ｄ）に記載された構造が製造され、その際、先にＳｉウエハに結合する核形成層１０６は次に上面を形成し、かつｐ−カバー層１２２は金属化１２４／１３０と直接に接触している。次の工程では、上面はエッチングにより構造化される。素子からの光デカップリングを改善するピラミッド状構造は、例えばＫＯＨ又はＨ3ＰＯ4でエッチングにより形成される。最後に、コンタクト構造が作製される。ＬＥＤの流れ極性を同定するために、マイナスの極性を表面上の末端のコンタクト１３６に設置し、かつプラスの極性を担体上の末端のコンタクトに設置した。
本発明によれば、層成長は大きな基板上で可能であり、よって大きな素子の製造又はコスト効率の良い多数の小さな素子の製造が可能にする。記載された方法手順は、通常は、サファイア基板の使用で用いられるレーザー剥離なしに実施されるので、より簡素で安価である。フォトリトグラフィー法は、背面コンタクトの作製ならびに素子を分離する前の構造化にとって必要である。
上記の記載は、応力を加えていない窒化物半導体層構造の本発明による成長法に基づき、素子の更なる製造工程で特に簡単なプロセシングが可能であることを示している。このように、高い品質で、安価な素子を製造できる。
方法手順では、様々な変法が可能である。例えば、ｐ−導電カバー層１２２は、ｐ−ＧａＮの少なくとも２０ｎｍの成長後にＳｉＮマスクで提供できる。引き続く更なるｐ−ＧａＮの製造は、島の形で実施でき、かつ完全な融合を生じない。これは粗い表面を生成し、かつ図６ｆ）の完成した半導体素子中で、より均一な発光を上向きに生じる。より効率的ではない抗反射層が上面に設置されたとしても、この光は、より効率的にデカップリングする。
１００ 窒化物半導体製品、 １０２ 層構造、 １０４ シリコンウエハ、 １０６ 核形成層、 １０８ ＳｉＮマスキング層、 １１０ 窒化物半導体層、 １１２ 低温ＡｌＮ中間層、 １１４ ＧａＮ層、 １１６ ＧａＮ層、 １１７ 第二のマスキング層、 １１８ ＧａＮ層、 １２０ ＭＱＷ構造、 １２２ カバー層、 Ａ バッファ層と組合わさった窒化物核形成層、 Ｂ マスキング層、 Ｃ 窒化物半導体層、 Ｄ 多重量子井戸構造、 Ｅ ｐ型ドーピングした窒化物半導体カバー層、 Ｆ 歪み制御用の低温ＡｌＮ又はＡｌＧａＮ中間層

Claims (56)

  1. シリコン表面上に窒化物半導体素子の層構造を製造する方法において、次の工程：
    ・ シリコン表面を有する基板を提供する工程：
    ・ 基板のシリコン表面上にアルミニウム含有窒化物核形成層を堆積する工程；
    ・ 任意に、アルミニウム含有窒化物バッファ層を窒化物核形成層上に堆積する工程；
    ・ マスキング層を窒化物核形成層又は、存在する場合には、第一の窒化物バッファ層上に堆積する工程；
    ・ ガリウム含有の第一の窒化物半導体層をマスキング層上に堆積する工程
    を有し、その際、第一の窒化物半導体層の堆積工程において、初めに別々の微結晶が成長し、前記微結晶が融合層厚より上で一緒に成長し、かつ、前記微結晶が成長方向に対して垂直に一緒に成長された窒化物半導体層の層平面中で少なくとも０．１６μｍ2の平均表面積を占めるように、マスキング層を堆積する、前記方法。
  2. 第一の窒化物半導体層が初めに成長島の形で成長する際に、マスキング層から平均して少なくとも６００ｎｍの距離から少なくとも８０％閉じた層面積を生じるような層厚で、前記マスキング層が堆積される、請求項１に記載の方法。
  3. 前記マスキング層が、その下にある窒化物核形成層、又は存在する場合には、第一の窒化物バッファ層の少なくとも９５％を覆って堆積される、請求項１又は２に記載の方法。
  4. 窒化ケイ素から成るマスキング層が堆積される、請求項１から３までのいずれか１項に記載の方法。
  5. マスキング層の堆積の期間は、第一の窒化物半導体層の堆積工程の際に、約６００ｎｍの光波長を用いた、成長表面の反射強度の並行測定が、発振振幅の増加を伴い、少なくとも５回の振動サイクルの後にほぼ一定の最大値に達する振動強度挙動を示すように選択される、請求項１から４までのいずれか１項に記載の方法。
  6. 窒化物核形成層の堆積は、（１１１）−シリコン表面上で行われる、請求項１から５までのいずれか１項に記載の方法。
  7. 第一の窒化物半導体層は、８００ｎｍ〜１６００ｎｍの間の層厚で堆積される、請求項１から６までのいずれか１項に記載の方法。
  8. 第一の窒化物半導体層上に、アルミニウム含有窒化物中間層が堆積され、かつこの最後の層の上に、ガリウム含有の更なる第二の窒化物半導体層が堆積される、請求項７に記載の方法。
  9. アルミニウム含有窒化物中間層とガリウム含有の更なる窒化物半導体層の堆積の工程の順番を繰り返し実施する、請求項８に記載の方法。
  10. 更なる窒化物半導体層の上に、窒化物半導体材料から成る多重量子井戸構造を堆積する、請求項８又は９に記載の方法。
  11. 多重量子井戸構造が堆積される更なる窒化物半導体層を堆積する直前に、窒化ケイ素から成る少なくとも１つの更なるマスキング層を堆積することに特徴付けられる、請求項１０に記載の方法。
  12. ｎ型ドーピングを第一の窒化物半導体層、および存在する場合には、多重量子井戸構造の前に堆積される更なる窒化物半導体層に導入する、請求項１から１１までのいずれか１項に記載の方法。
  13. 次の工程：ｐ型ドーピングした、多重量子井戸構造の上のガリウム含有窒化物半導体カバー層の製造を有する、請求項１から１２までのいずれか１項に記載の方法。
  14. 基板を提供する工程は、シリコン基板の提供を含み、その厚さは少なくともＤGaN＊ｘ［式中、ＤGaNは、基板上に堆積すべき窒化物半導体層の層厚を表すか、又は１つより多くの窒化物半導体層を堆積すべき場合には、基板上に堆積すべき窒化物半導体層と、存在する窒化物中間層の層厚の合計を表し、その際、ドーピングしたシリコン基板を使用する場合には、ｘは１１０であり、かつドープしていない基板を使用する場合には２００である］である、請求項１から１３までのいずれか１項に記載の方法。
  15. 基板の提供の工程は、シリコン基板の提供を含み、その厚さは更に
    Figure 2015216378
     （式中、ｙ＝基板の直径（ｃｍ）／３．５）
    以上である、請求項１４に記載の方法。
  16. 次の工程：
    ・ 窒化物半導体素子の層構造を、請求項１から１５までのいずれか１項に記載の方法によってシリコン表面上に作製する工程、
    ・ 層構造と担体を、層構造の成長上面が担体に向かい合うように結合させる工程、
    ・ 基板を完全に又は部分的に除去する工程、
    ・ コンタクト構造を作製する工程、
    を有する、窒化物半導体素子を製造する方法。
  17. 導電性コンタクト層を、層構造の成長上面の上に堆積する工程を有する、請求項１６に記載の方法。
  18. コンタクト層には、ｐ型ドーピングした窒化物半導体カバー層よりも高い屈折率を有する材料が使用される、請求項１７に記載の方法。
  19. 結合前に、層構造の、又は存在する場合にはコンタクト層の成長上面の金属化の工程を実施する、請求項１６から１８までのいずれか１項に記載の方法。
  20. 結合に使用すべき表面が導電性又は反射性又は金属性である担体を使用する、請求項１６から１９までのいずれか１項に記載の方法。
  21. 層構造の窒化物半導体カバー層を
    Figure 2015216378
     ［式中、
    ｍ＝０、１、２、３、・・・；
    λは、窒化物半導体素子の稼働の際の多重量子井戸構造の発光波長であり、
    ｎNitrideは、波長λでの窒化物の屈折率であり、かつ
    ｄMQWは、多重量子井戸構造の厚さを意味する］
    の厚さで堆積する、請求項１８から２０までのいずれか１項に記載の方法。
  22. コンタクト層には、ｐ型ドーピングされた窒化物半導体カバー層よりも低い屈折率を有する材料が使用される、請求項１７に記載の方法。
  23. 層構造の窒化物半導体カバー層を
    Figure 2015216378
     ［式中、
    ｍ＝１、２、３、４・・・；
    λは、窒化物半導体素子の稼働の際の多重量子井戸構造の発光波長であり、
    ｎNitrideは、波長λでの窒化物の屈折率であり、かつ
    ｄMQWは、多重量子井戸構造の厚さを意味する］
    の厚さで堆積する、請求項２２に記載の方法。
  24. 結合は、２８０〜５００℃の間の範囲内の温度で行われる、請求項１６から２３までのいずれか１項に記載の方法。
  25. 基板の除去の工程は、研削により、又は研削とエッチングの組み合わせにより行われる、請求項１６から２４までのいずれか１項に記載の方法。
  26. 基板の除去工程は、エッチングのみにより行われる、請求項１６から２４までのいずれか１項に記載の方法。
  27. 基板の除去により露出される成長背面は、抗反射作用層を形成するために構造化される、請求項１６から２６までのいずれか１項に記載の方法。
  28. 次のもの：
    ・ 成長方向に対して垂直の層平面で少なくとも０．１６μｍ2の平均表面積を占める一緒に成長した微結晶の構造を有する、ガリウム含有の第一の窒化物半導体層、
    ・ 第一の窒化物半導体層に隣接するアルミニウム含有窒化物中間層、及び
    ・ 最後の層に隣接するガリウム含有の更なる第二の窒化物半導体層
    を有する、窒化物半導体素子。
  29. 微結晶は、成長方向に対して垂直の層平面で、少なくとも４００×４００ｎｍ2の平均寸法を有する、請求項２８に記載の窒化物半導体素子。
  30. 微結晶は、成長方向に対して垂直の層平面で少なくとも０．３６μｍ2の平均表面積を占める、請求項２８に記載の窒化物半導体素子。
  31. 第一の窒化物半導体層は、８００ｎｍ〜１６００ｎｍの間の層厚を有する、請求項２８から３０までのいずれか１項に記載の窒化物半導体素子。
  32. アルミニウム含有窒化物中間層とガリウム含有の更なる窒化物半導体層の連続層を繰り返し含有している、請求項２８から３１までのいずれか１項に記載の窒化物半導体素子。
  33. 更なる窒化物半導体層の上に窒化物半導体材料から成る多重量子井戸構造を堆積する、請求項３１又は請求項３２に記載の窒化物半導体素子。
  34. 多重量子井戸構造が堆積された更なる窒化物半導体層に直接に隣接しているが、しかし、この更なる窒化物半導体層の多重量子井戸構造とは反対側に隣接している、窒化ケイ素から成る少なくとも１つの更なるマスキング層を特徴とする、請求項３３に記載の窒化物半導体素子。
  35. 第一の窒化物半導体層、および存在する場合には、更なる窒化物半導体層がｎ型ドープされていて、前記更なる窒化物半導体層は、第一の窒化物半導体層に向かい合っている多重量子井戸構造の側に配置されている、請求項２８から３４までのいずれか１項に記載の窒化物半導体素子。
  36. 多重量子井戸構造の、第一の窒化物半導体層とは反対側に配置されている、ｐ型ドーピングされたガリウム含有窒化物半導体カバー層を有する、請求項３３から３５までのいずれか１項に記載の窒化物半導体素子。
  37. 第一の窒化物半導体層と結合された担体を有する、請求項２８から３６までのいずれか１項に記載の窒化物半導体素子。
  38. 担体と第一の窒化物半導体層とが金属層により相互に結合されている、請求項２８から３７までのいずれか１項に記載の窒化物半導体素子。
  39. 担体は、実質的に銅又はアルミニウム又はシリコン又は窒化アルミニウム又はＡｌ／Ｓｉから成っている、請求項３７又は３８に記載の窒化物半導体素子。
  40. 担体と第一の窒化物半導体層の間に、導電性コンタクト層が配置されている、請求項２８から３９までのいずれか１項に記載の窒化物半導体素子。
  41. コンタクト層は、ｐ型ドーピングした窒化物半導体カバー層よりも高い屈折率を有する、請求項３６及び請求項４０のいずれか１項に記載の窒化物半導体素子。
  42. 層構造の窒化物半導体カバー層が、
    Figure 2015216378
     ［式中、
    ｍ＝０、１、２、３、・・・；
    λは、窒化物半導体素子の稼働の際の多重量子井戸構造の発光波長であり、
    ｎNitrideは、波長λでの窒化物の屈折率であり、かつ
    ｄMQWは、多重量子井戸構造の厚さを意味する］
    の厚さで堆積される、請求項３６に記載の窒化物半導体素子。
  43. コンタクト層は、ｐ型ドーピングした窒化物半導体カバー層よりも低い屈折率を有する、請求項３６及び請求項４０のいずれか１項に記載の窒化物半導体素子。
  44. 層構造の窒化物半導体カバー層は、
    Figure 2015216378
     ［式中、
    ｍ＝１、２、３、４・・・；
    λは、窒化物半導体素子の稼働の際の多重量子井戸構造の発光波長であり、
    ｎNitrideは、波長λでの窒化物の屈折率であり、かつ
    ｄMQWは、多重量子井戸構造の厚さを意味する］
    の厚さを有する、請求項４３に記載の窒化物半導体素子。
  45. ｎ−側とｐ−側の電気接触素子を有する、請求項２８から４４までのいずれか１項に記載の窒化物半導体素子。
  46. 請求項２８から４５までのいずれか１項に記載の複数の窒化物半導体素子を有する担体ウエハ。
  47. 担体上の複数の窒化物半導体素子は、全部で少なくとも２４ｃｍの横方向の寸法を有する、請求項４６に記載の担体。
  48. 次のもの：
    ・ シリコン表面を有する基板、
    ・ シリコン表面に隣接するアルミニウム含有窒化物核形成層、
    ・ 任意に：窒化物核形成層に隣接するアルミニウム含有窒化物バッファ層、
    ・ 窒化物核形成層上、又は存在する場合には、窒化物バッファ層上のマスキング層、ならびに、
    ・ マスキング層に隣接して配置され、一緒に成長した微結晶の構造を有するガリウム含有の第一の窒化物半導体層
    を有し、その際、前記微結晶は融合層厚より上で、かつ層平面中で成長方向に対して垂直に、少なくとも０．１６μｍ2の平均表面積を占める、窒化物半導体製品。
  49. 成長島は、マスキング層から少なくとも６００ｎｍの距離で、少なくとも８０％融合している、請求項４８に記載の窒化物半導体製品。
  50. 窒化物核形成層は、少なくとも１０％のアルミニウム含有量を有する窒化アルミニウム層又は窒化アルミニウムガリウム層である、請求項４８又は請求項４９に記載の窒化物半導体製品。
  51. 窒化物核形成層は、１０〜１００ｎｍの間の層厚を有する、請求項５０に記載の窒化物半導体製品。
  52. 窒化物バッファ層は、最大で４００ｎｍの層厚を有する、請求項４８から５１までのいずれか１項に記載の窒化物半導体製品。
  53. 基板は、基板裏面に対して垂直方向に、曲率を有さないか、又は少なくとも１０ｍの曲率半径を有する、請求項４８から５２までのいずれか１項に記載の窒化物半導体製品。
  54. 第一の窒化物半導体層に隣接するアルミニウム含有窒化物中間層、および
    ・ 最後の層に隣接するガリウム含有の更なる第二の窒化物半導体層を有する、請求項４８から５３までのいずれか１項に記載の窒化物半導体製品。
  55. 微結晶は、成長方向に対して垂直の層平面で少なくとも０．３６μｍ2の平均表面積を占める、請求項４８から５４までのいずれか１項に記載の窒化物半導体製品。
  56. 基板は、少なくとも２４ｃｍの横方向の寸法を有する、請求項４８から５５までのいずれか１項に記載の窒化物半導体製品。
JP2015097265A 2006-02-23 2015-05-12 窒化物半導体素子ならびにその製法 Pending JP2015216378A (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US77645706P 2006-02-23 2006-02-23
DE102006008929.4 2006-02-23
US60/776,457 2006-02-23
DE200610008929 DE102006008929A1 (de) 2006-02-23 2006-02-23 Nitridhalbleiter-Bauelement und Verfahren zu seiner Herstellung

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2013141735A Division JP2013219391A (ja) 2006-02-23 2013-07-05 窒化物半導体素子ならびにその製法

Publications (1)

Publication Number Publication Date
JP2015216378A true JP2015216378A (ja) 2015-12-03

Family

ID=38020245

Family Applications (4)

Application Number Title Priority Date Filing Date
JP2008555795A Active JP5393158B2 (ja) 2006-02-23 2007-02-22 窒化物半導体素子ならびにその製法
JP2011180447A Withdrawn JP2011233936A (ja) 2006-02-23 2011-08-22 ニトリド半導体素子ならびにその製法
JP2013141735A Withdrawn JP2013219391A (ja) 2006-02-23 2013-07-05 窒化物半導体素子ならびにその製法
JP2015097265A Pending JP2015216378A (ja) 2006-02-23 2015-05-12 窒化物半導体素子ならびにその製法

Family Applications Before (3)

Application Number Title Priority Date Filing Date
JP2008555795A Active JP5393158B2 (ja) 2006-02-23 2007-02-22 窒化物半導体素子ならびにその製法
JP2011180447A Withdrawn JP2011233936A (ja) 2006-02-23 2011-08-22 ニトリド半導体素子ならびにその製法
JP2013141735A Withdrawn JP2013219391A (ja) 2006-02-23 2013-07-05 窒化物半導体素子ならびにその製法

Country Status (10)

Country Link
EP (4) EP3731284A1 (ja)
JP (4) JP5393158B2 (ja)
KR (4) KR20150123294A (ja)
CN (1) CN102064091B (ja)
AT (1) ATE483249T1 (ja)
DE (1) DE502007005172D1 (ja)
HK (1) HK1116922A1 (ja)
MY (1) MY149325A (ja)
SG (2) SG10201405004WA (ja)
WO (1) WO2007096405A1 (ja)

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2264798B1 (en) 2003-04-30 2020-10-14 Cree, Inc. High powered light emitter packages with compact optics
ATE546827T1 (de) * 2007-08-31 2012-03-15 Fraunhofer Ges Forschung Halbleiterbauelement und dessen verwendung
US9431589B2 (en) 2007-12-14 2016-08-30 Cree, Inc. Textured encapsulant surface in LED packages
US9157167B1 (en) 2008-06-05 2015-10-13 Soraa, Inc. High pressure apparatus and method for nitride crystal growth
WO2011044554A1 (en) 2009-10-09 2011-04-14 Soraa, Inc. Method for synthesis of high quality large area bulk gallium based crystals
KR101004858B1 (ko) * 2008-11-06 2010-12-28 삼성엘이디 주식회사 화합물 반도체 발광 소자 및 그 제조방법
US8188496B2 (en) 2008-11-06 2012-05-29 Samsung Led Co., Ltd. Semiconductor light emitting device including substrate having protection layers and method for manufacturing the same
US9543392B1 (en) 2008-12-12 2017-01-10 Soraa, Inc. Transparent group III metal nitride and method of manufacture
US8878230B2 (en) * 2010-03-11 2014-11-04 Soraa, Inc. Semi-insulating group III metal nitride and method of manufacture
DE102009036843A1 (de) 2009-08-10 2011-02-17 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Leuchtdiode und Leuchtdiode
DE102009047881B4 (de) 2009-09-30 2022-03-03 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung einer epitaktisch hergestellten Schichtstruktur
KR101081169B1 (ko) * 2010-04-05 2011-11-07 엘지이노텍 주식회사 발광 소자 및 그 제조방법, 발광 소자 패키지, 조명 시스템
US8692261B2 (en) 2010-05-19 2014-04-08 Koninklijke Philips N.V. Light emitting device grown on a relaxed layer
US9564320B2 (en) 2010-06-18 2017-02-07 Soraa, Inc. Large area nitride crystal and method for making it
CN103098216A (zh) * 2010-06-24 2013-05-08 Glo公司 具有用于定向纳米线生长的缓冲层的衬底
WO2012035135A1 (de) * 2010-09-19 2012-03-22 Osram Opto Semiconductors Gmbh Halbleiterchip und verfahren zu dessen herstellung
KR20120032329A (ko) 2010-09-28 2012-04-05 삼성전자주식회사 반도체 소자
DE102010048617A1 (de) 2010-10-15 2012-04-19 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Halbleiterschichtenfolge, strahlungsemittierender Halbleiterchip und optoelektronisches Bauteil
US20120119184A1 (en) * 2010-11-12 2012-05-17 Kung-Hsieh Hsu Vertical Light Emitting Diode (VLED) Die Having N-Type Confinement Structure With Etch Stop Layer And Method Of Fabrication
US20120292648A1 (en) * 2011-05-16 2012-11-22 Kabushiki Kaisha Toshiba Nitride semiconductor device, nitride semiconductor wafer, and method for manufacturing nitride semiconductor layer
US9312436B2 (en) 2011-05-16 2016-04-12 Kabushiki Kaisha Toshiba Nitride semiconductor device, nitride semiconductor wafer, and method for manufacturing nitride semiconductor layer
US8664679B2 (en) * 2011-09-29 2014-03-04 Toshiba Techno Center Inc. Light emitting devices having light coupling layers with recessed electrodes
US9012921B2 (en) * 2011-09-29 2015-04-21 Kabushiki Kaisha Toshiba Light emitting devices having light coupling layers
DE102011114671A1 (de) 2011-09-30 2013-04-04 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
DE102011114670A1 (de) * 2011-09-30 2013-04-04 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
JP5228122B1 (ja) 2012-03-08 2013-07-03 株式会社東芝 窒化物半導体素子及び窒化物半導体ウェーハ
WO2013139887A1 (de) * 2012-03-21 2013-09-26 Freiberger Compound Materials Gmbh Verfahren zur herstellung von iii-n-einkristallen, und iii-n-einkristall
DE102012103686B4 (de) 2012-04-26 2021-07-08 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Epitaxiesubstrat, Verfahren zur Herstellung eines Epitaxiesubstrats und optoelektronischer Halbleiterchip mit einem Epitaxiesubstrat
US8946773B2 (en) 2012-08-09 2015-02-03 Samsung Electronics Co., Ltd. Multi-layer semiconductor buffer structure, semiconductor device and method of manufacturing the semiconductor device using the multi-layer semiconductor buffer structure
US9136430B2 (en) 2012-08-09 2015-09-15 Samsung Electronics Co., Ltd. Semiconductor buffer structure, semiconductor device including the same, and method of manufacturing semiconductor device using semiconductor buffer structure
JP5421442B1 (ja) 2012-09-26 2014-02-19 株式会社東芝 窒化物半導体ウェーハ、窒化物半導体素子及び窒化物半導体ウェーハの製造方法
DE102012217631B4 (de) 2012-09-27 2022-05-25 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronisches Bauelement mit einer Schichtstruktur
JP5944301B2 (ja) * 2012-11-19 2016-07-05 株式会社東芝 半導体発光素子の製造方法
JP5296255B1 (ja) 2012-11-21 2013-09-25 株式会社東芝 窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の形成方法
JP5460831B1 (ja) 2012-11-22 2014-04-02 株式会社東芝 半導体発光素子
CN104241262B (zh) 2013-06-14 2020-11-06 惠州科锐半导体照明有限公司 发光装置以及显示装置
JP6270536B2 (ja) 2013-06-27 2018-01-31 株式会社東芝 窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の形成方法
JP2014068018A (ja) * 2013-10-07 2014-04-17 Toshiba Corp 半導体発光素子及び半導体発光素子の製造方法
DE102014105303A1 (de) 2014-04-14 2015-10-15 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Schichtstruktur als Pufferschicht eines Halbleiterbauelements sowie Schichtstruktur als Pufferschicht eines Halbleiterbauelements
CN103985799B (zh) * 2014-06-05 2017-03-22 天津三安光电有限公司 发光二极管及其制作方法
JP6264628B2 (ja) * 2017-01-13 2018-01-24 アルパッド株式会社 半導体ウェーハ、半導体素子及び窒化物半導体層の製造方法
US10242866B2 (en) * 2017-03-08 2019-03-26 Lam Research Corporation Selective deposition of silicon nitride on silicon oxide using catalytic control
EP3451364B1 (en) * 2017-08-28 2020-02-26 Siltronic AG Heteroepitaxial wafer and method for producing a heteroepitaxial wafer
JP6437083B2 (ja) * 2017-12-06 2018-12-12 アルパッド株式会社 半導体ウェーハ及び半導体素子
US11410937B2 (en) 2020-03-06 2022-08-09 Raytheon Company Semiconductor device with aluminum nitride anti-deflection layer
US11894477B2 (en) 2021-05-17 2024-02-06 Raytheon Company Electrical device with stress buffer layer and stress compensation layer
US11851785B2 (en) 2021-05-21 2023-12-26 Raytheon Company Aluminum nitride passivation layer for mercury cadmium telluride in an electrical device
TWI785864B (zh) 2021-10-27 2022-12-01 財團法人工業技術研究院 半導體基板以及電晶體
EP4345922A1 (en) 2022-09-30 2024-04-03 ALLOS Semiconductors GmbH Gan-on-si epiwafer comprising a strain-decoupling sub-stack

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003037289A (ja) * 2001-05-29 2003-02-07 Lumileds Lighting Us Llc 低駆動電圧のｉｉｉ族窒化物発光素子
JP2003063897A (ja) * 2001-08-28 2003-03-05 Sony Corp 窒化物系ｉｉｉ−ｖ族化合物半導体基板およびその製造方法ならびに半導体発光素子の製造方法ならびに半導体装置の製造方法
JP2003188414A (ja) * 2001-12-19 2003-07-04 Sanken Electric Co Ltd 半導体発光素子の製造方法
JP2003234502A (ja) * 2002-02-07 2003-08-22 Sanyo Electric Co Ltd 半導体の形成方法および半導体素子
JP2003249642A (ja) * 2002-02-22 2003-09-05 Fuji Xerox Co Ltd ヘテロ接合半導体素子及びその製造方法
WO2004066393A1 (ja) * 2003-01-17 2004-08-05 Sanken Electric Co., Ltd. 半導体装置及びその製造方法
JP2004349387A (ja) * 2003-05-21 2004-12-09 Sanken Electric Co Ltd 半導体基体及びこの製造方法
JP2005223165A (ja) * 2004-02-06 2005-08-18 Sanyo Electric Co Ltd 窒化物系発光素子
JP2005259768A (ja) * 2004-03-09 2005-09-22 Sanyo Electric Co Ltd 発光素子およびその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11135832A (ja) * 1997-10-26 1999-05-21 Toyoda Gosei Co Ltd 窒化ガリウム系化合物半導体及びその製造方法
TW417315B (en) * 1998-06-18 2001-01-01 Sumitomo Electric Industries GaN single crystal substrate and its manufacture method of the same
US6903376B2 (en) * 1999-12-22 2005-06-07 Lumileds Lighting U.S., Llc Selective placement of quantum wells in flipchip light emitting diodes for improved light extraction
US6486499B1 (en) * 1999-12-22 2002-11-26 Lumileds Lighting U.S., Llc III-nitride light-emitting device with increased light generating capability
JP3603713B2 (ja) * 1999-12-27 2004-12-22 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体膜の成長方法及びｉｉｉ族窒化物系化合物半導体素子
FR2810159B1 (fr) * 2000-06-09 2005-04-08 Centre Nat Rech Scient Couche epaisse de nitrure de gallium ou de nitrure mixte de gallium et d'un autre metal, procede de preparation, et dispositif electronique ou optoelectronique comprenant une telle couche
DE10151092B4 (de) * 2001-10-13 2012-10-04 Azzurro Semiconductors Ag Verfahren zur Herstellung von planaren und rißfreien Gruppe-III-Nitrid-basierten Lichtemitterstrukturen auf Silizium Substrat
JP4100013B2 (ja) * 2002-03-14 2008-06-11 日亜化学工業株式会社 窒化物半導体レーザ素子及びその製造方法
JP4233268B2 (ja) * 2002-04-23 2009-03-04 シャープ株式会社 窒化物系半導体発光素子およびその製造方法
CN1228478C (zh) * 2002-11-13 2005-11-23 中国科学院物理研究所 制备氮化镓单晶薄膜的方法
JP2004200347A (ja) * 2002-12-18 2004-07-15 Sumitomo Electric Ind Ltd 高放熱性能を持つ発光ダイオード
JP4662918B2 (ja) * 2003-01-31 2011-03-30 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング 半導体構成素子の製造のための方法
CN101901858B (zh) * 2004-04-28 2014-01-29 沃提科尔公司 垂直结构半导体器件
DE102004038573A1 (de) 2004-08-06 2006-03-16 Azzurro Semiconductors Ag Verfahren zum epitaktischen Wachstum dicker, rissfreier Gruppe-III-Nitrid Halbleiterschichten mittels metallorganischer Gasphasenepitaxie auf Si oder SIC

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003037289A (ja) * 2001-05-29 2003-02-07 Lumileds Lighting Us Llc 低駆動電圧のｉｉｉ族窒化物発光素子
JP2003063897A (ja) * 2001-08-28 2003-03-05 Sony Corp 窒化物系ｉｉｉ−ｖ族化合物半導体基板およびその製造方法ならびに半導体発光素子の製造方法ならびに半導体装置の製造方法
JP2003188414A (ja) * 2001-12-19 2003-07-04 Sanken Electric Co Ltd 半導体発光素子の製造方法
JP2003234502A (ja) * 2002-02-07 2003-08-22 Sanyo Electric Co Ltd 半導体の形成方法および半導体素子
JP2003249642A (ja) * 2002-02-22 2003-09-05 Fuji Xerox Co Ltd ヘテロ接合半導体素子及びその製造方法
WO2004066393A1 (ja) * 2003-01-17 2004-08-05 Sanken Electric Co., Ltd. 半導体装置及びその製造方法
JP2004349387A (ja) * 2003-05-21 2004-12-09 Sanken Electric Co Ltd 半導体基体及びこの製造方法
JP2005223165A (ja) * 2004-02-06 2005-08-18 Sanyo Electric Co Ltd 窒化物系発光素子
JP2005259768A (ja) * 2004-03-09 2005-09-22 Sanyo Electric Co Ltd 発光素子およびその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
A. DADGAR外, 10名: "Bright, Crack-Free InGaN/GaN Light Emitters on Si(111)", PHYSICA STATUS SOLIDI A, vol. 192, no. 2, JPN6012005167, 2002, pages 308 - 313, XP002435959, ISSN: 0003315579, DOI: 10.1002/1521-396X(200208)192:2<308::AID-PSSA308>3.0.CO;2-M *

Also Published As

Publication number Publication date
EP1875523B1 (de) 2010-09-29
DE502007005172D1 (de) 2010-11-11
SG10201405004WA (en) 2014-10-30
KR20150123294A (ko) 2015-11-03
EP3731283A1 (de) 2020-10-28
WO2007096405A1 (de) 2007-08-30
KR20080104014A (ko) 2008-11-28
EP2112699B1 (de) 2020-05-06
EP2112699A2 (de) 2009-10-28
ATE483249T1 (de) 2010-10-15
KR20100017895A (ko) 2010-02-16
JP5393158B2 (ja) 2014-01-22
EP2112699A3 (de) 2009-12-30
JP2011233936A (ja) 2011-11-17
KR101693849B1 (ko) 2017-01-06
CN102064091B (zh) 2013-03-20
JP2009527913A (ja) 2009-07-30
EP1875523A1 (de) 2008-01-09
EP3731284A1 (de) 2020-10-28
JP2013219391A (ja) 2013-10-24
SG170031A1 (en) 2011-04-29
MY149325A (en) 2013-08-30
KR20150123293A (ko) 2015-11-03
HK1116922A1 (en) 2009-01-02
CN102064091A (zh) 2011-05-18

Similar Documents

Publication Publication Date Title
JP5393158B2 (ja) 窒化物半導体素子ならびにその製法
US20230041323A1 (en) Nitride semiconductor component and process for its production
JP2009527913A5 (ja)
JP6067801B2 (ja) 高品質ホモエピタキシ用微傾斜窒化ガリウム基板
US8541290B2 (en) Optoelectronic substrate and methods of making same
CN1909190B (zh) 含晶格参数改变元素的氮化镓器件衬底
US6177292B1 (en) Method for forming GaN semiconductor single crystal substrate and GaN diode with the substrate
CN102742036B (zh) 固态照明装置及相关联制造方法
CN100505164C (zh) 氮化物半导体衬底的制造方法及复合材料衬底
JP2007246330A (ja) Ｉｉｉ−ｖ族窒化物系半導体基板、ｉｉｉ−ｖ族窒化物系デバイス、及びそれらの製造方法
JP2013517621A (ja) 基板の熱膨張を補償する層を備える半導体発光装置
US6906351B2 (en) Group III-nitride growth on Si substrate using oxynitride interlayer
KR100586940B1 (ko) 질화갈륨계 단결정 기판의 제조방법
KR101189399B1 (ko) 질화물 반도체 발광소자 및 그 제조 방법
JP4257815B2 (ja) 半導体装置
WO2008128181A1 (en) Method for deposition of (al,in,ga,b)n
KR102480141B1 (ko) 압전 박막을 제조하는 방법 및 이 박막을 이용하는 소자
Han et al. AlGaN Materials Engineering for Integrated Multi-function Systems

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160419

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160516

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20160606

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20170110