JP2003324186A - 強誘電体メモリの製造方法及び強誘電体メモリ - Google Patents
強誘電体メモリの製造方法及び強誘電体メモリInfo
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Abstract
(57)【要約】
【課題】 強誘電体メモリの、ＲＡＭ及びＲＯＭ間での
転用（変換）を図る。 【解決手段】 強誘電体メモリに対するチップ組立を行
うチップ組立工程と、チップ組立工程後に強誘電体メモ
リにデータの書込みを行うデータ書込み工程と、データ
書込み工程後に強誘電体メモリが有する強誘電体膜をこ
の強誘電体膜の相転移温度Ｔc（℃）未満の加熱温度Ｔ1
（℃）で加熱する第１の加熱工程とを、強誘電体メモリ
を用いたＲＯＭの製造プロセスに用いるとともに、これ
ら工程を経て得られたＲＯＭ化した強誘電体メモリの強
誘電体膜に対して、この強誘電体膜の相転移温度Ｔ
c（℃）以上の加熱温度Ｔ2（℃）で加熱する第２の加熱
工程を、ＲＯＭ化した強誘電体メモリを用いたＲＡＭの
製造プロセスに用いる。
転用（変換）を図る。 【解決手段】 強誘電体メモリに対するチップ組立を行
うチップ組立工程と、チップ組立工程後に強誘電体メモ
リにデータの書込みを行うデータ書込み工程と、データ
書込み工程後に強誘電体メモリが有する強誘電体膜をこ
の強誘電体膜の相転移温度Ｔc（℃）未満の加熱温度Ｔ1
（℃）で加熱する第１の加熱工程とを、強誘電体メモリ
を用いたＲＯＭの製造プロセスに用いるとともに、これ
ら工程を経て得られたＲＯＭ化した強誘電体メモリの強
誘電体膜に対して、この強誘電体膜の相転移温度Ｔ
c（℃）以上の加熱温度Ｔ2（℃）で加熱する第２の加熱
工程を、ＲＯＭ化した強誘電体メモリを用いたＲＡＭの
製造プロセスに用いる。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性メモ
リ、特に、強誘電体メモリを用いたＲＯＭ（Ｒｅａｄ
Ｏｎｌｙ Ｍｅｍｏｒｙ：読み出し専用メモリ）の製造
方法、及び、ＲＯＭ化された強誘電体メモリを用いたＲ
ＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：書
込み読み出し可能なメモリ）の製造方法に関する。
リ、特に、強誘電体メモリを用いたＲＯＭ（Ｒｅａｄ
Ｏｎｌｙ Ｍｅｍｏｒｙ：読み出し専用メモリ）の製造
方法、及び、ＲＯＭ化された強誘電体メモリを用いたＲ
ＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：書
込み読み出し可能なメモリ）の製造方法に関する。
【０００２】
【従来の技術】近年、不揮発性メモリとして強誘電体メ
モリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡ
Ｍ）が注目されている。
モリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡ
Ｍ）が注目されている。
【０００３】強誘電体メモリは、電荷を蓄積記憶するキ
ャパシタに強誘電体膜を用いており、強誘電体の自発分
極による電界の反転とその保持機能とを利用した低電
圧、低消費電力及び高速動作等が可能なメモリである。
ャパシタに強誘電体膜を用いており、強誘電体の自発分
極による電界の反転とその保持機能とを利用した低電
圧、低消費電力及び高速動作等が可能なメモリである。
【０００４】強誘電体メモリは、強誘電体膜の分極反転
速度がナノ秒オーダーであることや、分極反転に要する
電圧を強誘電体膜の作製法の最適化によって２．０Ｖ程
度に抑えられることから、ＥＰＲＯＭやフラッシュメモ
リ等の他の不揮発性メモリに比べて書き換え速度及び動
作電圧に優れている。その上、強誘電体メモリのデータ
の可能書き換え回数は１０12回以上であることから、現
在、強誘電体メモリはＲＡＭとして実用化されている。
速度がナノ秒オーダーであることや、分極反転に要する
電圧を強誘電体膜の作製法の最適化によって２．０Ｖ程
度に抑えられることから、ＥＰＲＯＭやフラッシュメモ
リ等の他の不揮発性メモリに比べて書き換え速度及び動
作電圧に優れている。その上、強誘電体メモリのデータ
の可能書き換え回数は１０12回以上であることから、現
在、強誘電体メモリはＲＡＭとして実用化されている。
【０００５】
【発明が解決しようとする課題】しかしながら、ＲＡＭ
として優れた特性を有する従来の強誘電体メモリでは、
ウェハ状態においてプロービングを行っているため、強
誘電体メモリへの初期データの書込みがチップ組立工
程、つまり、ウェハ状態のチップを個片化し個々のチッ
プをマウント又はモールドする工程の前に行われてい
る。これらのチップ組立工程には、強誘電体メモリに対
する熱処理が含まれており、チップ組立工程前にデータ
の書込みが行われた強誘電体メモリがチップ組立工程等
で熱処理に晒されると、強誘電体メモリが具える強誘電
体膜のヒステリシス特性曲線が、熱処理前の残留分極状
態、すなわち、そのとき保持しているデータに応じてイ
ンプリント（シフト）することが知られている。
として優れた特性を有する従来の強誘電体メモリでは、
ウェハ状態においてプロービングを行っているため、強
誘電体メモリへの初期データの書込みがチップ組立工
程、つまり、ウェハ状態のチップを個片化し個々のチッ
プをマウント又はモールドする工程の前に行われてい
る。これらのチップ組立工程には、強誘電体メモリに対
する熱処理が含まれており、チップ組立工程前にデータ
の書込みが行われた強誘電体メモリがチップ組立工程等
で熱処理に晒されると、強誘電体メモリが具える強誘電
体膜のヒステリシス特性曲線が、熱処理前の残留分極状
態、すなわち、そのとき保持しているデータに応じてイ
ンプリント（シフト）することが知られている。
【０００６】インプリントとは、強誘電体メモリにデー
タの書込みを行った後に長期間保存（放置）しておく
と、記憶されているデータと反対のデータを書き込もう
とした際、強誘電体メモリの分極方向が既に記憶されて
いるデータによる分極方向に固定されているためにデー
タが反転しにくくなることである。
タの書込みを行った後に長期間保存（放置）しておく
と、記憶されているデータと反対のデータを書き込もう
とした際、強誘電体メモリの分極方向が既に記憶されて
いるデータによる分極方向に固定されているためにデー
タが反転しにくくなることである。
【０００７】このようにヒステリシス特性曲線がインプ
リントした強誘電体メモリ、例えば、従来公知の２つの
トランジスタ（２Ｔ）と２つのキャパシタ（２Ｃ）によ
り構成される２Ｔ２Ｃ型強誘電体メモリに対しては、新
たなデータの書込みを信頼性良く行えないことがある。
例えば、チップ組立工程前に、強誘電体メモリの一対の
メモリセルキャパシタの各々に初期データがある状態で
書き込まれていたとする。これらのメモリセルキャパシ
タの各々に、チップ組立後において初期データとは逆の
状態（反転状態）のデータを書き込むとき、当該書込み
時における両キャパシタ間での電荷量の差がインプリン
トに起因して当該インプリントのない場合よりも小さく
なっているため、新たなデータの書込みを信頼性良く行
うことができない。
リントした強誘電体メモリ、例えば、従来公知の２つの
トランジスタ（２Ｔ）と２つのキャパシタ（２Ｃ）によ
り構成される２Ｔ２Ｃ型強誘電体メモリに対しては、新
たなデータの書込みを信頼性良く行えないことがある。
例えば、チップ組立工程前に、強誘電体メモリの一対の
メモリセルキャパシタの各々に初期データがある状態で
書き込まれていたとする。これらのメモリセルキャパシ
タの各々に、チップ組立後において初期データとは逆の
状態（反転状態）のデータを書き込むとき、当該書込み
時における両キャパシタ間での電荷量の差がインプリン
トに起因して当該インプリントのない場合よりも小さく
なっているため、新たなデータの書込みを信頼性良く行
うことができない。
【０００８】そこで、従来は、ＲＡＭとしての強誘電体
メモリの信頼性を低下させるインプリントの発生を抑制
させることにより、ＲＡＭとしての特性の劣化を回避し
ていた。
メモリの信頼性を低下させるインプリントの発生を抑制
させることにより、ＲＡＭとしての特性の劣化を回避し
ていた。
【０００９】そこで、この出願に係る発明者は、種々検
討を行ったところ、チップ組立工程前ではなくチップ組
立工程後に初期データの書込みを行えば、残留分極が発
生していない状態で初期データの書込みが行えるため、
インプリントの発生を抑えることができるという認識に
至った。
討を行ったところ、チップ組立工程前ではなくチップ組
立工程後に初期データの書込みを行えば、残留分極が発
生していない状態で初期データの書込みが行えるため、
インプリントの発生を抑えることができるという認識に
至った。
【００１０】然も、初期データの書込み後に、加熱によ
るインプリントの発生を積極的に利用することにより強
誘電体メモリをＲＯＭ化することができ、更に、ＲＯＭ
化された強誘電体メモリを再加熱することによりＲＡＭ
化できることを発見した。
るインプリントの発生を積極的に利用することにより強
誘電体メモリをＲＯＭ化することができ、更に、ＲＯＭ
化された強誘電体メモリを再加熱することによりＲＡＭ
化できることを発見した。
【００１１】
【課題を解決するための手段】そこで、この発明の強誘
電体メモリの製造方法は、下記のような構成上の特徴を
有する。
電体メモリの製造方法は、下記のような構成上の特徴を
有する。
【００１２】すなわち、強誘電体膜を具える強誘電体メ
モリを用いたＲＯＭを製造するに当たり、強誘電体メモ
リに対するチップ組立を行うチップ組立工程と、チップ
組立工程後に強誘電体メモリにデータの書込みを行うデ
ータ書込み工程と、データ書込み工程後に強誘電体膜を
この強誘電体膜の相転移温度Ｔc（℃）未満の加熱温度
Ｔ1（℃）で加熱する第１の加熱工程とを含んでいる。
モリを用いたＲＯＭを製造するに当たり、強誘電体メモ
リに対するチップ組立を行うチップ組立工程と、チップ
組立工程後に強誘電体メモリにデータの書込みを行うデ
ータ書込み工程と、データ書込み工程後に強誘電体膜を
この強誘電体膜の相転移温度Ｔc（℃）未満の加熱温度
Ｔ1（℃）で加熱する第１の加熱工程とを含んでいる。
【００１３】このような構成とすることにより、強誘電
体膜に対する第１の加熱工程によって、強誘電体キャパ
シタのヒステリシス特性が、データ書込み工程時に書き
込んだデータに対応する残留分極状態を安定にする状態
にインプリントする。
体膜に対する第１の加熱工程によって、強誘電体キャパ
シタのヒステリシス特性が、データ書込み工程時に書き
込んだデータに対応する残留分極状態を安定にする状態
にインプリントする。
【００１４】その結果、強誘電体メモリは、安定状態に
ある分極状態とは反転（逆）の分極状態は不安定な状態
となるため、データ書込み工程時に書き込んだデータと
は逆のデータを書き込むことが困難な実質ＲＯＭ状態
（ＲＯＭ化）、すなわち、読み出し専用メモリ（ＲＯ
Ｍ）として動作する。
ある分極状態とは反転（逆）の分極状態は不安定な状態
となるため、データ書込み工程時に書き込んだデータと
は逆のデータを書き込むことが困難な実質ＲＯＭ状態
（ＲＯＭ化）、すなわち、読み出し専用メモリ（ＲＯ
Ｍ）として動作する。
【００１５】従って、第１の加熱工程によって実質的に
ＲＯＭ化した強誘電体メモリを、ＲＡＭとしての機能回
復を図ることなく、以後はＲＯＭとして利用できる。
ＲＯＭ化した強誘電体メモリを、ＲＡＭとしての機能回
復を図ることなく、以後はＲＯＭとして利用できる。
【００１６】更に、この発明によれば、ＲＯＭ化された
強誘電体メモリが有する強誘電体膜を、当該強誘電体膜
の相転移温度Ｔc（℃）以上の加熱温度Ｔ2（℃）で加熱
する第２の加熱工程を含んでいる。
強誘電体メモリが有する強誘電体膜を、当該強誘電体膜
の相転移温度Ｔc（℃）以上の加熱温度Ｔ2（℃）で加熱
する第２の加熱工程を含んでいる。
【００１７】このような構成とすることにより、実質的
にＲＯＭ化した強誘電体メモリの強誘電体膜に対する第
２の加熱工程によって、第１の加熱工程でインプリント
したヒステリシス特性を再び当該インプリント前の状態
に復帰させることができるので、一旦ＲＯＭとして動作
させた強誘電体メモリを再び、随時書込み読み出し可能
なメモリ（ＲＡＭ）として機能させることができる。
にＲＯＭ化した強誘電体メモリの強誘電体膜に対する第
２の加熱工程によって、第１の加熱工程でインプリント
したヒステリシス特性を再び当該インプリント前の状態
に復帰させることができるので、一旦ＲＯＭとして動作
させた強誘電体メモリを再び、随時書込み読み出し可能
なメモリ（ＲＡＭ）として機能させることができる。
【００１８】こうして、この発明では、第１の加熱工程
によって本来ＲＡＭとして機能し得る強誘電体メモリを
ＲＯＭ化させる一方で、第２の加熱工程によって一旦Ｒ
ＯＭ化した強誘電体メモリを再度ＲＡＭとして機能させ
ることができる。
によって本来ＲＡＭとして機能し得る強誘電体メモリを
ＲＯＭ化させる一方で、第２の加熱工程によって一旦Ｒ
ＯＭ化した強誘電体メモリを再度ＲＡＭとして機能させ
ることができる。
【００１９】その結果、全く同一の使用環境下で、強誘
電体メモリをＲＯＭ又はＲＡＭとして選択的に使用でき
るので、強誘電体メモリの利用度をより高めることがで
きる。
電体メモリをＲＯＭ又はＲＡＭとして選択的に使用でき
るので、強誘電体メモリの利用度をより高めることがで
きる。
【００２０】更に、このような加熱工程によってＲＯＭ
及びＲＡＭ間の変換（転用）が可能となるため、ＲＯＭ
及びＲＡＭの製造にそれぞれ別個の複雑な製造プロセス
を必要としていた従来に比べて製造コストを低減でき
る。
及びＲＡＭ間の変換（転用）が可能となるため、ＲＯＭ
及びＲＡＭの製造にそれぞれ別個の複雑な製造プロセス
を必要としていた従来に比べて製造コストを低減でき
る。
【００２１】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。
の実施の形態について説明する。
【００２２】尚、以下説明する実施の形態は、この発明
の単なる好適例に過ぎず、従って、この発明をこの好適
構成例に何ら限定するものではなく、また、例示した数
値的条件は何らこれに限定されない。
の単なる好適例に過ぎず、従って、この発明をこの好適
構成例に何ら限定するものではなく、また、例示した数
値的条件は何らこれに限定されない。
【００２３】そこで、図１に示す製造工程図（フローチ
ャート）を参照して、この発明に係るＲＯＭ及びＲＡＭ
の製造方法について説明する。
ャート）を参照して、この発明に係るＲＯＭ及びＲＡＭ
の製造方法について説明する。
【００２４】この発明のＲＯＭの製造方法によれば、チ
ップ組立工程と、データ書込み工程と、第１の加熱工程
とを含んでいる。
ップ組立工程と、データ書込み工程と、第１の加熱工程
とを含んでいる。
【００２５】先ず、チップ組立工程においては、強誘電
体メモリが形成されている基板を用意した後（図１
（ａ））、この基板に対してチップ組立を行う（図１
（ｂ））。
体メモリが形成されている基板を用意した後（図１
（ａ））、この基板に対してチップ組立を行う（図１
（ｂ））。
【００２６】この実施の形態では、強誘電体メモリが有
する強誘電体キャパシタの強誘電体膜にＳｒＢｉ2Ｔａ2
Ｏ9（ＳＢＴ）膜を用いているが、このＳＢＴの代わり
に、ＰｂＺｒＴｉＯ3膜、Ｐｂ5Ｇｅ3Ｏ11膜又はＢｉ4Ｔ
ｉ3Ｏ12膜等を利用することができる。
する強誘電体キャパシタの強誘電体膜にＳｒＢｉ2Ｔａ2
Ｏ9（ＳＢＴ）膜を用いているが、このＳＢＴの代わり
に、ＰｂＺｒＴｉＯ3膜、Ｐｂ5Ｇｅ3Ｏ11膜又はＢｉ4Ｔ
ｉ3Ｏ12膜等を利用することができる。
【００２７】また、チップ組立工程（図１（ｂ））と
は、ウェハ状態のチップを個片化し、個々のチップをパ
ッケージに搭載する工程のことであり、通常のマウント
工程やモールド工程等、強誘電体メモリが形成されたチ
ップに対して熱処理が行われる工程が含まれている。
は、ウェハ状態のチップを個片化し、個々のチップをパ
ッケージに搭載する工程のことであり、通常のマウント
工程やモールド工程等、強誘電体メモリが形成されたチ
ップに対して熱処理が行われる工程が含まれている。
【００２８】図２は、このチップ組立工程を経て得られ
た強誘電体メモリを含む回路の構成の一例を示す図であ
る。図２に示す構成例では、強誘電体メモリは（相補
型）２トランジスタ２キャパシタ（２Ｔ２Ｃ）型のメモ
リとする。通常、強誘電体メモリは複数のメモリセルを
具えているが、ここでは１つの２Ｔ２Ｃ型メモリセルの
みを図示してある。
た強誘電体メモリを含む回路の構成の一例を示す図であ
る。図２に示す構成例では、強誘電体メモリは（相補
型）２トランジスタ２キャパシタ（２Ｔ２Ｃ）型のメモ
リとする。通常、強誘電体メモリは複数のメモリセルを
具えているが、ここでは１つの２Ｔ２Ｃ型メモリセルの
みを図示してある。
【００２９】図２に示すように、この強誘電体メモリセ
ル１２は、（ＭＯＳ）トランジスタ１４及び強誘電体キ
ャパシタ１６を具えるメインセル１８と、（ＭＯＳ）ト
ランジスタ１４’及び強誘電体キャパシタ１６’を具え
るダミーセル１８’とを有している。
ル１２は、（ＭＯＳ）トランジスタ１４及び強誘電体キ
ャパシタ１６を具えるメインセル１８と、（ＭＯＳ）ト
ランジスタ１４’及び強誘電体キャパシタ１６’を具え
るダミーセル１８’とを有している。
【００３０】キャパシタ１６はトランジスタ１４を介し
てビット線ＢＬに接続されており、キャパシタ１６’は
トランジスタ１４’を介してビット線／（バー）ＢＬに
接続されている。ビット線ＢＬ及び／ＢＬはビット線対
であって、これらビット線対は、ラッチ型センスアンプ
２０に接続されている。センスアンプ２０はセンスアン
プ制御信号線ＳＡＳに接続されている。
てビット線ＢＬに接続されており、キャパシタ１６’は
トランジスタ１４’を介してビット線／（バー）ＢＬに
接続されている。ビット線ＢＬ及び／ＢＬはビット線対
であって、これらビット線対は、ラッチ型センスアンプ
２０に接続されている。センスアンプ２０はセンスアン
プ制御信号線ＳＡＳに接続されている。
【００３１】一方、ワード線ＷＬは、これらビット線Ｂ
Ｌ及び／ＢＬに対し直交して設けられており、これらの
交点に個々のメモリセル（１８，１８’）が接続されて
いる。
Ｌ及び／ＢＬに対し直交して設けられており、これらの
交点に個々のメモリセル（１８，１８’）が接続されて
いる。
【００３２】上述したトランジスタ（１４，１４’）の
ゲート電極の各々はワード線ＷＬに接続されており、ト
ランジスタ１４のドレイン電極はビット線ＢＬに接続さ
れており、トランジスタ１４’のドレイン電極は／ＢＬ
に接続されている。また、トランジスタ１４のソース電
極は強誘電体キャパシタ１６の一方の電極に接続されて
おり、トランジスタ１４’のソース電極は強誘電体キャ
パシタ１６’の一方の電極に接続されている。
ゲート電極の各々はワード線ＷＬに接続されており、ト
ランジスタ１４のドレイン電極はビット線ＢＬに接続さ
れており、トランジスタ１４’のドレイン電極は／ＢＬ
に接続されている。また、トランジスタ１４のソース電
極は強誘電体キャパシタ１６の一方の電極に接続されて
おり、トランジスタ１４’のソース電極は強誘電体キャ
パシタ１６’の一方の電極に接続されている。
【００３３】また、強誘電体キャパシタ（１６，１
６’）のうちソース電極とは非接続側の電極は、プレー
ト線ＰＬにそれぞれ接続されている。
６’）のうちソース電極とは非接続側の電極は、プレー
ト線ＰＬにそれぞれ接続されている。
【００３４】ビット線ＢＬは、ゲート電極がビット線プ
リチャージ制御信号線ＰＣＨＧに接続された（ＭＯＳ）
トランジスタ２２を介して接地電圧に接続されており、
ビット線／ＢＬは、ゲート電極が同ビット線プリチャー
ジ制御信号線ＰＣＨＧに接続された（ＭＯＳ）トランジ
スタ２４を介して接地電圧に接続されている。
リチャージ制御信号線ＰＣＨＧに接続された（ＭＯＳ）
トランジスタ２２を介して接地電圧に接続されており、
ビット線／ＢＬは、ゲート電極が同ビット線プリチャー
ジ制御信号線ＰＣＨＧに接続された（ＭＯＳ）トランジ
スタ２４を介して接地電圧に接続されている。
【００３５】ビット線ＢＬにはトランスミッションゲー
ト（ＴＭゲート）２６が介挿されており、ビット線／Ｂ
Ｌにはトランスミッションゲート（ＴＭゲート）２８が
介挿されている。これらＴＭゲート２６及び２８のゲー
ト電極の各々はビット線選択線ＳＥＬＥＣＴに接続され
ているが、各ＴＭゲート（２６，２８）のうちの一方の
ゲート電極はＮＯＴゲート３０を介してビット線選択線
ＳＥＬＥＣＴに接続されている。尚、このときのＮＯＴ
ゲート３０の入力端子は、ビット線選択線ＳＥＬＥＣＴ
側に接続されている。
ト（ＴＭゲート）２６が介挿されており、ビット線／Ｂ
Ｌにはトランスミッションゲート（ＴＭゲート）２８が
介挿されている。これらＴＭゲート２６及び２８のゲー
ト電極の各々はビット線選択線ＳＥＬＥＣＴに接続され
ているが、各ＴＭゲート（２６，２８）のうちの一方の
ゲート電極はＮＯＴゲート３０を介してビット線選択線
ＳＥＬＥＣＴに接続されている。尚、このときのＮＯＴ
ゲート３０の入力端子は、ビット線選択線ＳＥＬＥＣＴ
側に接続されている。
【００３６】このチップ組立直後の強誘電体メモリは、
随時書込み読み出し可能なメモリとして機能する、つま
り、ＲＡＭの状態である。従って、ＲＡＭの状態にある
この強誘電体メモリに対するデータの書込み及び読み出
し動作は、通常の手順によって行うことができる。
随時書込み読み出し可能なメモリとして機能する、つま
り、ＲＡＭの状態である。従って、ＲＡＭの状態にある
この強誘電体メモリに対するデータの書込み及び読み出
し動作は、通常の手順によって行うことができる。
【００３７】すなわち、ＲＡＭ状態である２Ｔ２Ｃ型の
強誘電体メモリでは、２つの強誘電体キャパシタ（１
６，１６’）に逆論理電圧（“Ｈ”及び“Ｌ”）を書き
込むとともに、この２つの強誘電体キャパシタ（１６，
１６’）から読み出される電圧差をセンスアンプ２０で
増幅することによってデータの読み出しを行うことがで
きる。
強誘電体メモリでは、２つの強誘電体キャパシタ（１
６，１６’）に逆論理電圧（“Ｈ”及び“Ｌ”）を書き
込むとともに、この２つの強誘電体キャパシタ（１６，
１６’）から読み出される電圧差をセンスアンプ２０で
増幅することによってデータの読み出しを行うことがで
きる。
【００３８】次に、上述したＲＡＭ状態にある強誘電体
メモリを読み出し専用メモリとして機能させる、つまり
ＲＯＭ化するために、この強誘電体メモリに対してデー
タの書込みを行う（図１（ｃ））。
メモリを読み出し専用メモリとして機能させる、つまり
ＲＯＭ化するために、この強誘電体メモリに対してデー
タの書込みを行う（図１（ｃ））。
【００３９】そこで、先ず、図３を参照して、上述した
チップ組立工程後であって、まだ一度もメモリセル１２
にデータの書込みが行われていない強誘電体キャパシタ
１６の、予測されるヒステリシス特性（強誘電体キャパ
シタ特性）について説明する。
チップ組立工程後であって、まだ一度もメモリセル１２
にデータの書込みが行われていない強誘電体キャパシタ
１６の、予測されるヒステリシス特性（強誘電体キャパ
シタ特性）について説明する。
【００４０】図３は、強誘電体キャパシタ１６の予測さ
れるヒステリシス特性を示す図である。同図において、
横軸はキャパシタに印加される電圧（Ｖ）を示し、縦軸
は単位面積当たりの分極量（μＣ／ｃｍ2）を示してい
る。
れるヒステリシス特性を示す図である。同図において、
横軸はキャパシタに印加される電圧（Ｖ）を示し、縦軸
は単位面積当たりの分極量（μＣ／ｃｍ2）を示してい
る。
【００４１】また、図中の点ａ及び点ｂは、このヒステ
リシス特性曲線が得られたときの残留分極値の実測値を
示しており、Ｙ軸とこのヒステリシス特性曲線との交点
から理論的に得られる残留分極値（点Ａ及び点Ｂ）と実
質的に同じであるが、ここでは点ａ及び点ｂを用いて説
明する。
リシス特性曲線が得られたときの残留分極値の実測値を
示しており、Ｙ軸とこのヒステリシス特性曲線との交点
から理論的に得られる残留分極値（点Ａ及び点Ｂ）と実
質的に同じであるが、ここでは点ａ及び点ｂを用いて説
明する。
【００４２】このときのヒステリシス形状は原点０（ゼ
ロ）に対して良好な対称性を有しているため、点ａ及び
点ｂのどちらの分極状態であっても安定状態を得ること
がわかる。
ロ）に対して良好な対称性を有しているため、点ａ及び
点ｂのどちらの分極状態であっても安定状態を得ること
がわかる。
【００４３】強誘電体メモリは、強誘電体キャパシタへ
の印加電圧を０Ｖ（電源ＯＦＦ）としたときに、当該強
誘電体キャパシタに残留する残留分極値を不揮発性デー
タとして利用するメモリである。
の印加電圧を０Ｖ（電源ＯＦＦ）としたときに、当該強
誘電体キャパシタに残留する残留分極値を不揮発性デー
タとして利用するメモリである。
【００４４】そのため、このときの強誘電体メモリは、
強誘電体キャパシタ１６に対してどちらの論理電圧
（“Ｈ”または“Ｌ”）を印加（データ書込み）した場
合でも良好なデータ保持特性を有する、すなわち、「Ｒ
ＡＭ状態」を形成している。
強誘電体キャパシタ１６に対してどちらの論理電圧
（“Ｈ”または“Ｌ”）を印加（データ書込み）した場
合でも良好なデータ保持特性を有する、すなわち、「Ｒ
ＡＭ状態」を形成している。
【００４５】そこで、このＲＡＭ状態にある強誘電体メ
モリに、初期データの書込みを行う。
モリに、初期データの書込みを行う。
【００４６】具体的には、この実施の形態では、メモリ
セル１２に対して、例えば、論理値“１”の書込みを行
う。このとき、強誘電体キャパシタ１６に論理電圧
“Ｈ”を印加して得られる残留分極値（保持するデー
タ）は点ａとなる。尚、逆に、メモリセル１２に対して
論理値“０”の書込みを行った場合には、強誘電体キャ
パシタ１６の残留分極状態は、反転した位置の点ｂとな
る（図３参照）。
セル１２に対して、例えば、論理値“１”の書込みを行
う。このとき、強誘電体キャパシタ１６に論理電圧
“Ｈ”を印加して得られる残留分極値（保持するデー
タ）は点ａとなる。尚、逆に、メモリセル１２に対して
論理値“０”の書込みを行った場合には、強誘電体キャ
パシタ１６の残留分極状態は、反転した位置の点ｂとな
る（図３参照）。
【００４７】１．強誘電体メモリ（ＲＡＭ）のＲＯＭ化
次に、書込み工程が行われたＲＡＭ状態にある強誘電体
メモリに対して、第１の加熱工程を行う（図１
（ｄ））。この第１の加熱工程においては、強誘電体メ
モリが具える強誘電体膜を、この強誘電体膜の相転移温
度未満の加熱温度で加熱する。
メモリに対して、第１の加熱工程を行う（図１
（ｄ））。この第１の加熱工程においては、強誘電体メ
モリが具える強誘電体膜を、この強誘電体膜の相転移温
度未満の加熱温度で加熱する。
【００４８】具体的には、「ＲＡＭ状態」として動作可
能な強誘電体メモリを電気炉（大気雰囲気）に載置し
て、強誘電体膜の相転移温度Ｔc（℃）未満の加熱温度
Ｔ1（℃）でベーキング処理を行う。
能な強誘電体メモリを電気炉（大気雰囲気）に載置し
て、強誘電体膜の相転移温度Ｔc（℃）未満の加熱温度
Ｔ1（℃）でベーキング処理を行う。
【００４９】この実施の形態で用いられる強誘電体膜で
あるＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）の相転移温度Ｔ
c（℃）は約３５０℃であることから、Ｔc（℃）より低
い、例えば、２２０℃の加熱温度Ｔ1（℃）で１時間の
ベーキング処理を行う。
あるＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）の相転移温度Ｔ
c（℃）は約３５０℃であることから、Ｔc（℃）より低
い、例えば、２２０℃の加熱温度Ｔ1（℃）で１時間の
ベーキング処理を行う。
【００５０】図４は、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）に
対する加熱温度Ｔ1（℃）及び加熱時間との関係を示す
特性図である。図４において、横軸に温度（℃）をと
り、かつ、縦軸に時間（ｈｒｓ）をとって示してある。
ＳＢＴに関する加熱温度Ｔ1（℃）と加熱時間は、図４
からも明らかなように、直線的な特性を示しているので
この直線上の点の組み合わせにより決定するのが好まし
い。しかしながら、強誘電体膜の特性劣化や加熱時間が
長時間化することによるプロセスの複雑化を緩和する観
点から、加熱温度Ｔ1（℃）は２２０℃〜２５０℃の範
囲内の温度、すなわち、ＳＢＴの相転移温度Ｔc（℃）
よりも１００℃〜１３０℃の範囲内の温度だけ低い温度
とするのがより好ましい。特に、ＳＢＴを強誘電体膜と
して用いる強誘電体メモリの場合には、データ書込み後
の強誘電体メモリに対する加熱温度Ｔ 1（℃）を約２２
０℃とし加熱時間を１時間程度とすることにより、高温
度及び短時間での強誘電体メモリの加熱に比べて、強誘
電体メモリに発生するインプリントを高い制御性でコン
トロールすることが可能である。
対する加熱温度Ｔ1（℃）及び加熱時間との関係を示す
特性図である。図４において、横軸に温度（℃）をと
り、かつ、縦軸に時間（ｈｒｓ）をとって示してある。
ＳＢＴに関する加熱温度Ｔ1（℃）と加熱時間は、図４
からも明らかなように、直線的な特性を示しているので
この直線上の点の組み合わせにより決定するのが好まし
い。しかしながら、強誘電体膜の特性劣化や加熱時間が
長時間化することによるプロセスの複雑化を緩和する観
点から、加熱温度Ｔ1（℃）は２２０℃〜２５０℃の範
囲内の温度、すなわち、ＳＢＴの相転移温度Ｔc（℃）
よりも１００℃〜１３０℃の範囲内の温度だけ低い温度
とするのがより好ましい。特に、ＳＢＴを強誘電体膜と
して用いる強誘電体メモリの場合には、データ書込み後
の強誘電体メモリに対する加熱温度Ｔ 1（℃）を約２２
０℃とし加熱時間を１時間程度とすることにより、高温
度及び短時間での強誘電体メモリの加熱に比べて、強誘
電体メモリに発生するインプリントを高い制御性でコン
トロールすることが可能である。
【００５１】また、ＳＢＴ以外の強誘電体膜を用いる場
合でも、その加熱温度Ｔ1（℃）及び加熱時間を任意好
適に決定することができるが、各強誘電体膜の加熱温度
Ｔ1（℃）は、当該強誘電体膜の相転移温度Ｔc（℃）よ
りも５０℃〜１５０℃の範囲内の温度だけ低い温度とす
るのが好ましい。
合でも、その加熱温度Ｔ1（℃）及び加熱時間を任意好
適に決定することができるが、各強誘電体膜の加熱温度
Ｔ1（℃）は、当該強誘電体膜の相転移温度Ｔc（℃）よ
りも５０℃〜１５０℃の範囲内の温度だけ低い温度とす
るのが好ましい。
【００５２】図５は、上述した第１の加熱工程でベーキ
ング処理が施された強誘電体キャパシタ１６のヒステリ
シス特性を示す。同図において、横軸は電圧（Ｖ）を示
し、縦軸は単位面積当たりの分極量（μＣ／ｃｍ2）を
示している。
ング処理が施された強誘電体キャパシタ１６のヒステリ
シス特性を示す。同図において、横軸は電圧（Ｖ）を示
し、縦軸は単位面積当たりの分極量（μＣ／ｃｍ2）を
示している。
【００５３】図５に示すヒステリシス特性から、このベ
ーキング処理によって、ベーキング処理前の強誘電体キ
ャパシタ１６のヒステリシス形状（図３参照）が、当該
ベーキング処理前の残留分極に依存してインプリント
（シフト）していることが理解できる。
ーキング処理によって、ベーキング処理前の強誘電体キ
ャパシタ１６のヒステリシス形状（図３参照）が、当該
ベーキング処理前の残留分極に依存してインプリント
（シフト）していることが理解できる。
【００５４】図３を参照して説明したように、ベーキン
グ処理前の強誘電体キャパシタ１６は点ａが残留分極値
であったことに依存して、このときヒステリシス特性曲
線はベーキング処理によって左方向（矢印Ｘ方向）へイ
ンプリントする。
グ処理前の強誘電体キャパシタ１６は点ａが残留分極値
であったことに依存して、このときヒステリシス特性曲
線はベーキング処理によって左方向（矢印Ｘ方向）へイ
ンプリントする。
【００５５】これは、ベーキング処理等の高温放置によ
って、残留分極値が点ａである強誘電体キャパシタの内
部に存在する電荷が、この分極状態を安定化させる方
向、すなわち、正（＋）の分極値方向に除々に再分布し
て電界（内部電界）を発生するためである。
って、残留分極値が点ａである強誘電体キャパシタの内
部に存在する電荷が、この分極状態を安定化させる方
向、すなわち、正（＋）の分極値方向に除々に再分布し
て電界（内部電界）を発生するためである。
【００５６】このインプリントによって、インプリント
前の分極状態（点ａ）のデータ保持特性は向上する一方
で、この分極状態とは反転する分極状態（点ｂ）（図３
参照）におけるデータ保持特性は逆に低下することにな
る。
前の分極状態（点ａ）のデータ保持特性は向上する一方
で、この分極状態とは反転する分極状態（点ｂ）（図３
参照）におけるデータ保持特性は逆に低下することにな
る。
【００５７】その結果、インプリント発生前の分極状態
（点ａ）は、この内部電界によって当該分極状態を反転
させにくい状態、すなわち、安定状態となる一方で、イ
ンプリント発生前の分極状態（点ａ）に対応するデータ
と逆のデータの書込みを行おうとしても、この内部電界
によって逆のデータに対応する分極状態（点ｂ）の維持
が困難な状態、すなわち、不安定状態となる。
（点ａ）は、この内部電界によって当該分極状態を反転
させにくい状態、すなわち、安定状態となる一方で、イ
ンプリント発生前の分極状態（点ａ）に対応するデータ
と逆のデータの書込みを行おうとしても、この内部電界
によって逆のデータに対応する分極状態（点ｂ）の維持
が困難な状態、すなわち、不安定状態となる。
【００５８】よって、この強誘電体メモリに対してベー
キング処理前に書き込まれたデータと逆のデータを書き
込もうとしても、反転分極は不安定状態であることから
分極状態は直ちに安定状態である分極状態に遷移してし
まい、逆のデータ書込みが困難な実質「ＲＯＭ状態（Ｒ
ＯＭ化）」となる。
キング処理前に書き込まれたデータと逆のデータを書き
込もうとしても、反転分極は不安定状態であることから
分極状態は直ちに安定状態である分極状態に遷移してし
まい、逆のデータ書込みが困難な実質「ＲＯＭ状態（Ｒ
ＯＭ化）」となる。
【００５９】こうして、ベーキング処理によるインプリ
ント発生後の強誘電体メモリ（本来は、ＲＡＭ）は、Ｒ
ＯＭとして利用することができる。尚、「ＲＯＭ状態」
の強誘電体メモリのデータ読み出し動作についても、既
に説明したように通常の強誘電体メモリ（ＲＡＭ）のデ
ータ読み出しの手順によって行うことができる。
ント発生後の強誘電体メモリ（本来は、ＲＡＭ）は、Ｒ
ＯＭとして利用することができる。尚、「ＲＯＭ状態」
の強誘電体メモリのデータ読み出し動作についても、既
に説明したように通常の強誘電体メモリ（ＲＡＭ）のデ
ータ読み出しの手順によって行うことができる。
【００６０】２．ＲＯＭ化した強誘電体メモリのＲＡＭ
化続いて、上述した工程を経て得られた、「ＲＯＭ化し
た強誘電体メモリ」に対して、第２の加熱工程を行う
（図１（ｅ））。この第２の加熱工程においては、強誘
電体メモリが具える強誘電体膜を、この強誘電体膜の相
転移温度以上の加熱温度で加熱する。
化続いて、上述した工程を経て得られた、「ＲＯＭ化し
た強誘電体メモリ」に対して、第２の加熱工程を行う
（図１（ｅ））。この第２の加熱工程においては、強誘
電体メモリが具える強誘電体膜を、この強誘電体膜の相
転移温度以上の加熱温度で加熱する。
【００６１】具体的には、「ＲＯＭ状態」にある強誘電
体メモリを電気炉（大気雰囲気）に載置して、強誘電体
膜の相転移温度Ｔc（℃）以上の加熱温度Ｔ2（℃）でベ
ーキング処理を行う。
体メモリを電気炉（大気雰囲気）に載置して、強誘電体
膜の相転移温度Ｔc（℃）以上の加熱温度Ｔ2（℃）でベ
ーキング処理を行う。
【００６２】強誘電体膜は相転移温度Ｔc（℃）に到達
した瞬間にほぼ相転移すると考えられるので、第２の加
熱工程では、加熱温度Ｔ2（℃）を強誘電体膜（ここで
は、ＳＢＴ）の相転移温度Ｔc（℃）を通過するように
設定すれば良い。そのため、加熱時間は、秒オーダーで
も充分な場合も含まれる。また、加熱温度Ｔ2（℃）
は、強誘電体膜の特性劣化への配慮から相転移温度Ｔc
（℃）程度に設定するのが好ましい。
した瞬間にほぼ相転移すると考えられるので、第２の加
熱工程では、加熱温度Ｔ2（℃）を強誘電体膜（ここで
は、ＳＢＴ）の相転移温度Ｔc（℃）を通過するように
設定すれば良い。そのため、加熱時間は、秒オーダーで
も充分な場合も含まれる。また、加熱温度Ｔ2（℃）
は、強誘電体膜の特性劣化への配慮から相転移温度Ｔc
（℃）程度に設定するのが好ましい。
【００６３】そこで、この実施の形態で用いられる強誘
電体膜はＳＢＴ（相転移温度Ｔc（℃）＝３５０℃）で
あることから、３５０℃の加熱温度Ｔ2（℃）で１分間
のベーキング処理を行う。
電体膜はＳＢＴ（相転移温度Ｔc（℃）＝３５０℃）で
あることから、３５０℃の加熱温度Ｔ2（℃）で１分間
のベーキング処理を行う。
【００６４】図６に、上述したベーキング処理が施され
た強誘電体キャパシタ１６のヒステリシス特性を示す。
同図において、横軸は電圧（Ｖ）を示し、縦軸は単位面
積当たりの分極量（μＣ／ｃｍ2）を示している。
た強誘電体キャパシタ１６のヒステリシス特性を示す。
同図において、横軸は電圧（Ｖ）を示し、縦軸は単位面
積当たりの分極量（μＣ／ｃｍ2）を示している。
【００６５】図６に示すように、このベーキング処理に
よって、インプリントしていたヒステリシス特性（図４
参照）の残留分極は０（ゼロ）の状態（図中黒丸印に相
当）になり、インプリントは消失する。尚、ベーキング
処理後の昇温過程においても、強誘電体膜の残留分極は
０を保持している。
よって、インプリントしていたヒステリシス特性（図４
参照）の残留分極は０（ゼロ）の状態（図中黒丸印に相
当）になり、インプリントは消失する。尚、ベーキング
処理後の昇温過程においても、強誘電体膜の残留分極は
０を保持している。
【００６６】このとき、この強誘電体キャパシタ１６の
残留分極がゼロであるため、当該強誘電体キャパシタ１
６にはどちらの論理電圧（“Ｈ”または“Ｌ”）も新た
に印加（データ書込み）することができる。
残留分極がゼロであるため、当該強誘電体キャパシタ１
６にはどちらの論理電圧（“Ｈ”または“Ｌ”）も新た
に印加（データ書込み）することができる。
【００６７】よって、図３での説明と同様に、図中の点
ａまたは点ｂに残留分極値をとり得る「ＲＡＭ状態（Ｒ
ＡＭ化）」となる。
ａまたは点ｂに残留分極値をとり得る「ＲＡＭ状態（Ｒ
ＡＭ化）」となる。
【００６８】このように、実質ＲＯＭ化した強誘電体メ
モリの強誘電体膜を、ベーキング処理によって、再びＲ
ＡＭとしての機能を有する強誘電体メモリとすることが
できる。
モリの強誘電体膜を、ベーキング処理によって、再びＲ
ＡＭとしての機能を有する強誘電体メモリとすることが
できる。
【００６９】上述した説明から明らかなように、この実
施の形態では、本来はＲＡＭとして機能する強誘電体メ
モリを第１の加熱工程によってＲＯＭ化させることがで
きる一方で、一旦ＲＯＭ化した強誘電体メモリを第２の
加熱工程によって再度ＲＡＭ化させることができる。
施の形態では、本来はＲＡＭとして機能する強誘電体メ
モリを第１の加熱工程によってＲＯＭ化させることがで
きる一方で、一旦ＲＯＭ化した強誘電体メモリを第２の
加熱工程によって再度ＲＡＭ化させることができる。
【００７０】よって、ＲＯＭ及びＲＡＭの製造にはそれ
ぞれ別個の複雑な製造プロセスが必要であった従来に比
べて、加熱処理のみによるＲＯＭ及びＲＡＭ間の変換
（転用）の実現により製造コストを低減することができ
る。
ぞれ別個の複雑な製造プロセスが必要であった従来に比
べて、加熱処理のみによるＲＯＭ及びＲＡＭ間の変換
（転用）の実現により製造コストを低減することができ
る。
【００７１】また、同一の使用環境下で強誘電体メモリ
をＲＯＭ又はＲＡＭとして選択的に用いることができる
ので、目的や設計に応じた強誘電体メモリの幅広い利用
を実現できる。
をＲＯＭ又はＲＡＭとして選択的に用いることができる
ので、目的や設計に応じた強誘電体メモリの幅広い利用
を実現できる。
【００７２】以上、この発明の実施の形態における条件
等は、上述の組合せのみに限定されない。よって、任意
好適な段階において好適な条件を組み合わせることで、
この発明を適用させることができる。
等は、上述の組合せのみに限定されない。よって、任意
好適な段階において好適な条件を組み合わせることで、
この発明を適用させることができる。
【００７３】例えば、上述した実施の形態では、メモリ
セル構成が２Ｔ２Ｃ型の強誘電体メモリの場合について
説明したがこれに限定されない。よって、１Ｔ１Ｃ型等
のメモリセル構成である強誘電体メモリであってもこの
発明を適宜適用でき、同様の効果を期待できる。
セル構成が２Ｔ２Ｃ型の強誘電体メモリの場合について
説明したがこれに限定されない。よって、１Ｔ１Ｃ型等
のメモリセル構成である強誘電体メモリであってもこの
発明を適宜適用でき、同様の効果を期待できる。
【００７４】
【発明の効果】上述した説明から明らかなように、この
発明によれば、従来はＲＡＭとして用いられていた強誘
電体メモリを第１の加熱工程によってＲＯＭに、また、
ＲＯＭとして機能する強誘電体メモリを第２の加熱工程
によって再びＲＡＭに変換（転用）することができる。
発明によれば、従来はＲＡＭとして用いられていた強誘
電体メモリを第１の加熱工程によってＲＯＭに、また、
ＲＯＭとして機能する強誘電体メモリを第２の加熱工程
によって再びＲＡＭに変換（転用）することができる。
【００７５】従って、ＲＯＭ及びＲＡＭの製造にはそれ
ぞれ別個の製造プロセスによる作り分けが必要であった
従来に比べて製造コストを低減できるだけでなく、同一
の使用環境下において強誘電体メモリをＲＯＭ或いはＲ
ＡＭとして選択的に使用できるので、目的や設計に応じ
た強誘電体メモリの幅広い利用を実現できる。
ぞれ別個の製造プロセスによる作り分けが必要であった
従来に比べて製造コストを低減できるだけでなく、同一
の使用環境下において強誘電体メモリをＲＯＭ或いはＲ
ＡＭとして選択的に使用できるので、目的や設計に応じ
た強誘電体メモリの幅広い利用を実現できる。
【図１】この発明のＲＯＭ及びＲＡＭの製造方法を説明
するフロー図である。
するフロー図である。
【図２】強誘電体メモリの回路構成を概略的に示す図で
ある。
ある。
【図３】この発明の実施の形態の説明に供するヒステリ
シス特性図（その１）である。
シス特性図（その１）である。
【図４】この発明の実施の形態の説明に供する図であ
る。
る。
【図５】この発明の実施の形態の説明に供するヒステリ
シス特性図（その２）である。
シス特性図（その２）である。
【図６】この発明の実施の形態の説明に供するヒステリ
シス特性図（その３）である。
シス特性図（その３）である。
１２：強誘電体メモリセル
１４，１４’：トランジスタ
１６，１６’：強誘電体キャパシタ
１８：メインセル
１８’：ダミーセル
２０：センスアンプ
２２，２４：トランジスタ
２６，２８：トランスミッションゲート（ＴＭゲート）
３０：ＮＯＴゲート
Claims (14)
- 【請求項１】 強誘電体膜を具える強誘電体メモリの製
造方法において、 前記強誘電体メモリに対するチップ組立を行うチップ組
立工程と、 該チップ組立工程後に前記強誘電体メモリにデータの書
込みを行うデータ書込み工程と、 該データ書込み工程後に前記強誘電体膜を該強誘電体膜
の相転移温度Ｔc（℃）未満の加熱温度Ｔ1（℃）で加熱
し、前記強誘電体膜にインプリントを発生させる第１の
加熱工程とを含むことを特徴とする強誘電体メモリの製
造方法。 - 【請求項２】 請求項１に記載の強誘電体メモリの製造
方法において、前記第１の加熱工程を、（Ｔc−１５
０）（℃）≦Ｔ1（℃）≦（Ｔc−５０）（℃）を満足さ
せる前記加熱温度Ｔ1（℃）で行うことを特徴とする強
誘電体メモリの製造方法。 - 【請求項３】 請求項１または２に記載の強誘電体メモ
リの製造方法において、前記強誘電体膜をＳｒＢｉ2Ｔ
ａ2Ｏ9を具える膜とし、前記第１の加熱工程は、前記加
熱温度Ｔ1（℃）を実質２２０（℃）とし実質１時間行
うことを特徴する強誘電体メモリの製造方法。 - 【請求項４】 請求項１ないし３のいずれか一項に記載
の強誘電体メモリの製造方法において、前記強誘電体メ
モリとして読み出し専用メモリを製造することを特徴と
する強誘電体メモリの製造方法。 - 【請求項５】 請求項１ないし４のいずれか一項に記載
の強誘電体メモリの製造方法において、前記チップ組立
工程では、前記強誘電体メモリに対する熱処理を行うこ
とを特徴とする強誘電体メモリの製造方法。 - 【請求項６】 強誘電体膜を具える強誘電体メモリに対
するチップ組立を行うチップ組立工程と、該チップ組立
工程後に強誘電体メモリにデータの書込みを行うデータ
書込み工程と、該データ書込み工程後に前記強誘電体膜
を該強誘電体膜の相転移温度Ｔc（℃）以下の加熱温度
Ｔ1（℃）で加熱する第１の加熱工程とを経て得られる
前記強誘電体メモリを読み出し専用メモリとし、該読み
出し専用メモリが具える前記強誘電体膜を、該強誘電体
膜の相転移温度Ｔc（℃）以上の加熱温度Ｔ2（℃）で加
熱する第２の加熱工程を含むことを特徴とする強誘電体
メモリの製造方法。 - 【請求項７】 請求項６に記載の強誘電体メモリの製造
方法において、前記第１の加熱工程を、（Ｔc−１５
０）（℃）≦Ｔ1（℃）≦（Ｔc−５０）（℃）を満足さ
せる前記加熱温度Ｔ1（℃）で行うことを特徴とする強
誘電体メモリの製造方法。 - 【請求項８】 請求項６または７に記載の強誘電体メモ
リの製造方法において、前記強誘電体膜をＳｒＢｉ2Ｔ
ａ2Ｏ9を具える膜とし、前記第１の加熱工程は前記加熱
温度Ｔ1（℃）を実質２２０（℃）とし実質１時間行
い、前記第２の加熱工程は前記加熱温度Ｔ2（℃）を実
質３５０（℃）以上で行うことを特徴とする強誘電体メ
モリの製造方法。 - 【請求項９】 請求項６ないし８のいずれか一項に記載
の強誘電体メモリの製造方法において、前記第２の加熱
工程後の前記強誘電体メモリとして、書込み読み出し可
能なメモリを製造することを特徴とする強誘電体メモリ
の製造方法。 - 【請求項１０】 請求項６ないし９のいずれか一項に記
載の強誘電体メモリの製造方法において、前記チップ組
立工程では、前記強誘電体メモリに対する熱処理を行う
ことを特徴とする強誘電体メモリの製造方法。 - 【請求項１１】 請求項１ないし５のいずれか一項に記
載の強誘電体メモリの製造方法によって製造されたこと
を特徴とする強誘電体メモリ。 - 【請求項１２】 請求項１１に記載の強誘電体メモリに
おいて、該強誘電体メモリは、読み出し専用メモリであ
ることを特徴とする強誘電体メモリ。 - 【請求項１３】 請求項６ないし１０のいずれか一項に
記載の強誘電体メモリの製造方法によって製造されたこ
とを特徴とする強誘電体メモリ。 - 【請求項１４】 請求項１３に記載の強誘電体メモリに
おいて、該強誘電体メモリは、書込み読み出し可能なメ
モリであることを特徴とする強誘電体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002126116A JP3497154B2 (ja) | 2002-04-26 | 2002-04-26 | 強誘電体メモリの製造方法及び強誘電体メモリ |
| US10/307,411 US20030203511A1 (en) | 2002-04-26 | 2002-12-02 | Method of manufacture of ferroelectric memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002126116A JP3497154B2 (ja) | 2002-04-26 | 2002-04-26 | 強誘電体メモリの製造方法及び強誘電体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003324186A true JP2003324186A (ja) | 2003-11-14 |
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ID=29243787
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|---|---|---|---|
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|---|---|
| US (1) | US20030203511A1 (ja) |
| JP (1) | JP3497154B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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