JPH0750350A - 低電圧消去スプリットゲートフラッシュプログラム可能な読取り専用メモリセルおよびアレイ - Google Patents

低電圧消去スプリットゲートフラッシュプログラム可能な読取り専用メモリセルおよびアレイ

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JPH0750350A
JPH0750350A JP6077635A JP7763594A JPH0750350A JP H0750350 A JPH0750350 A JP H0750350A JP 6077635 A JP6077635 A JP 6077635A JP 7763594 A JP7763594 A JP 7763594A JP H0750350 A JPH0750350 A JP H0750350A
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cell
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JP6077635A
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Chen-Chi P Chang
− チ・ピー・チャン チェン
Mei F Li
メイ・エフ・リー
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Raytheon Co
Original Assignee
Hughes Aircraft Co
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Abstract

(57)【要約】 【目的】 本発明は、低い電圧で消去が可能なＥＥＰＲ
ＯＭセルを得ることを目的とする。 【構成】 半導体基板12に形成されたドレイン20からソ
ース18の方向へ延在しているプログラム領域22a および
ソース18とプログラム領域22a の間のギャップ領域22b
を有するチャンネル22と、トンネル絶縁層32と、トンネ
ル絶縁層32上に形成され、チャンネルのプログラム領域
22a に重なるプログラム部分およびプログラム部分34a
から延在し、ソースに重なる消去部分34b を含む浮遊ゲ
ート34と、浮遊ゲート34のプログラム部分34a およびチ
ャンネル22のギャップ領域22b 上に形成されたゲート絶
縁層36と、ゲート絶縁層36上に形成され、浮遊ゲート34
のプログラムおよび消去部分34a, bならびにチャンネル
22の前記ギャップ領域22b に重なる制御ゲート38を具備
していることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に半導体メモリの
技術に関し、特に低電圧で制御可能に消去できるフラッ
シュあるいはブロック消去の電気的に消去可能でプログ
ラム可能な読取り専用メモリ（ＥＥＰＲＯＭ）セルおよ
びアレイに関する。
【０００２】
【従来の技術】フラッシュあるいはブロック消去ＥＥＰ
ＲＯＭ半導体メモリは、プログラムと読取りが独立して
行われるセルのアレイを含む。各セルおよびメモリの寸
法は、セルが独立的に消去されることを可能にする選択
トランジスタを除去することによって小さくされる。全
てのセルは、ブロックとして共に消去される。
【０００３】通常のフラッシュＥＥＰＲＯＭは、文献
（1987年のIEDM、25.8、560 乃至563頁）に記載されて
いる。各セルは、基板中のにチャンネル領域の両側に形
成されているソースおよびドレインを含む。薄いトンネ
ル酸化物層、浮遊ゲート、厚いゲート酸化物層および制
御ゲートは、チャンネル領域上に形成される。
【０００４】セルは、通常、制御ゲートに１２Ｖ、ドレ
インに６Ｖを供給し、ソースを接地することによってプ
ログラム化され、ドレイン空乏領域から浮遊ゲートにホ
ット電子を注入される。プログラミング電圧の除去によ
り、注入された電子は浮遊ゲートにおいてトラップさ
れ、約６Ｖより多い数値までセルのしきい値電圧を増加
する負の電荷を生成する。
【０００５】セルは、制御ゲートに５Ｖおよびドレイン
に１Ｖを供給し、ソースでセルのインピーダンスを検知
することによって読取られる。セルがプログラムされ、
しきい値電圧（６Ｖ）が制御ゲート電圧（５Ｖ）より高
い場合、制御ゲート電圧はチャンネルをエンファンスす
るのには不十分であり、セルは高いインピーダンス状態
になる。セルがプログラムあるいは消去されない場合、
しきい値電圧は低くなり、制御ゲート電圧はチャンネル
をエンファンスし、セルは低いインピーダンス状態とな
る。
【０００６】セルは、通常、ソースに１２Ｖを供給し、
制御ゲートを接地し、ドレインを浮遊可能にすることに
よって消去される。これは、プログラム中に浮遊ゲート
に注入される電子を浮遊ゲートから薄いトンネル酸化物
層を通ってソースまでファウラーノルデヒムトンネル作
用によって除去させる。
【０００７】
【発明が解決しようとする課題】通常のフラッシュＥＥ
ＰＲＯＭセル構造に関する問題は、製造誤差により、幾
つかのセルが別のセルが十分に消去される前に過剰消去
されることである。過剰消去されたセルの浮遊ゲートは
電子が空乏状態にされ、正に荷電される。これは、過剰
消去されたセルにそれらの制御ゲートに供給された通常
の動作電圧によってはターンオフされることができない
空乏モードトランジスタとして機能させ、次のプログラ
ムおよび読取り動作中に漏洩を生じる。過剰消去を防ぐ
既知の方法は、消去電圧が可変周期の一連のパルスとし
て制御ゲートに供給される適応性のある消去アルゴリズ
ムを提供することである。この方法は複雑であり、アル
ゴリズムにしたがって消去パルスを生成する付加的な回
路を必要とする。
【０００８】過剰消去の効果は、制御ゲートの一部分が
ソースと浮遊ゲートの間に直列に配置されているスプリ
ットゲート（積層ゲートあるいはパスゲートとしても知
られている）構造によって補償されることができる。制
御ゲートの連続部分の下側のチャンネルの領域は制御ゲ
ート電圧によってターンオフされることができ、それに
よって消去後の安定したしきい値電圧をセルに供給し、
漏洩を最小化する。典型的なスプリットゲートＥＥＰＲ
ＯＭは、文献（1987年10月、IEEE J. Solid-State Ciec
uits、第SC-22 巻、第５号、676 乃至683 頁）において
説明されている。
【０００９】適応性のあるアルゴリズムの利用を必要と
することなしに安定した消去を達成するが、スプリット
ゲートＥＥＰＲＯＭは基本的なＥＥＰＲＯＭよりも消去
を達成するために高電圧を必要とする。これは、浮遊ゲ
ートが制御ゲートおよび介在ゲート酸化物層の直列部分
によってソースから間隔が隔てられるためである。高い
電位差は、基本的なＥＥＰＲＯＭの薄いトンネル酸化物
層を通るよりもスプリットゲートＥＥＰＲＯＭの厚いゲ
ート酸化物層を通るファウラーノルデヒムトンネル作用
によって消去を達成するために必要とされる。
【００１０】
【課題を解決するための手段】本発明を実施しているフ
ラッシュＥＥＰＲＯＭセルは、基本的な設計の低い供給
電圧を有するスプリットゲート構造の制御された消去を
達成する。
【００１１】すなわち、本発明のフラッシュＥＥＰＲＯ
Ｍ単位セルは、消去のためにしきい値電圧制御を供給す
るために浮遊ゲートのプログラム部分とソースとの間に
直列に配置された部分を有する制御ゲートを含む。さら
に、浮遊ゲートは、チャンネルの端部付近のプログラム
部分からソースまで延在する消去部分を有する。薄いト
ンネル酸化物層は消去部分の端部部分とソースの下側の
部分の間に形成され、それは浮遊ゲートが端部部分から
酸化物層を通って低い供給電圧を有するソースまでファ
ウラーノルデヒムトンネル効果によって消去されること
を可能にする。
【００１２】本発明のＥＥＰＲＯＭセルのアレイは、共
通の細長いソース領域、および互いに間隔が隔てられ、
それぞれソース領域の反対側にある複数の第１および第
２の単位セルを含む。第１のセルの浮遊ゲートの消去部
分はソース領域に平行な第２のセルの浮遊ゲートからず
らされ、アレイの寸法を縮小するためにソース領域に互
いに垂直に重なる。本発明のこれらおよびその他の特徴
および利点は、同様の参照符号が同様の部分にあてはま
る添付図面と共に以下の詳細な説明から当業者に明白と
なるであろう。
【００１３】
【実施例】フラッシュ電気的消去可能でプログラム可能
な読取り専用メモリ（ＥＥＰＲＯＭ）セル10および本発
明を実施するＥＥＰＲＯＭアレイの隣接したセル部分
は、図１乃至３に示されてる。セル10は、Ｎ- 導電型の
基板12に形成される。Ｐ- 導電型の軽くドーピングされ
たウェル14は基板12に形成される。フィールド酸化物絶
縁体16は、隣接したセルからセル10を絶縁する。さら
に、Ｐ- 導電性型の基板12を使用することは本発明の技
術的範囲内であり、その場合ウェル14は必要ではない。
【００１４】セル10は、ウェル14中に形成されたソース
18およびドレイン20、およびソース18とドレイン20の間
のウェル14に定められるチャンネル22を含む。図２に見
られるように、ソース18はＮ＋オームコンタクト層24、
およびソース空乏領域における電界を減少させてセル10
を消去するために高電圧がソース18に供給されることを
可能にする下側の軽くドーピングされたＮ- 層26を含
む。
【００１５】ドレイン20は、Ｎ＋オームコンタクト層2
8、および層28と反対の導電型であるＰでドーピングさ
れ、Ｎ＋層28とシールド層30の間のホット電子注入効率
を増加するための下側のシールド層30を含む。
【００１６】通常、厚さ９０乃至１００オングストロー
ムのトンネル酸化物層32は、基板12上に形成される。ポ
リシリコン浮遊ゲート34は層32上に形成され、プログラ
ム部分34ａおよび消去部分34ｂを含む。プログラム部分
34ａは、通常のフラッシュＥＥＰＲＯＭ動作の場合に類
似しており、チャンネルプログラミング領域22ａに重な
っている。チャンネル22のギャップ領域22ｂは、消去し
きい値電圧を制御するために領域22ａとソース18の間に
定められる。
【００１７】図１および３に見られるように、浮遊ゲー
ト34の消去部分34ｂはフィールド酸化物絶縁体16上のチ
ャンネル22の下端部（図１参照）付近に延在し、ソース
18上に重なる。図３に示されるように、消去部分34ｂは
トンネル酸化物層32およびソース18の一部に重なる端部
部分34c を有する。
【００１８】通常、厚さ５５０オングストロームのゲー
ト酸化物層36は、ギャップ領域22ｂおよびソース領域に
おけるチャンネル22上に形成される。酸化物／窒素／酸
化物（ＯＮＯ）の３つのサブレーヤから成る層36ａは、
制御ゲートおよび浮遊ゲート絶縁のために浮遊ゲート34
上に形成される。ポリシリコン制御ゲート38は、ゲート
酸化物層36およびＯＮＯ層36ａ上に形成される。金属ド
レインコンタクト40は、トンネル酸化物32および図面に
は示されていない硼珪酸ガラス（ＢＳＰＧ）から成る酸
化物層における孔を通って延在する。さらに、セル10の
製造を容易にする酸化物側壁スペーサ42および44は図２
および３に示されている。
【００１９】ポリシリコン制御ゲート38は、浮遊ゲート
34およびチャンネル22のプログラム領域22ａに重なる第
１の部分38ａを含んでいる「スプリットゲート」構造を
有する。第２の部分38ｂはチャンネル22のギャップ領域
に重なり、浮遊ゲート34のプログラム部分34ａとソース
18の間に直列に配置されている。第２の部分38ｂは、浮
遊ゲート34が過剰消去される場合にセル10が空乏モード
トランジスタとして機能するのを防止する直列エンファ
ンスメントモードゲートとして動作する。
【００２０】説明され、示されたチャンネル22、浮遊ゲ
ート34、制御ゲート38の対応している部分が同じ寸法で
互いに整列されているが、それらは本発明の技術的範囲
内で特定の応用に応じて寸法が異なり、範囲が互いから
ずれて配置されてもよい。
【００２１】通常、セル10は制御ゲート38に１２Ｖ、ド
レイン20に５乃至６Ｖを供給し、ソース18を接地するこ
とによってプログラム化される。高い電界は、この領域
に衝突イオン化を生じさせる供給された電圧によってド
レイン20と浮遊ゲート34の間にドレイン空乏領域におい
て形成される。ホール電子対は、ドレイン電流の衝突に
よって高い電界領域中で形成される（それらはシリコン
原子に衝突する）。衝突イオン化によって生成される幾
つかの電子は、「ホット電子」と呼ばれている。
【００２２】制御ゲート電圧は、ホット電子をドレイン
空乏領域からプログラム部分34ａを通って浮遊ゲート34
に注入させる。これらの電子は浮遊ゲート34においてト
ラップされ、そこに負の電荷を形成し、セル10のしきい
値電圧を増加する。
【００２３】セル10は、制御ゲート38に５Ｖおよびドレ
イン20に１乃至２Ｖを供給し、ソース18でセルのインピ
ーダンスを検知することによって読取られる。セル10が
プログラム化され、しきい値電圧（＞６Ｖ）が制御ゲー
ト電圧（５Ｖ）よりも高い場合、制御電圧はチャンネル
22をエンファンスするのに不十分であり、セル10は高い
インピーダンスを示す。セル10がプログラムあるいは消
去されない場合、しきい値電圧は低くなり、制御ゲート
電圧はチャンネル22をエンファンスし、セル10は低いイ
ンピーダンスを示す。
【００２４】セル10は、通常、ソース18に１２Ｖを供給
し、制御ゲート38を接地し、ドレイン20が浮遊可能にす
ることによって消去される。これは、プログラム中に浮
遊ゲート34に注入される電子が浮遊ゲート34から薄いト
ンネル酸化物層32を通ってソース18までファウラーノル
デヒムトンネル効果によって除去させる。制御ゲート38
のスプリットゲート構造により、制御ゲート38の直列部
分38ｂの下側のチャンネル22のギャップ領域22ｂは正常
の制御ゲート電圧によってターンオフされることがで
き、それによって消去後の安定したしきい値電圧をセル
10に供給し、漏洩を最小化する。
【００２５】本発明によれば、消去は、浮遊ゲート34の
消去部分34ｂの端部部分34ｃから下側のトンネル酸化物
層32を通ってソース18までファウラーノルデヒムトンネ
ル効果を生じることによって達成される。トンネルは薄
い酸化物層32を通って行われることしか必要とされない
ので、消去は低電圧で達成されることができる。
【００２６】それと比較すると、通常のスプリットゲー
トＥＥＰＲＯＭ構造は、消去のためのトンネルがチャン
ネル22のギャップ領域22ｂに重なる厚いゲート酸化物層
36の部分を通って行われることを要求する。９０オング
ストロームの薄い酸化物層32を通るのではなく、５５０
オングストロームの厚い酸化物層36を通るためにファウ
ラーノルデヒムトンネルを生成するために非常に高い電
位差が要求される。この方法において、本発明のセル10
は、しきい値電圧制御およびスプリットゲートＥＥＰＲ
ＯＭの過剰消去補償を基本的なＥＥＰＲＯＭの低電圧消
去によって行う。
【００２７】図４は図１と類似しているが、斜線ハッチ
ングによって強調された制御ゲート38を示す。制御ゲー
ト38は、図１および４乃至７に見られるような垂直方向
の他のセルの制御ゲートとセル10の制御ゲート38を相互
接続する連続的な「ワード線」46の一部を構成する。
【００２８】図５は、垂直方向の隣接したセルの浮遊ゲ
ートから浮遊ゲート34を絶縁させるために浮遊ゲート34
を形成する浮遊ポリシリコンゲートにおいて切取られた
開口部48を強調している。開口部48は、ゲート酸化物層
36の形成中に厚い酸化物で満たされる。
【００２９】図６は、開口部48を満し、ギャップ領域22
ｂおよびソース領域22におけるチャンネルに重なるゲー
ト酸化物層36を強調する。図７は、絶縁体16を強調す
る。
【００３０】図８は、図１乃至７に示されるような単位
セル10から成るＥＥＰＲＯＭアレイ50を示す。アレイ50
は、本発明の技術的範囲内で任意の寸法まで拡張される
ことができるが、２列の単位セルを含んでいるものとし
て示されている。アレイ50は、基板12中に形成され、予
め定められた方向（図面に見られるように垂直）に延在
する細長い共通ソース領域52を含む。第１のドレイン領
域54ａおよび第２のドレイン領域54ｂは、その対向する
側のソース領域52に平行に延在する。第１のチャンネル
領域56ａおよび第２のチャンネル領域56ｂは、ソース領
域52とドレイン領域54ａおよび54ｂの間にそれぞれ形成
される。
【００３１】複数の第１の単位セル10ａおよび複数の第
２の単位セル10ｂは、それぞれソース領域52の左側およ
び右側に互いに垂直に間隔を隔てて形成される。セル10
ｂは、図１乃至７を参照して記載されたセル10と同一で
ある。セル10ａは、浮遊ゲート34' の消去部分34ｂ' が
プログラム部分34ａ' からソース領域52の方向へセル10
ｂの左側ではなく右側へ延在すること以外はセル10ｂと
等しい。
【００３２】セル10ａおよび10ｂは、セル10の全素子を
含む。しかしながら、浮遊ゲート34、34' 、フィールド
酸化物絶縁体16およびドレインコンタクト40のみが説明
を簡単にするために示されている。セル10ａおよび10ｂ
の制御ゲート38は、破線46ａおよび46ｂによって示され
るようなワード線によって相互接続される。互いに水平
方向に隣接するセル10ａおよび10ｂのドレインコンタク
ト40は、それぞれ破線58ａ、58ｂ、58ｃおよび58ｄによ
って示される「ビット線」によって相互接続される。
【００３３】本発明によれば、セル10ａの消去部分34
ｂ' は、セル10ｂの消去部分34ｂから垂直にずらされ
る。さらに、消去部分34ｂ' および34ｂの端部は、距離
Δだけ水平方向で重なる。この配置は、セル10ａおよび
10ｂが互いに水平に重なり、アレイ50の寸法を縮小する
ことを可能にする。
【００３４】本発明の複数の実施例が示され説明されて
いるが、多数の変化および別の実施例は本発明の技術的
範囲から逸脱することなしに当業者によって行われるで
あろう。
【００３５】例えば、記載されたようなフラッシュＥＥ
ＰＲＯＭセルはＮ型のチャンネルを有し、浮遊ゲートに
注入されるホット電荷キャリアは電子であるが、注入さ
れたホット電荷キャリアがホールであるＰ型のチャンネ
ルセルを提供することは本発明の技術的範囲内に含まれ
る。
【００３６】それ故、本発明は特別に説明された実施例
にのみ限定されるものではない。様々な変化は熟慮さ
れ、特許請求の範囲によって定められたような本発明の
技術的範囲から逸脱することなしに行われることができ
る。
【図面の簡単な説明】
【図１】斜線ハッチングによって強調された浮遊ゲート
を有する本発明を実施しているＥＥＰＲＯＭ単位セルの
平面図。
【図２】図１のII−IIの線に沿った断面図。
【図３】図１の III−III の線に沿った断面図。
【図４】図１のものと類似しているが、斜線ハッチング
によって強調されたポリシリコン制御ゲート（ワード
線）を有する平面図。
【図５】図１のものと類似しているが、斜線ハッチング
によって強調された浮遊ポリシリコン開口部を有する平
面図。
【図６】図１のものと類似しているが、斜線ハッチング
によって強調されたゲート酸化物領域を有する平面図。
【図７】図１のものと類似しているが、斜線ハッチング
によって強調されたフィールド酸化物領域を有する平面
図。
【図８】図１乃至７に示されるような単位セルから成る
本発明を実施しているＥＥＰＲＯＭアレイの平面図。
【符号の説明】
10…各単位セル、18…ソース、22…チャンネル、32…酸
化物層、34…浮遊ゲート、34ａ…プログラム部分、34ｂ
…消去部分、34ｃ…端部部分、38…制御ゲート、50…フ
ラッシュＥＥＰＲＯＭアレイ。
フロントページの続き (72)発明者 メイ・エフ・リー アメリカ合衆国、カリフォルニア州 92691、ミッシヨン・ビージョ、ロマ・バ ーデ 26572

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 基板に形成されたソースおよびドレインと、 基板に形成され、ドレインからソースの方向へ延在して
    いるプログラム領域およびソースと前記プログラム領域
    の間のギャップ領域を有するチャンネルと、 基板上に形成されるトンネル絶縁層と、 トンネル絶縁層上に形成され、チャンネルの前記プログ
    ラム領域に重なるプログラム部分および前記プログラム
    部分から延在しソースに重なる消去部分を含む浮遊ゲー
    トと、 浮遊ゲートの前記プログラム部分およびチャンネルの前
    記ギャップ領域上に形成されたゲート絶縁層と、 ゲート絶縁層上に形成され、前記浮遊ゲートのプログラ
    ムおよび消去部分ならびにチャンネルの前記ギャップ領
    域に重なる制御ゲートを具備していることを特徴とする
    電気的に消去可能でプログラム可能な読取り専用メモリ
    セル。
  2. 【請求項２】 浮遊ゲートの前記消去部分がチャンネル
    付近の前記プログラム部分からソースまで延在している
    請求項１記載のセル。
  3. 【請求項３】 浮遊ゲートの前記消去部分がチャンネル
    の端部付近の前記プログラム部分の端部からソースまで
    延在している請求項１記載のセル。
  4. 【請求項４】 チャンネルの前記端部に隣接している基
    板に形成されるフィールド絶縁体を具備し、浮遊ゲート
    の前記消去部分は前記フィールド絶縁体上に延在してい
    るている請求項３記載のセル。
  5. 【請求項５】 ゲート絶縁層がトンネル絶縁体層よりも
    厚い請求項１記載のセル。
  6. 【請求項６】 トンネルおよびゲート絶縁体層が酸化物
    で形成されている請求項１記載のセル。
  7. 【請求項７】 半導体基板と、 基板に形成され、予め定められた方向に延在する細長い
    ソース領域と、 前記ソース領域の１側面から延在している基板上に形成
    され、前記予め定められた方向に互いに間隔が隔てられ
    る複数の第１のセルと、 前記ソース領域の反対側の側面から延在している基板上
    に形成され、前記予め定められた方向に互いに間隔が隔
    てられる複数の第２のセルとを具備し、 前記第１および第２のセルが、 前記ソース領域の１部を構成するソースと、 基板中に形成されるドレインと、 基板中に形成され、ドレインからソース方向に延在して
    いるプログラム領域と、ソースと前記プログラム領域の
    間のギャップ領域とを有しているチャンネルと、 基板上に形成されるトンネル絶縁体層と、 トンネル絶縁体層上に形成され、チャンネルの前記プロ
    グラム領域に重なるプログラム部分、および前記プログ
    ラム部分から延在し、ソースに重なる消去部分を含む浮
    遊ゲートとを具備し、 さらに、浮遊ゲートの前記プログラム部分およびチャン
    ネルの前記ギャップ領域上に形成されているゲート絶縁
    体層と、 ゲート絶縁体層上に形成され、前記浮遊ゲートの前記プ
    ログラムおよび消去部分ならびにチャンネルの前記ギャ
    ップ領域に重なる制御ゲートとを具備し、 第１のセルの制御ゲートの前記消去部分は前記予め定め
    られた方向において第２のセルの制御ゲートの前記消去
    部分からずらされている電気的に消去可能でプログラム
    可能な読取り専用メモリアレイ。
  8. 【請求項８】 第１のセルの制御ゲートの前記消去部分
    が前記予め定められた方向に対して垂直の第２のセルの
    制御ゲートの前記消去部分に重なっている請求項７記載
    のアレイ。
  9. 【請求項９】 各第１および第２のセルの浮遊ゲートの
    前記消去部分がチャンネルの端部付近の前記プログラム
    部分の端部から各ソースに延在している請求項７記載の
    アレイ。
  10. 【請求項１０】 ゲート絶縁体層がトンネル絶縁体層よ
    り厚い請求項７記載のアレイ。
JP6077635A 1993-04-16 1994-04-15 低電圧消去スプリットゲートフラッシュプログラム可能な読取り専用メモリセルおよびアレイ Pending JPH0750350A (ja)

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