CN1050924C - 半导体存储装置 - Google Patents
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Abstract
一种半导体存贮装置，备有输入用数据扰码器11和输出用数据解扰器12。并设有输入部分行地址将8对扰码信号CHNG供给上述扰码器11的锁存电路13，输出作为正常方式/测试方式切换信号的TEST信号的入口/出口电路14。锁存电路13用来自入口/出口电路14的TEST信号对方式进行控制。且数据线15的一根表示一对互补线(RWD线，/RWD线)。通过在存贮器内部设置数据扰码器，能自由变换测试方式时的写入图形。
Description
本发明涉及大容量半导体存储装置，尤其涉及要求高速和高精度测试方式的半导体存储装置。
为了缩短随着半导体存储器集成度提高而增大的测试时间，在1M位DRAM以后的各代DRAM中均搭载并行位测试方式。例如1M位DRAM中4位平行、4M位DRAM中8位平行、16M位DRAM中16位平行、64M位DRAM中32位平行，每更换一代，能同时测试的位数增加一倍，从而控制了所有位测试时间的增加。即，如果用不采用测试方式的通常的存取方式测试所有位，则每一代存储器测试时间比上一代增加4倍，使用测试方式，则每变换一代时测试时间的增加控制至2倍。由此，可谋求缩短测试时间。
上述已有的测试方式为下述方法。以WCBR周期(在/RAS信号前，激活/WE及/CAS信号)(信号符号前的“/”表示反向)进入测试方式。此后，通常写动作中输入的数据作为同一数据分别写入至多个位。如果读这些位，这些多个位的数据平行读出，若读出数据全部一致，则输出高电平(“H”)，若即使含有一个不同数据，则输出低(“L”)电平。用这种方法，可一次进行多个位的测试。
以上的测试方式确实有缩短测试时间的重大优点。但，未必用这种测试方式能覆盖全部测试项目。即，存在用以往的测试方式不能检测的不良项目，这是由于这些多个位未必是独立的，例如它们共有字线等。不言而喻，通过在单元阵列上相互充分分离被测试的位，使它们可能几乎被视为完全独立的，若这样，测试方式时的字线WL和列选择线CSL的激活的方法变得与通常不同，因而消费很多。且，从进行与通常不同的内部动作这一意义上也不能说是进行正确的测试。
例如，参照图17考虑64M位DRAM中32位平行测试。测试方式时，同时测试的32位如图17所示分成四个16兆位单元阵列块CB1～CB4(每8位一起分为两半)。一个斜线框表示512K位单元块。属于16兆位单元阵列块中的一个16兆块的8位，如图18中用虚线所围的CELL0至CELL7所示的那样，被分配至与同一字线相邻接的8列上。
图18中，WL是字线，BL、/BL是互补位线，SAPC是读出放大器及位线预充电电路，DQG是DQ门，DQ、/DQ是互补数据线，CSL是列选择线(虚线)。字线WL连至行译码器。DQ0，/DQ0～DQ7，/DQ7的8对数据线经DQ缓冲器(未图示)连至图17的输入输出电路。
如上面所指出的，虽然可能把这些8位分别分配至远离的8列，但为此作为对策要尽量使列选择线CSL和DQ门的关系为1∶1，这样就要求CSL布线细微化或未图示的列译码器结构图形细微化或增大面积，因而不是优选的。
在图18那样的8位分布中，这些同时被测试的8位未必是独立的。由于测试方式时写入相同数据，若DQ门的BL、/BL关系与DQ、/DQ的关系相同，则只有同一数据能写入至8位。从而写入系统中对数据的图形灵敏度会具有缺陷，已有测试方式具有不能检测该缺陷的不足。例如，仅当每隔一列是相反数据的场合才能检测的缺陷，用以往的测试方式不可能检测。
又，由其他一些情况也可认为以往的测试方式仅具有不完全的缺陷检测能力。例如字线WL不升高的缺陷(行缺陷的一种)即是一种。BL、/BL和DR、/DQ的关系常常相同的场合，测试时，完全相同数据将会写入图18的8位中。DQ、/DQ门或DQ缓冲器中不可避免图形失衡，在单元信号零的场合，所有DQ侧很可能把数据锁存成“L”或“H”。从而，测试方式的正误判断限于仅以全部位一致或不一致为判断基准，则存在这样的缺陷不能检测的缺点。
如果在表里图形作测试，则4个16M块的结果最终将归总在1位上，所以，上述缺点也必然在某一图形上能检测。但，例如在管芯分类的测试方式那样，以冗余置换作为目的，每个16兆块独立而作测试时(即，检测行缺陷地址的测试)，即使在表里结构图形上作测试，也不能检测出行缺陷。
如上所述，以往达到测试时间缩短的测试方式对所有测试项目未必是万能的。即，存在用以往的测试方式不能检测的项目的缺点。
本发明考虑到上述情况，其目的在于提供一种能写入自由图形的、有助于提高存储器测试方式的缺陷检测能力、进而提高测试方式的利用率，缩短测试时间的半导体存储装置。
本发明的半导体存储装置包括：传送数据至存储单元的多个数据线；锁存设定所述数据的扰码条件信号的信号锁存手段；具有相应于上述扰码条件任意扰码上述数据功能的数据扰码手段；根据预定的信号周期开始测试方式、由上述信号锁存手段传送上述扰码条件至上述数据扰码手段，使上述数据扰码手段具有该功能的控制手段。
在本发明中，通过数据扰码手段，能把“0”和“1”混合的自由测试图形写入至测试方式时将并行读出的多个单元上。
下面结合附图所示实施例详细描述本发明。
图1为本发明实施例的主要部分电路图；
图2为图1结构更具体的电路图；
图3为作为至测试方式的进入周期一例的波形图；
图4为图1中数据扰码器(scrambler)的具体示例电路图；
图5为图1中数据解扰器(descrambler)的具体示例电路图；
图6为图1中锁存电路的具体示例电路图；
图7为图2中多路转换器及其外围结构的电路图；
图8为控制图7中多路转换器动作的结构电路图；
图9为图2中信号分离器和错误检则电路及其外围结构的电路图；
图10为图9中信号分离器的具体示例电路图；
图11为用于控制图10多路转换器动作的结构电路图；
图12为图2电路动作的时序图；
图13为本发明实施例的应用例，它表示附加扰码器信息监测功能情况下的主要结构电路图；
图14为扰码监测电路的具体示例的电路图；
图15为附加本发明监测周期的时序图；
图16为本发明其它实施例的电路图；
图17表示64M位DRAM芯片的32位并行测试结构图；
图18为图17的部分电路图。
图1为本发明的实施例。该图表示选取上述图17的一个16M位单元阵列(例如CB1)的部分。进而，该图仅表示测试方式时动作的电路。省略通常存取时起作用的电路(例如读出时的多路转换器等)。如图所示分别配备有输入用的数据扰码器11和输出用的数据解扰器。设有：输入部分行地址的将8对扰码信号(CHNG，/CHNG对的8对信号)供给上述扰码器11的锁存电路13；输出作为正常方式/测试方式切换信号的TEST信号的入口/出口电路14。锁存电路13借助来自入口/出口电路14的TEST信号对方式进行控制。且，数据线15的一根表示一对互补线(RWD线，/RWD线)。
按照上述结构，测试数据写入时，能够用数据扰码器11将并行地待测试的数据图形变换成所希望的图形，且读出时，也能借助数据解扰器12以相同的扰码状态进行变换，还原为原来的测试条件。
图2为比图1更具体的电路图，设有：通常存取时起作用的多路转换器16；和信号分离器17等以及错误检测电路18。错误检测电路18检测测试结果一致或不一致。测试时，输入由输入缓冲器(pad)的经输入电路19测试用的数据Din，测试结果通过错误检测电路18由输出电路经输出缓冲器作为Dout而获得。这里，使用的DRAM假定是X1位结构的产品，下面参照图2说明本发明的诸动作。
图3为至测试方式的进入周期的一例的波形图。开始WCBR周期之后，/RAS信号一直保持低电平，/WE信号产生2个周期，用第2个/WE的下沿指定从A0至A7的8位地址。
地址指定举例如下。让地址A0至A7各对应于上述图18中同时进行测试的虚线包围的单元0至8的8位。该指定地址信号为“0”时，测试方式下所输入的测试数据照原样通过，为“1”时，测试数据反转。
因此，在/WE的第2周期中将A0至A7的全部地址设为“0”的话，数据仍旧照原样(不进扰码)写入或读出，也就是与已有测试方式一致。又，指定为A0＝“0”，A1＝“1”，A2＝“0”，A3＝“1”，A4＝“0”，A5＝“1”，A6＝“0 ”，A7＝“1”的话，则构成每隔1位写入相反数据的图形的测试方式。
图4为设想为约定上述测试方式所构成的图1或图2中的数据扰码器11的具体例的电路图。在图1实施例情况下，因存在8对数据线15(RWD线，/RWD线)，所以实际上图4的结构各需有8个。RWD、/RWD线分别通过输入缓冲器111，经反相器112和同步式反相器113的串联支路或经同步式反相器114，形成反转或非反转。反向器112和同步式反相器113由CHNG或反转信号/CHNG控制，相互互补激活。
即，CHNG＝“H”(高)电平、/CHNG＝“L”(低)电平时，由反相器反转来自输入缓冲器111的数据，当CHNG＝“L”、/CHNG＝“H”时，由于通过2个反相器段而不反转通过。当然，此时也可用CMOS传输门电路，可有种种变化。
图5是对应于图4的数据解扰器12的具体例电路图。数据解扰器具有同样的结构，其输入输出的各元件结构与图4的结构相反。当然，数据线15一对、一对分别设置，遵照图4可有种种变化。
图6是图1中锁存电路13的具体电路例。这里所示的是对应于地址A0(R)(行)的锁存电路。这种结构必须设置8个分别对应于从A0至A7的8位地址。地址A0通过由TEST信号控制的CMOS型传输门131和锁存电路132接于与非门133的一输入端。与非门133的另一输入接TEST信号。与非门133的输出形成信号/CHNG，并通过反相器134形成信号CHNG。
按照上述图6的结构，只要TEST信号为“L”电平，就会CHNG＝“L”电平，/CHNG＝“H”电平，数据不会反转。正常方式下TEST信号固定在“L”电平。在上述图3所示的进入周期上行地址缓冲器动作、指定行地址Ai(R)、/Ai(R)(i＝0～7)，一旦TEST信号上升，则锁存该时刻的Ai(R)的状态，成为产生CHNG、/CHNG的电路。不言而喻，根据这里仅显示的一例，可作种种变化。
图7为图2中多路转换器16及其外围结构的电路图。与图2相同处标以同一符号。该电路由与Din的互补数据相关的M0～M7及/M0～M7信号分别作导通控制的各8个CMOS型传输门161及162构成。这些各8个的传输门161、162分别连接于8对数据线(RWD0、/RWD0～RWD7、/RWD7)。
图8表示由输入地址生成上述信号M0～M7及/M0～M7的电路。例如，在内部利用全部3位的位列。即一旦地址(AiAjAk)取(111)，则(/Ai/Aj/Ak)至(AiAjAk)递增生成。与该位列分别对应的8个与非门163的输出分别接于8个与非门164的一输入端。与非门164的另一端共同输入TEST信号的反转信号/TEST。与门164的8个输出分别依次形成M0～M7或通过反相器165依次形成/M0～M7。
图9表示图2中信号分离器17和错误检测电路18及其外围结构的电路图。与图2相同处标以同一符号。错误检测电路18判别测试数据的一致/不一致。错误检测电路18用输入信号分离器17的前8对数据线(RWDx，/RWDx(X＝0～7))内的RWD0～RWD7连接于与非门181，将/RWD0～RWD7连接于与非门182，其输出输入异或门183。异或门183的输出通过反相器184输入开关电路190。开关电路190设有产生测试信号时(“H”电平)激活的同步式反相器191。反相器192用作产生互补的数据线。开关电路190的互补数据线连接于对应的输出电路20的输入端(节点DN、/DN)。
图10为图9中的信号分离器17的具体电路例。8对数据线RWDx、/RWDx(X＝0～7)连接于由各信号Dx、/Dx、/RWDx(X＝0～7)导通控制的每8个CMOS型的传输门171、172。经过传输门171的数据线RWD，8根连接在一起，经过传输门172的数据线/RWD，8根连接在一起，分别连接于到相应的输出电路20的节点DN、/DN。
图11为由输入地址生成上述信号Dx、/Dx(X＝0～7)的电路。将各个反相器174分别连接到对应于图8中用的全部3位的8个位列而设置的与非门173的输出端。TEST信号的反转信号/TEST均输入与非门173。反相器174的8个输出分别依次形成D0～D7或经过反向器175依次形成/D0～/D7。
在如上所述的图2结构的电路中，参照图12所示的时序图说明进入测试方式的动作。/WE信号和/CAS信号先于/RAS激活，一旦计数到2个/WE信号，该第2个/WE信号的激活时刻点上，入口/出口电路14产生TEST(测试)信号。同时，第2个/WE信号激活时使行地址缓冲器动作，并将行地址A0(R)～A12(R)取入芯片内，它们中的A0～A7输入锁存电路13，此时由产生的TEST信号锁存A0～A7的状态。这样，对数据扰码器的状态被置位。此后，尤其是只要没有出周期动作，就不会解除测试方式，该扰码状态一直锁存在DRAM中。
下面说明测试方式的写入动作。进入周期结束后，/RAS信号、/CAS信号、/WE信号全部回到预充电状态，此后，若进行通常的DRAM的写入动作，是能完成的。例如，若上面使用的DRAM是X1位结构的产品，则对于从数据输入Din的插脚所输入的写入数据而言，每个16M位单元阵列上送入8位同一数据。
写入的数据通过每个16M位阵列所设的数据扰码器11时，根据已设定的扰码器状态对数据进行扰码。也即，对应于8位扰码信号CHNGi(i＝0～7)中为“0”的数据照原样通过，而对应于“1”的数据反转后传送到各位。通过该数据扰码器的8位数据(被传送到8对RWD线对上)，写入被激活的2个512K单元区段中被指定地址中的某一个上。即，上述8位数据被输至图18所示的8列中，写入字线上升的CELL0(单元0)至CELL7(单元7)的8位中。
下面说明测试方式的读出动作。上述写入动作结束，则数据写入全部单元阵列或测试必要的一部分单元阵列中后，若进行通常的读出动作是能完成的。如上述图18中所示，与由行地址所选择且上升的字线WL相连的单元数据全用读出放大器放大，其中，通过列地址由CSL(列选择线)选择的8位数据读出至输出DQ、/DQ对，这些数据在各自对应的8个DQ缓冲器中再次被放大，如图2所示读出至8对RWD线对。这些RWD线对的数据通过解扰器12传送至输出电路20。
在传送至输出电路20之前，在错误检测电路18中判定8位的一致/不一致，若一致，将“1”输出至输出引脚的信号Dout，若不一致，输出“0”。写入时，由于通过数据解扰码器11，所以，一般而言，从单元读出到RWD线上的8位数据，即使没有出错也是七零八落的，但由于设定在数据解扰器12中的状态与设定在数据扰码器11中的状态为同一设定，所以在数据解扰器12输出时间点上的8位，在无出错情况下将回复到扰前的写入状态，判为一致。不言而喻，在出错情况下就成不一致。
因此，错误检测电路18判定一致/不一致这功能可用与已有技术的并行位测试方式的判定电路完全相同的电路结构来完成，为实现在本发明，仅在输入电路和RWD线对之间设有数据扰器11，在RWD线对与输出电路之间设有数据解扰器12就可以了。不言而喻，对它们进行控制的入口/出口电路14、锁存电路13等是必要的。
图13是上述实施例的应用例，它表示附加有扰码信息监检功能情况下的主要构成部分的电路图。设有从外部确认数据如何被扰码的信息的结构。在图13中，设定扰码条件的地址A0～A7分别输入至缓冲元件21，其每个上连接有行地址缓冲器22、列地址缓冲器23的结构与已有结构相同。然而，本发明还接有扰码监测电路24，并用信号MON对其进行控制。
图14是扰码监测电路24的具体电路例。设有：用/CHNGi(i＝0～7)扰码信号控制的电源侧的P沟道MOS晶体管241及接地电位侧的N沟道MOS晶体管244；其间串联连接的P沟道MOS晶体管242及N沟道MOS晶体管243。晶体管243的栅极上加有信号MON，晶体管242的栅极上加有经反相器245的信号/MON。对应于晶体管242和243的漏极连接点的地址Ai(i＝0～7)接于缓冲元件21。
图15为附加有监测周期的时序图。进入周期之后、出周期之前的测试方式(TEST为高电平状态)中，在WCBR周期中/WE经2个周期后，监测信号MON上升、此时将所锁存的扰码状态输出至外部例如地址引脚(未图示)。这样在测试器侧由此可确认扰码状态。图15中的OPEN(开)表示测试器侧的驱动器(未图示)为开状态的时间。
图16为本发明另一实施例的电路图，是一种使用双向数据扰码器25概念的电路图。与图1相同处标以同一符号，动作说明与图1结构基本相同故省略之。
按照上述各实施例，能够进行已有技术的并行测试不能检测的项目的并行测试。并行测试项目的种类更丰富，且具有缩短总测试时间的优点。
在上述实施例中，如图12的时序图所示，测试信号是一种WCBR的第2个/WE上升(进入周期)、/RAS唯一周期被输入、下降(ィゲジツト周期)的信号。不言而喻，至该实施例的测试方式的入口/出口电路14即使在其它周期也能完成功能，即使不特别设周期，通过将信号加给缓冲元件也能得到上升的TEST(测试)信号。
通过内设数据扰码器，能自由设定测试方式时的写入图形，从而能并行测试已有并行测试不能检测的项目，大大提高了并行测试的自由度，并能缩短总的测试时间。
Claims (6)
1.一种半导体存储装置，包括：
传送数据至存储单元的多条数据线，其特征在于，还包括：
锁存用于设定所述数据的扰码条件信号的信号锁存装置；
具有相应于所述扰码条件，任意扰码所述数据功能的数据扰码装置；
根据预定的信号周期开始测试方式、由所述信号锁存装置传送所述扰码条件至所述数据扰码装置，使该数据扰码装置具有该功能的控制装置。
2.如权利要求1所述的半导体存储装置，其特征在于，所述信号锁存装置利用部分行地址信号。
3.如权利要求1所述的半导体存储装置，其特征在于，在所述控制装置中备有根据其它预定的信号周期，解除所述测试方式，使数据扰码器无效的功能。
4.如权利要求1所述的半导体存储装置，其特征在于，进一步包括输出所述数据扰码条件至外部的监测装置。
5.如权利要求1至4中任一所述的半导体存储装置，其特征在于，所述数据扰码装置包括：所述测试方式时，根据所述扰码条件扰码所述数据的数据扰码器及根据所述扰码条件，解扰通过所述测试方式经所述存储单元读出至所述数据线的数据的解扰器。
6.如权利要求1至4任一所述的半导体存储装置，其特征在于，所述数据扰码装置包括：所述测试方式时，根据所述扰码条件扰码所述数据的数据扰码器及根据所述扰码条件，通过所述测试方式解扰经所述存储单元读出至所述数据线的数据的解扰器；且所述存储装置进一步包括对分别经所述数据解扰器的所述数据线的互补数据作正误判定的检测装置。
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