KR950012533A - 반도체 기억 장치 - Google Patents

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Abstract

모드 검출회로(5)에 따라 디스터버-리프레쉬 모드가 검출되고 행 데코드 제어 회로는 동작 블록 선택회로(2)에 따라 선택되는 블록의 메모리셀 어레이의 워드선을 행 데코드 및 구동회로를 통해 여러개를 동시에 활성화 시키고 노말 모드에서 쓰여지더라도 데이터를 read하며 read 한 데이터와 write한 데이터와의 일치가 판별되며 설계치의 문턱치 보다 낮은 문턱치의 메모리 셀을 판별한다.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 이 발명의 한 실시예인 전체구성을 표시하는 도면이다.
제2도는 제1도에 표시되는 모드검출회로의 구체적인 도면이다.
제10도는 이 발명의 또 다른 실시예를 표시하는 도면이다.

Claims (25)

  1. 복수의 워드선과 각 워드선과 교차하는 복수의 비트선과, 각각이 상기 복수의 워드선중의 하나와 상기 복수의 비트선중의 하나와 접속된 복수의 메모리셀 트랜지스터를 포함하며, 상기 복수의 메모리셀 트랜지스터 가운데 미리 정해진 문턱치 전압보다 낮은 문턱치 전압의 메모리셀 트랜지스터를 테스트 모드에 대해 판별하기 위한 테스트 회로를 내장한 반도체 기억장치이고, 상기 테스트는 모드를 검출하기 위한 테스트 모드 검출수단(5) ALC 상기 테스트 모드 검출수단에 의해 테스트모드가 검출되어 응답하고, 상기 복수의 메모리셀 트랜지스터주우 미리 정한 행 메모리셀 트랜지스터를 일괄적으로 활성화 하기 위한 활성화 수단(6)을 포함하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 활성화 수단은 한 행 걸러서의 메모리 셀 트랜지스터를 일괄적으로 활성화하는 수단을 포함하는 반도체 기억장치.
  3. 제1항에 있어서, 상기 활성화수단은 수 행 걸러서의 메모리 셀 트랜지스터를 일괄적으로 활성화하는 수단을 포함하는 반도체 기억장치.
  4. 제1항에 있어서, 상기 테스트 모드 검출수단(5)은 상기 메모리 셀 트랜지스터의 어드레스를 지정하는 어드레스 신호와 어드레스 스트로브신호에 근거를 둔 상기 테스트 모드르 검출하기 위한 테스트 모드검출 수단(51-57)을 포함하는 반도체 기억장치.
  5. 복수의 워드선과 각 워드선과 교차하는 복수 비트선과 각각이 상기 복수의 워드선중의 하나와 상기 복수 비트선중의 하나와 접속되는 복수의 블록에 분할되는 복수의 메모리셀 트랜지스터와를 포함하며, 상기 복수의 메모리 트랜지스터중에 미리 정해진 문턱치 보다 낮은 문턱치 전압을 가진 메모리셀 트랜지스터를 테스트 모드에서 판별하기 위한 테스트 회로를 내장하는 반도체 기억장치이며, 상기 테스트모드를 검출하기 위한 테스트 모드 검출 수단(5) 및 상기 복수의 메모리셀 트랜지스터의 어느것이나 데이터를 쓰는것이나 쓰여진 데이터에 대해 데이터를 읽어내기 위한 쓰기/읽기 모드에서 상기 복수의 블록중에 지정된 블록을 선택하고 상기 테스트 모드 검출수단에 의해 테스트 모드가 검출되어 응답하고, 상기 복수의 블록을 일괄적으로 선택하는 블록 선택 수단(2) 및상기 일괄적으로 선택된 복수의 블록의 복수 메모리셀 트랜지스터중의 미리 정한 행의 메모리 셀 트랜지스터를 일괄적으로 활성화하기 위한 활성화 수단(117)을 포함하는 반도에 기억장치.
  6. 제5항에 있어서, 상기 활성화 수단은 한 행 걸러서의 메모리 트랜지스터를 일괄적으로 활성화 하는 수단을 포함하는 반도체 기억장치.
  7. 제5항에 있어서, 상기 활성화 수단은 수 행 걸러서의 메모리 트랜지스터를 일괄적으로 활성화 하는 수단을 포함하는 반도체 기억장치.
  8. 제5항에 있어서, 상기 테스트 모드 검출수단은 상기 메모리 트랜지스터의 어드레스가 지정하는 어드레스 신호와 어드레스 스트로브 신호를 근거로하고 상기 테스트 모드를 검출하기 위한 테스트 모드 검출수단 (51-57)을 포함하는 반도체 기억장치.
  9. 복수의 워드선과 각 워드선과 교차하는 복수 비트선과 각각이 상기 복수의 워드선중의 하나와 상기 복수의 비트선중의 하나와 접속되는 복수의 메모리셀 트랜지스터르 포함하며 상기 복수의 메모리셀 트랜지스터중에 미리 정한 문턱치 보다 낮은 문턱치 전압을 갖는 메모리 셀 트랜지스터를 테스트 모드에 판별하기 위한 테스트 회로를 내장하는 반도체 기억장치이며, 상기 테스트 모드를 검출하기 위한 테스트 모드 검출수단(5) 및 상기 테스트 모드 검출수단에 의해 테스트 모드가 검출되어 응답하고 상기 워드선에 이 전위를 상승시키기 위해서 진폭이 변화하는 미소신호를 공급하기 위한 미소 신호발생수단(7)을 포함하는 반도체 기억장치.
  10. 제9항에 있어서, 상기 워드선을 구동하기 위한 워드선 구동수단(204)을 더욱 포함하고 상기 미소신호 발생수단은 반복적으로 펄스신호를 발행하는 펄스 신호 발생수단(71) 및 상기 펄스 신호 발생수단에 의해 발생되는 펄스신호를 상기 워드선구동수단에 전달하는 콘덴서(730를 포함하는 반도체 기억장치.
  11. 제9항에 있어서, 상기 테스트 모드 검출수단은 상기 메모리셀 트랜지스터의 어드레스를 지정하기 위한 어드레스 신호와 어드레스 스트로브 신호에 근거하며 상기 테스트 모드를 검출하기 위한 테스트 모드검출 수단(5)을 포함하는 반도체 기억장치.
  12. 복수의 워드선과 각 워드선이 교차하는 복수의 비트선과 각각이 상기 복수의 워드선중의 하나와 상기 복수의 비트선중의 하나와 접속되는 복수의 메모리셀 트랜지스터를 포함하며, 상기 복수의 메모리셀 트랜지스터중에 미리 정한 문턱치보다 낮은 문턱치 전압을 가진 메모리셀 트랜지스터를 테스트 모드에서 판별하기 위한 테스트 회로를 내장한 반도체 기억장치이고, 상기 복수의 워드선(WLi)과 평행하게 설치되고, 상기 복수의 비트선과 교차하며 기생용량을 가진 각 비트선과 연결된 테스트용 워드선과 상기 테스트 모드를 검출하기 위한 테스트 모드 검출수단(5) ALC 상기 테스트 모드 검출수단에 의해 테스터 모드가 검출되어 응답하고, 상기 테스트용 워드선에 이 전위를 증가 시키기 위해서 진폭이 변화하는 미소신호를 공급하기 위한 미소신호 발생수단(7)을 포함하는 반도체 기억장치.
  13. 제11항에 있어서, 상기 테스트용 워드선에 교차하는 비트선과 상기 각 메모리셀 트랜지스터에 접속된 복수의 비트선과의 사이에 접속된 절환소자(223, 224)와 상기 복수의 메모리셀 트랜지스터의 어느것에나 데이터를 쓰거나 쓰여진 데이터를 읽어내기 위한 쓰기/읽기 모드에서 비도통 하고 상기 테스트모드에 응답하여 도통하는 스위칭 소자를 포함하는 반도체 기억장치.
  14. 제12항에 있어서, 상기 테스트 모드 검출수단은 상기 메모리셀 트랜지스터의 어드레스를 지정하기 위한 어드레스 신호와 어드레스 스트로브 신호에 근거하며 상기 테스트 모드를 검출하기 위한 수단(51-57)을 포함하는 반도체 기억장치.
  15. 복수의 워드선과 각 워드선의 교차하는 복수의 비트선과 각각이 상기 복수의 워드선중의 하나와 상기 복수의 비트선중의 하나와 접속되는 복수의 메모리셀 트랜지스터와 상기 복수의 비트선에 접속되는 복수의 센서 앰프를 포함하며, 상기 복수의 메모리셀 트랜지스터중에 미리 정한 문턱치보다 낮은 문턱치 전압을 가진 메모리셀 트랜지스터를 테스트 모드에서 판별하기 위한 테스트 회로를 내장한 반도체 기억장치이고, 상기 테스트 모드를 검출하기 위한 테스트모드 검출 수단(5) 및 상기 테스트 모드 검출 수단에 의해 테스트 모드가 검출되어 응답하고, 상기 센서 앰프에 부전위의 구동신호를 공급하고 상기 낮은 문턱치 전압을 가지는 메모리 셀 트랜지스터를 도통 시키기 위한 부전위 신호 발생 수단(75)을 포함하는 반도체 기억장치.
  16. 제15항에 있어서, 상기 테스트 모드 검출수단은 상기 메모리셀 트랜지스터의 어드레스를 지정하는 어드레스 신호와 어드레스스트로브 심호에 근거하며 상기 테스트 모드를 검출하기 위한 테스트모드 검출수단(51-57)을 포함하는 반도체 기억장치.
  17. 복수의 행 워드선과 복수의 열 비트선쌍과 각각이 상기 복수 행 워드선중의 하나와 상기 복수열 비트선 쌍중 하나의 비트선에 접속되는 복수의 메모리셀 트랜지스터와 상기 각 메모리셀 트랜지스터에 접속되는 메모리셀 용량을 포함한 메모리셀 어레이를 가지며 상기 복수의 메모리셀 트랜지스터 가운데 미리 정한 문턱치보다 낮은 문턱치 전압의 메모리셀 트랜지스터를 테스트 모드에서 판별하기 위한 테스트 모드 회로를 가지는 반도체 기억장치이며, 상기 테스트 모드를 검출하기 위한 테스트 모드 검출 수단(430) 및 상기 테스트 모드 검출 수단에서의 테스트 모드가 검출신호에 응답하고, 상기 메모리 셀 용량에 쓰여지더라도 전위 레벨을 통상 동작시보다 낮은 전위레벨을 제어하기 위한 제어 수단(Q41-Q56)을 포함하는 반도체 기억장치.
  18. 제17항에 있어서, 상기 각 메모리 셀 용량에서 대응하는 메모리셀 트랜지스터를 통하여 상기 각 비트선쌍에 READ되는 전위차를 증폭하기 위한 복수의 센서 앰프(Q23-Q26)와 상기 복수의 센서 앰프와 상기 복수의 비트선쌍과의 상이에 접속되는 게이트 트랜지스터(Q21, Q22, Q32, Q33)를 포함하며 상기 제어수단은 상기 테스트 모드 검출수단에서 테스트 모드가 검출신호에 응답하고 상기 각 게이트 트랜지스터의 게이트 전위를 통상 동작시보다 낮게 하고 상기 메모리셀 용량에 쓰여지더라도 전위를 낮게 하기 위한 전위 설정 수단을 더욱 포함하는 반도체 기억장치.
  19. 제18항에 있어서, 상기 메모리 셀 어레이는 상기 센서 앰프의 양측에 배치한 2조의 메모리셀 어레이를 포함하고 상기 게이트 트랜지스터는 상기 센서 앰프와 한쪽의 메모리셀 어레이의 복수 비트선쌍과의 사이에 접속되는 제1의 게이트 트랜지스터(Q21, Q22)와 상기 센서 앰프의 다른쪽의 메모리셀 어레이의 복수 비트선쌍과의 사이에 접속되는 제2의 게이트 트랜지스터(Q32, Q33)를 포함하며 상기 제어수단은 상기 제1혹은 제2 게이트 트랜지스터를 절환하기 위한 절환신호를 발생하는 절환 신호 발생수단(Q41-Q56)을 포함하고, 상기 전위 설정 수단은 상기 테스트 모드가 검출신호에 응답하고, 상기 절환신호 발생 수단에서 발생되는 제 1 혹은 제2 절환 신호의 전위를 통상 동작시보다 낮게 하는 수단(431, 432, Q61-Q63)을 포함하는 반도체 기억장치.
  20. 제18항에 있어서, 상기 전위 설정수단은 상기 모드 검출신호에 응답하여 전원전압에서 이 문턱치 전압 만큼 낮은 전위를 출력하기 위한 제어 트랜지스터(Q63)를 포함하는 반도체 기억장치
  21. 제18항에 있어서, 구동신호에 응답하여 상기 각 메모리셀 용량에서 대응하는 메모리셀 트랜지스터를 통하여 상기 각 비트선쌍에 읽히는 전위차를 증폭하기 위한 복수의 센서 앰프(Q23-Q24)을 더욱 포함하고 상기 제어수단은 상기 테스트 모드가 검출신호에 응답하고, 상기 구동신호의 레벨을 통상 동작시에 비해 가변시키고 상기 비트선쌍 사이의 전위를 낮게 하기 위해 메모리셀 용량이 쓰여진 전위 레벨을 낮추는 전위 설정수단(Q65-Q70)을 포함하는 반도체 기억장치.
  22. 제21항에 있어서, 상기 복수의 센서 앰프는 제 1구동신호에 응답하여 상기 각 비트선쌍에 읽게되는 고 전위측의 비트선 전위를 증가시키는 고전위측 센서 앰프(Q25, Q26)를 포함하며 상기 전위 설정수단은 상기 테스트 모드 검출신호에 응답하여 상기 제 1의 구동신호의 레벨을 통상 동작시보다 낮추고 이에 따라 상기 고전위측의 비트선 전위를 낮추고 상기 메모리셀 용량에 쓰여진 전위 레벨을 낮추기 위해 제 1의 전위 설정수단(Q65-Q67)을 포함하는 반도체 기억장치.
  23. 제21항에 있어서, 상기 제1의 전위 설정수단은 상기 테스트 모드 검출신호에 응답하여 전원전압에서 이 문턱치 전압만큼 낮은 전압을 출력하기 위한 젱 트랜지스터(Q65, Q66)를 포함하는 반도체 기억장치.
  24. 제21항에 있어서, 상기 복수의 센서 앰프는 제2구동신호에 응답하여 상기 각 비트선쌍에 읽혀지는 저 전위측의 비트선 전위를 높게 하기 위한 저전위측 센서 앰프(Q23, Q24)를 포함하며 상기 전위 설정수단은 상기 테스트 모드 검출신호에 응답하여 상기 제2의 구동신호의 레벨을 통상 동작시보다 높게하고 이에 따라 상기 저전위측의 비트선 전위를 높이고 상기 메모리셀 용량에 쓰여진 전위 레벨을 높게하기 위한 제2의 전위 설정수단(Q69, Q70)을 포함하는 반도체 기억장치.
  25. 제24항에 있어서, 상기 제 2의 전위 설정수단은 상기 테스트 모드 검출신호에 응답하여 접지 전위에서 문턱치 전압 만큼 높은 전압을 출력하기 위한 제어 트랜지스터(Q69-Q70)를 포함하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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