JPH07296596A

JPH07296596A - テストモード回路を備えた半導体記憶装置

Info

Publication number: JPH07296596A
Application number: JP6084622A
Authority: JP
Inventors: Tomio Suzuki; 富夫鈴木; Masanori Hayashigoe; 正紀林越
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-04-22
Filing date: 1994-04-22
Publication date: 1995-11-10

Abstract

(57)【要約】【目的】微小リークしているメモリセルを短時間で検
出し、テスト時間を短縮し、テストに要するコストを削
減できるテストモード回路を備えた半導体記憶装置を提
供する。【構成】テストモードを検出したことに応じて、ビッ
ト線ＢＬ１１，／ＢＬ１１とセンスアンプ２１とを接続
するゲートトランジスタＱ２１とＱ２２のゲート電位を
通常動作時よりも低くしたＶｃｃ−Ｖｔｈレベルに設定
し、メモリセル容量Ｃ１１に書込まれる電位レベルを下
げ、リークしているメモリセル容量を判別する時間を短
縮する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はテストモード回路を備
えた半導体記憶装置に関し、特に、メモリセルトランジ
スタとメモリセル容量とを含むメモリセルの不良を発見
するためのテストモード回路を備えた半導体記憶装置に
関する。

【０００２】

【従来の技術】ＤＲＡＭの記憶容量は、２〜３年に４倍
のペースで増加してきており、最近では１６ＭビットＤ
ＲＡＭや６４ＭビットＤＲＡＭが製品化されつつある。
この記憶容量の増大に伴ってテスト時間も同様に増加し
てきており、ＤＲＡＭのテスト時間を如何に短縮してテ
ストコストを下げるかが重要になってきている。ＤＲＡ
Ｍをテストして検出される不良の多くは、数ビット不良
がほとんどであり、これはメモリセルに蓄えられた電荷
が微小にリークし、製品規格で定められたリフレッシュ
間隔後に読出すと（１６ＭＤＲＡＭではリフレッシュ間
隔＝６４ｍｓｅｃ）不良になるというものである。この
微小リークするメモリセルを持ったＤＲＡＭを検出する
ためには、種々の条件でテストをする必要があり、膨大
なテスト時間を要していた。これらのテストの一例とし
てディスターブリフレッシュ試験が知られている。

【０００３】図１３はディスターブリフレッシュ試験を
行なう動作を説明するために、隣接するメモリセルを示
した図であり、図１４はディスターブリフレッシュ試験
の動作を説明するためのタイムチャートである。

【０００４】図１３において、ビット線ＢＬｉとワード
線ＷＬｉ，ＷＬｉ₊₁のそれぞれの交点にはメモリセルト
ランジスタＱｉ，Ｑｉ₊₁とメモリセル容量Ｃｉ，Ｃｉ₊₁
が接続されていて、メモリセル容量Ｃｉ，Ｃｉ₊₁の一方
の電極には定電圧Ｖ_CP（＝１／２・Ｖｃｃ）が与えられ
ている。

【０００５】ワード線ＷＬｉが図１４（ａ）に示すよう
に「Ｈ」レベルになると、メモリセルトランジスタＱｉ
がオンし、メモリセル容量Ｃｉに蓄積された「Ｌ」レベ
ルの情報が図１４（ｃ）に示すようにメモリセルトラン
ジスタＱｉを介してビット線ＢＬｉに読出され、図示し
ないセンスアンプによって増幅される。

【０００６】ところで何らかの要因により、メモリセル
トランジスタＱｉに隣接するメモリセルトランジスタＱ
ｉ₊₁のしきい値電圧Ｖ_th+1が設計値よりも行く場合、図
１４（ｄ）に示すように、メモリセル容量Ｃｉ₊₁に記憶
されている「Ｈ」レベルのＶ _SNｉ₊₁の情報が徐々にビッ
ト線ＢＬｉにリークする。たとえば、１６ＭビットＤＲ
ＡＭなどを製造する場合、微小な塵などが付着すること
により、数ビットのメモリセルトランジスタのしきい値
電圧が低くなってしまうことがある。

【０００７】そこで、このような数ビットのしきい値の
電圧の低いメモリセルトランジスタを含む半導体集積回
路を除くために、ディスターブリフレッシュ試験が行な
われる。すなわち、たとえば図１３におけるメモリセル
トランジスタＱｉ₊₁のしきい値電圧Ｖｔｈ₊₁が低いもの
と仮定し、メモリセル容量Ｃｉに「Ｌ」のデータが書込
まれ、メモリセル容量Ｃｉ₊₁に「Ｈ」レベルのデータが
書込まれ、メモリセル容量Ｃｉのデータが繰返し読出さ
れる。メモリセルトランジスタＱｉ₊₁が接続されている
ビット線ＢＬｉの電位が「Ｌ」であるため、メモリセル
トランジスタＱｉ₊₁にドレイン・ソース間の電圧が生
じ、サブスレッショルド電流が流れる。しきい値電圧Ｖ
ｔｈｉ₊₁が低いと、このサブスレッショルド電流が大き
く、データが失われてしまう。したがって、メモリセル
容量Ｃｉ₊₁のデータを読出し、書込んだデータとの一致
を判別し、一致していなければメモリセルトランジスタ
Ｑｉ ₊₁のしきい値電圧が設計値よりも低いことを判別で
きる。

【０００８】

【発明が解決しようとする課題】ところが、従来のディ
スターブリフレッシュ試験では、特定のワード線を一定
時間活性し続けたときの、そのワード線に隣接するワー
ド線に繋がったメモリセル以外のセルのデータ保持時間
を検証する場合、一般のセルにデータを読み書きする時
間に比べて、メモリセルのデータ保持保証時間の方が十
分長いため、ディスターブリフレッシュ試験に要する時
間は、メモリセルに読み書きする時間を無視して表わす
と、（ワード線の本数）×（ワード線を活性化する時
間）×（同時に動作するブロック数）になる。たとえ
ば、１６ＭＤＲＡＭの場合、ワード線の本数は１６３８
４本であり、ワード線を活性化する時間に６４ｍｓｅｃ
要し、同時に動作するメモリブロック数は４となる。こ
のため、約２６２ｓｅｃのテスト時間を要し、試験時間
が長くなるという問題点があった。

【０００９】それゆえに、この発明の主たる目的は、テ
ストモード時にメモリセルへの書込レベルを通常動作時
に比べて低くすることにより、微小リークしているメモ
リセルを短時間で検出でき、テスト時間を短縮してテス
トに要するコストを削減できるようなテストモード回路
を備えた半導体記憶装置を提供することである。

【００１０】

【課題を解決するための手段】請求項１に係る発明は、
複数行のワード線と、複数列のビット線対と、それぞれ
が複数行のワード線のうちの１本と複数列のビット線対
のうちの１本のビット線とに接続される複数のメモリセ
ルトランジスタと、各メモリセルトランジスタに接続さ
れるメモリセル容量とを含むメモリセルアレイを有し、
複数のメモリセルトランジスタのうち、予め定めるしき
い値電圧よりも低いしきい値電圧のメモリセルトランジ
スタをテストモードで判別するためのテスト回路を備え
たテストモード回路を備えた半導体記憶装置であって、
テストモードを検出するためのテストモード検出手段
と、テストモード検出手段からのテストモード検出信号
に応じて、メモリセル容量に書込まれる電位レベルを通
常動作時よりも低い電位レベルとなるように制御するた
めの制御手段を備えて構成される。

【００１１】請求項２に係る発明は、さらに各メモリセ
ル容量から対応のメモリトランジスタを介して各ビット
線対に読出される電位差を増幅するための複数のセンス
アンプと、複数のセンスアンプと複数のビット線対との
間に接続されるゲートトランジスタとを含み、制御手段
はテストモード検出手段からのテストモード検出信号に
応じて、各ゲートトランジスタのゲート電位を通常動作
時よりも低くして、メモリセル容量に書込まれる電位を
低くするための電位設定手段を含む。

【００１２】請求項３に係る発明では、メモリセルアレ
イは、センスアンプの両側に配置される２組のメモリセ
ルアレイを含み、ゲートトランジスタは、センスアンプ
と一方側のメモリセルアレイの複数のビット線対との間
に接続される第１のゲートトランジスタと、センスアン
プと他方側のメモリセルアレイの複数のビット線対との
間に接続される第２のゲートトランジスタとを含み、制
御手段は第１または第２のゲートトランジスタを切換え
るための切換信号を発生する切換信号発生手段を含み、
電位設定手段はテストモード検出信号に応じて、第１ま
たは第２の切換信号の電位を通常動作時よりも低く設定
する。

【００１３】請求項４に係る発明では、請求項２または
３の電位設定手段は、テストモード検出信号に応じて、
電源電圧からそのしきい値電圧だけ低い電位を出力する
ための制御トランジスタを含む。

【００１４】請求項５に係る発明では、請求項１の発明
に加えて、さらに駆動信号に応じて各メモリセル容量か
ら対応のメモリトランジスタを介して各ビット線対に読
出される電位差を増幅するための複数のセンスアンプを
含み、制御手段はテストモード検出信号に応じて、駆動
信号のレベルを通常動作時に比べて可変し、ビット線対
間の電位を低くすることによってメモリセル容量に書込
まれる電位レベルを低くする電位設定手段を含む。

【００１５】請求項６に係る発明では、請求項４におけ
る複数のセンスアンプは、第１の駆動信号に応じて各ビ
ット線対に読出される高電位側のビット線電位を高める
ための高電位側センスアンプを含み、電位設定手段は、
テストモード検出信号に応じて、第１の駆動信号のレベ
ルを通常動作時よりも低くすることによって、高電位側
のビット線電位を低くし、メモリセル容量に書込まれる
電位レベルを低くするための第１の電位設定手段を含
む。

【００１６】請求項７に係る発明では、請求項６におけ
る第１の電位設定手段は、テストモード検出信号に応じ
て電源電圧からそのしきい値電圧だけ低い電圧を出力す
るための制御トランジスタを含む。

【００１７】請求項８に係る発明では、請求項５におけ
るセンスアンプは第２の駆動信号に応じて各ビット線対
に読出される低電位側のビット線電位を低くするための
低電位側センスアンプを含み、電位設定手段は、テスト
モード検出信号に応じて、第２の駆動信号のレベルを通
常動作時よりも高くすることによって、低電位側のビッ
ト線電位を高くし、メモリセル容量に書込まれる電位レ
ベルを低くするための第２の電位設定手段を含む。

【００１８】請求項９に係る発明では、請求項８の第２
の電位設定手段は、テストモード検出信号に応じて、接
地電位からそのしきい値電圧だけ高い電圧を出力するた
めの制御トランジスタを含む。

【００１９】

【作用】請求項１に係る発明は、テストモードを検出し
たことに応じて、メモリセル容量に書込まれる電位レベ
ルを通常動作時よりも低い電位レベルとなるように制御
することにより、微小リークしているメモリセルを短時
間で検出できる。

【００２０】請求項２に係る発明では、センスアンプと
ビット線対との間に接続されるゲートトランジスタのゲ
ート電位を、テストモードを検出したことに応じて通常
動作時よりも低くし、メモリセル容量に書込まれる電位
を低くする。

【００２１】請求項３に係る発明では、センスアンプの
両側にメモリセルアレイを配置したいわゆるシェアード
センスアンプを構成し、センスアンプと一方側のメモリ
セルアレイの複数のビット線対との間に第１のゲートト
ランジスタを接続し、センスアンプと他方側のメモリセ
ルアレイの複数のビット線対との間に第２のゲートトラ
ンジスタを接続し、切換信号によって第１または第２の
ゲートトランジスタを切換えかつテストモードを検出し
たことに応じて第１または第２の切換信号の電位を通常
動作時よりも低くする。

【００２２】請求項４に係る発明では、請求項２または
３の電位設定手段は、テストモード検出信号に応じて、
電源電圧から制御トランジスタのしきい値電圧だけ低い
電位を出力する。

【００２３】請求項５に係る発明では、テストモードを
検出したことに応じて、センスアンプの駆動信号のレベ
ルを通常動作時に比べて可変し、ビット線対間の電位を
低くすることによって、メモリセル容量に書込まれる電
位レベルを低くし、微小リークしているメモリセルを短
時間で検出する。

【００２４】請求項６に係る発明では、センスアンプの
うち、各ビット線対に接続される高電位側のビット線電
位を高めるための高電位側センスアンプを駆動するため
の第１の駆動信号のレベルをテストモードの検出に応じ
て通常動作時よりも低くし、高電位側のビット線電位を
低くし、メモリセル容量に書込まれる電位レベルを低く
して微小リークしているメモリセルを容易に検出する。

【００２５】請求項７に係る発明では、テストモード検
出信号に応じて、電源電圧から制御トランジスタのしき
い値電圧だけ低い電圧を出力して第１の駆動信号のレベ
ルを通常動作時よりも低くする。

【００２６】請求項８に係る発明では、センスアンプの
うち各ビット線対に読出される低電位側のビット線電位
を低くするための低電位側センスアンプに与えられる第
２の駆動信号のレベルをテストモードの検出に応じて通
常動作時よりも高く設定し、低電位側のビット線電位を
高くし、メモリセル容量に書込まれる電位レベルを低く
する。

【００２７】請求項９に係る発明では、請求項８におけ
る第２の駆動信号のレベルを高くするために、制御トラ
ンジスタのしきい値電圧だけ接地電位よりも高める。

【００２８】

【実施例】図１はこの発明の一実施例の全体の構成を示
すブロック図である。この図１に示した実施例は、２つ
のメモリセルアレイに対して１つのセンスアンプを共有
するいわゆるシェアードセンスアンプを用いたＤＲＡＭ
１にこの発明が適用される。ＤＲＡＭ１は、テストモー
ド検出回路を含む制御信号発生回路３を内蔵しており、
さらに従来のＤＲＡＭと同様にして、アドレスバッファ
２と行デコーダ４１，４２とワード線駆動回路５１，５
２と列デコーダ６とメモリセルアレイ７，８とＩ／Ｏゲ
ート９と入力回路１０と出力回路１１とを含む。アドレ
スバッファ２はアドレス信号Ａｉを受け、Ｘアドレス信
号を行デコーダ４１，４２に与え、Ｙアドレス信号を列
デコーダ６に与える。行デコーダ４１，４２はＸアドレ
ス信号が入力されたことに応じてワード線駆動信号ＷＬ
ｉをワード線駆動回路５１，５２に与え、ワード線駆動
回路５１，５２によってメモリセルアレイ７，８のワー
ド線が活性化される。列デコーダ６はＹアドレス信号が
入力されたことに応じて、Ｉ／Ｏゲート９を介してビッ
ト線を選択する。入力回路１０は外部から入力されたデ
ータをＩ／Ｏゲート９に与え、出力回路１１はメモリセ
ルアレイ７，８から読出され、Ｉ／Ｏゲート９を介して
与えられたデータを外部に出力する。

【００２９】図２は図１に示したメモリセルアレイの構
成を示す図である。図２において、メモリセルアレイ７
は複数行のワード線ＷＬ１１，ＷＬ１２，ＷＬ１３と、
複数列のビット線対ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ
２を含む。そして、ワード線ＷＬ１１とビット線対のう
ちの一方のビット線ＢＬ１１との交点にメモリセルトラ
ンジスタＱ１１とメモリセル容量Ｃ１１とからなるメモ
リセルが接続される。同様にして、ＷＬ１１とＢＬ１
２，ＷＬ１２と／ＢＬ１１，ＷＬ１２と／ＢＬ１２，Ｗ
Ｌ１３とＢＬ１１，ＷＬ１３とＢＬ１２のそれぞれの交
点にもメモリセルトランジスタＱ１２〜Ｑ１６とメモリ
セル容量Ｃ１２〜Ｃ１６とからなるメモリセルが接続さ
れている。

【００３０】メモリセルアレイ８も同様にして、複数行
のワード線ＷＬ２１〜ＷＬ２３と複数列のビット線ＢＬ
２１，／ＢＬ２１，ＢＬ２２，／ＢＬ２２を含み、ＷＬ
２１とＢＬ２１，ＷＬ２１とＢＬ２２，ＷＬ２２と／Ｂ
Ｌ２１，ＷＬ２２と／ＢＬ２２，ＷＬ２２と／ＢＬ２
１，ＷＬ２２と／ＢＬ２２，ＷＬ２３とＢＬ２１，ＷＬ
２３とＢＬ２２のそれぞれの交点にもメモリセルトラン
ジスタＱ２１〜Ｑ２６とメモリセル容量Ｃ２１〜Ｃ２６
からなるメモリセルが接続される。

【００３１】ビット線ＢＬ１１，／ＢＬ１１とＢＬ２
１，／ＢＬ２１はＩ／Ｏゲート９１に接続され、ビット
線ＢＬ１２，／ＢＬ１２とＢＬ２２，／ＢＬ２２はＩ／
Ｏゲート９２に接続されている。

【００３２】図３は２つのメモリセルアレイの一部とＩ
／Ｏゲートの電気回路図である。図３において、Ｉ／Ｏ
ゲート９１はセンスアンプ２１とビット線イコライズプ
リチャージ回路２２とｎチャネルトランジスタＱ２１，
Ｑ２２，Ｑ３０〜Ｑ３５を含む。センスアンプ２１は、
ｎチャネルトランジスタＱ２３とＱ２４とがクロスカッ
プルに接続され、第１の駆動信号Ｓ２Ｎに応じて駆動さ
れ、ビット線対のうちの高電位側のビット線電位を高め
るためのｎチャネルクロスカップルセンスアンプと、ｐ
チャネルトランジスタＱ２５とＱ２６とがクロスカップ
ル接続され、第２の駆動信号Ｓ２Ｐに応じて駆動され、
低電位側のビット線電位を低くするｐチャネルクロスカ
ップルリストア回路とを含む。ビット線イコライズプリ
チャージ回路２２はｎチャネルトランジスタＱ２７〜Ｑ
２９を含み、１／２・Ｖｃｃの定電圧Ｖ_BLおよびビット
線イコライズ信号ＢＬＥＱによってビット線対ＢＬ１
１，／ＢＬ１１，ＢＬ２１，／ＢＬ２１をイコライズ・
プリチャージする。

【００３３】ｎチャネルトランジスタＱ２１とＱ２２は
第１の切換信号ＢＬＩ１に応じて、ビット線ＢＬ１１と
／ＢＬ１１をセンスアンプ２１に接続し、ｎチャネルト
ランジスタＱ３２とＱ３３は第２の切換信号ＢＬＩ２に
応じて、ビット線ＢＬ２１，／ＢＬ２１とセンスアンプ
２１とを接続する。

【００３４】ｎチャネルトランジスタＱ３０とＱ３１は
列デコード信号Ｙｉに応じて、Ｉ／Ｏ線２３と／Ｉ／Ｏ
線２４とをセンスアンプ２１に接続する。ｎチャネルト
ランジスタＱ３４とＱ３５はＩ／Ｏ線２３と／Ｉ／Ｏ線
２４の負荷回路であって、Ｉ／Ｏ線２３と／Ｉ／Ｏ線２
４とをＶｃｃ−Ｖｔｈレベルに充電する。

【００３５】図４は図３に示した回路の動作を説明する
ためのタイムチャートである。まず、読出動作について
説明するが、この読出動作は従来のＤＲＡＭと同じであ
る。すなわち図４（ａ）に示すローアドレスストローブ
信号／ＲＡＳが「Ｌ」レベルに立下がると、後述の図５
に示す切換信号発生回路によって第２の切換信号ＢＬＩ
２が図４（ｆ）に示すように通常動作時の電位Ｖａ（た
とえば７Ｖ）から０Ｖに切換えられる。その結果、ｎチ
ャネルトランジスタＱ３２とＱ３３とがオフし、メモリ
セルアレイ８とセンスアンプ２１とが切離される。この
とき、第１の切換信号ＢＬＩ１は図４（ｅ）で示すよう
に電位Ｖａに設定されている。このため、ｎチャネルト
ランジスタＱ２１とＱ２２がオンし、メモリセルアレイ
７がセンスアンプ２１に接続されている。

【００３６】次に、ローアドレスストローブ信号／ＲＡ
Ｓに応答して、ワード線ＷＬ１１が図４（ｄ）に示すよ
うに０Ｖから電位Ｖｐｐ（通常昇圧電位、たとえば７
Ｖ）に立上がり、メモリセルトランジスタＱ１１が導通
する。このとき、図４（ｍ）に示すように、イコライズ
信号ＢＬＥＱが「Ｌ」レベルにされていて、ビット線対
ＢＬ１１，／ＢＬ１１は１／２・Ｖｃｃのビット線保持
電位Ｖ_BLにプリチャージされており、メモリセル容量Ｃ
１１からビット線ＢＬ１１に電荷が伝達され、図４
（ｇ）に示すように、ビット線ＢＬ１１と／ＢＬ１１と
の間に電位差を生じる。そして、図４（ｈ）に示すよう
に、センスアンプ駆動信号Ｓ２Ｎが１／２・Ｖｃｃから
０Ｖに立下り、図４（ｉ）に示すように、センスアンプ
駆動信号Ｓ２Ｐが１／２・Ｖｃｃから電源電圧Ｖｃｃに
立上がると、センスアンプ２１が駆動され、ビット線Ｂ
Ｌ１１と／ＢＬ１１間の電位差がセンスアンプ２１によ
って増幅される。その後、列デコード信号Ｙｉが「Ｈ」
レベルにされ、ｎチャネルトランジスタＱ３０とＱ３１
がオンし、センスアンプ２１で増幅されたデータがＩ／
Ｏ線２３と／Ｉ／Ｏ線２４に出力され、出力回路１１を
介して外部に出力される。

【００３７】次に、通常動作時におけるデータの書込動
作について説明する。書込制御信号／Ｗが図４（ｊ）に
示すように「Ｌ」レベルになり、書込データが入力回路
１０に入力されると、入力回路１３からＩ／Ｏ線２３，
／Ｉ／Ｏ線２４に書込データが伝達される。図１に示し
た列デコーダ６によってＹアドレス信号がデコードさ
れ、列デコード信号Ｙｉが図４（ｌ）に示すように電源
電圧Ｖｃｃに立上がると、ｎチャネルトランジスタＱ３
０とＱ３１がオンする。さらに、ビット線切換信号ＢＬ
Ｉ１が電位Ｖａに立ち上がってｎチャネルトランジスタ
Ｑ２１とＱ２２がオンし、Ｉ／Ｏ線２３，／Ｉ／Ｏ線２
４に伝達された書込データがｎチャネルトランジスタＱ
２１を介してビット線ＢＬ１１，／ＢＬ１１に伝達され
る。このとき、ワード線ＷＬ１１は電位Ｖｐｐに立上が
っており、メモリセルトランジスタＱ１１がオンし、ビ
ット線ＢＬ１１に伝達された書込データがメモリセルト
ランジスタＱ１１を介してメモリセル容量Ｃ１１に書込
まれる。

【００３８】次に、ローアドレスストローブ信号／ＲＡ
Ｓに応答して、ワード線駆動信号が電位Ｖｐｐから０Ｖ
に立下り、メモリセルトランジスタＱ１１がオフし、メ
モリセル容量Ｃ１１がビット線ＢＬ１１から切離され
る。ワード線ＷＬ１１が０Ｖに立下がったことに応答し
て、ビット線切換信号ＢＬＩ１，センスアンプ駆動信号
Ｓ２Ｎ，Ｓ２Ｐ，ビット線イコライズ信号ＢＬＥＱがリ
セットされ、ビット線ＢＬ１１，／ＢＬ１１の電位が約
１／２・Ｖｃｃのビット線保持電位Ｖ_BLに保持される。

【００３９】次にテストモード時の動作について説明す
る。テストモード時には、ｎチャネルトランジスタＱ２
１とＱ２２のゲートに与えられる第１の切換信号ＢＬＩ
１と、ｎチャネルトランジスタＱ３２とＱ３３のゲート
に与えられる第２の切換信号ＢＬＩ２のレベルを通常動
作時のレベルＶａ（＝６〜８Ｖ）よりもたとえばＶｃｃ
−Ｖｔｈのように低くすることによってメモリセル容量
Ｃ１１，Ｃ２１に書込まれる電位を低くし、微小リーク
するメモリセルを容易に検出できるようにする。

【００４０】次に、第１および第２の切換信号ＢＬＩ１
とＢＬＩ２のレベルを通常動作時よりも低くするための
構成について説明する。

【００４１】図５は切換信号発生回路を示す電気回路図
であり、第１および第２の切換信号ＢＬＩ１とＢＬＩ２
のレベルを切換える２つの切換回路を含む。ローアドレ
スストローブ信号／ＲＡＳに基づいて、図１に示した制
御回路から／ＲＡＳＤ信号が出力され、ＮＯＲゲート２
１，２２のそれぞれの一方入力端に与えられる。アドレ
ス信号Ａ₀ がＮＯＲゲート２１の他方入力端に与えられ
るとともに、インバータ２３で反転されてＮＯＲゲート
２２の他方入力端に与えられる。ＮＯＲゲート２１の出
力はｎチャネルトランジスタＱ４１とＱ４５のゲートに
与えられるとともに、インバータ２４で反転されてｎチ
ャネルトランジスタＱ４３のゲートに与えられる。ｎチ
ャネルトランジスタＱ４１のソースは接地され、ドレイ
ンはＰチャネルトランジスタＱ４２のドレインとｐチャ
ネルトランジスタＱ４４のゲートに接続される。Ｐチャ
ネルトランジスタＱ４２とＱ４４のそれぞれのソースに
は、電位Ｖｐｐが与えられる。ｐチャネルトランジスタ
Ｑ４４のドレインはｎチャネルトランジスタＱ４３のド
レインとｐチャネルトランジスタＱ４２のゲートとｐチ
ャネルトランジスタＱ４６のゲートとに接続される。ｎ
チャネルトランジスタＱ４３のソースは接地され、ｐチ
ャネルトランジスタＱ４６のソースには電位Ｖｐｐが与
えられ、ドレインはｐチャネルトランジスタＱ４５のド
レインに接続され、この接続点から第１の切換信号ＢＬ
Ｉ１が出力される。ｎチャネルトランジスタＱ４５のソ
ースは接地される。

【００４２】他方の切換回路は、インバータ２５とｎチ
ャネルトランジスタＱ５１，Ｑ５３，Ｑ５５と、ｐチャ
ネルトランジスタＱ５２，Ｑ５４，Ｑ５６とを含み、一
方の切換回路と同様にして接続され、第２の切換信号Ｂ
ＬＩ２のレベルが切換られる。

【００４３】図６は図５に示した切換回路の動作を説明
するためのタイムチャートである。次に、図６を参照し
ながら図５の切換回路の動作について説明する。／ＲＡ
ＳＤ信号が図６（ａ）に示すように、電源電圧Ｖｃｃか
ら０Ｖに立下り、アドレス信号Ａ₀ が図６（ｂ）に示す
ように０Ｖであれば、ノードｎ１は図６（ｃ）に示すよ
うに電源電圧Ｖｃｃのレベルとなり、ノードｎ２は図６
（ｄ）に示すように０Ｖとなる。このため、ｎチャネル
トランジスタＱ４１とＱ４５はオンするが、インバータ
２４の出力が「Ｌ」レベルになるため、ｎチャネルトラ
ンジスタＱ４３がオフする。ｎチャネルトランジスタＱ
４１がオンしたことによって、ｐチャネルトランジスタ
Ｑ４４がオンし、ノードｎ３は図６（ｅ）に示すよう
に、切換信号駆動信号Ｖｐｐと同じ電位Ｖａとなる。こ
のため、ｐチャネルトランジスタＱ４６がオフし、ｎチ
ャネルトランジスタＱ４５がオンしているため、第１の
切換信号ＢＬＩ１は図６（ｇ）に示すように０Ｖとな
る。

【００４４】他方の切換回路は、ノードｎ２が０Ｖであ
るため、ｎチャネルトランジスタＱ５１とＱ５５がオフ
し、インバータ２５の出力が「Ｈ」レベルになるため、
ｎチャネルトランジスタＱ５３がオンし、ノードｎ４は
図６（ｆ）に示すように０Ｖとなり、ｐチャネルトラン
ジスタＱ５６がオンし、ｎチャネルトランジスタＱ５５
がオフしているため、第２の切換信号ＢＬＩ２として電
位Ｖａが出力される。

【００４５】すなわち、アドレス信号Ａ₀ が０Ｖのと
き、第１の切換信号ＢＬＩ１は電位Ｖａを保持し、第２
の切換信号ＢＬＩ２は電位Ｖａから０Ｖとなる。そし
て、アドレス信号Ａ₀ が電源電圧Ｖｃｃのときには、第
１の切換信号ＢＬＩ１が電位Ｖａから０Ｖに変化し、第
２の切換信号ＢＬＩ２は電位Ｖａを保持する。

【００４６】図７は切換信号駆動信号発生回路を示す電
気回路図である。この図７に示した切換信号駆動信号発
生回路は、通常動作時の切換信号駆動信号Ｖｐｐに対し
てテストモード時にはＶｃｃ−Ｖｔｈのレベルを切換信
号駆動信号Ｖｐｐとして出力し、図５に示した切換回路
に供給する。

【００４７】このためにモード検出回路３１はローアド
レスストローブ信号／ＲＡＳ，コラムアドレスストロー
ブ信号／ＣＡＳ，書込信号／Ｗ，アドレス信号Ａ１に応
じてテストモードを検出する。ここで、テストモード時
におけるアドレス信号Ａ１は通常動作時における「Ｈ」
レベルよりも高い所定の電圧に設定されている。モード
検出回路３１は通常動作モードを検出したときにはレベ
ルＶａ，テストモードを検出したときには０Ｖとなるテ
ストモード切換信号φ_Tを出力し、発振回路３２とイン
バータ３３とに与える。発振回路３２はＮＡＮＤゲート
３２１とインバータ３２２，３２３および３２４を含
み、モード切換信号φ_Tが電源電圧Ｖｃｃレベルになる
と発振する。発振回路３２の発振出力は容量Ｃ３４を介
してｎチャネルトランジスタＱ６１のソースとｎチャネ
ルトランジスタＱ６２のゲートおよびドレインに与えら
れる。ｎチャネルトランジスタＱ６１のゲートとドレイ
ンには電源電圧Ｖｃｃが与えられ、ｎチャネルトランジ
スタＱ６２のソースはｎチャネルトランジスタＱ６３の
ソースに接続されるとともに、その接続点から切換信号
駆動信号Ｖｐｐが出力される。ｎチャネルトランジスタ
Ｑ６３のゲートにはインバータ３３によってモード切換
信号φ_Tが反転されて与えられる。

【００４８】図８は図７に示した切換信号駆動信号発生
回路の動作を説明するためのタイムチャートである。次
に、図８を参照して、図７に示した切換信号駆動信号発
生回路の動作について説明する。図８（ａ）に示すよう
に、ローアドレスストローブ信号／ＲＡＳが立下がった
とき、図８（ｂ）に示すように、コラムアドレスストロ
ーブ信号／ＣＡＳがＶ_ILレベル（通常０〜０．８Ｖ），
図８（ｃ）に示すように書込信号／ＷがＶ_ILレベル，図
８（ｄ）に示すようにアドレス信号Ａ１が通常動作時の
電源電圧Ｖｃｃレベル（＝５Ｖ）よりも高い電位（たと
えば８〜９Ｖ）であることをモード検出回路３１が検出
すると、モード切換信号φ_Tを図８（ｅ）に示すように
０Ｖにする。モード切換信号φ_Tが０Ｖになると、テス
トモードに入り、発振回路３２が発振動作を停止し、イ
ンバータ３３によってモード切換信号φ_Tが反転される
ため、ｎチャネルトランジスタＱ６３がオンし、切換信
号駆動信号Ｖｐｐのレベルが電位Ｖａ（通常６〜８Ｖ程
度）から、図８（ｆ）に示すように、Ｖｃｃ−Ｖｔｈ
（通常２〜３Ｖ程度）になる。このように、モード切換
信号φ_Tが０Ｖになるテストモードサイクルにおいて、
微小リークのあるメモリセルを検出するためのテストが
行なわれる。

【００４９】次に、このテストモードサイクルから抜け
るためには、ローアドレスストローブ信号／ＲＡＳが立
下り、コラムアドレスストローブ信号／ＣＡＳがＶ_ILレ
ベルになり、書込信号／ＷがＶ_IHレベル（通常２．４〜
６Ｖ程度）になり、アドレス信号Ａ１が任意のレベルで
あるように設定されると、モード検出回路３１はモード
切換信号φ_Tを電源電圧Ｖｃｃレベルにする。すなわ
ち、ノーマルモードサイクルとなる。実際に、半導体メ
モリをメモリボードに組込んで使用する場合は、ノーマ
ルモードサイクルで使用される。このノーマルモードサ
イクルにおいては、モード切換信号φ_Tが電源電圧Ｖｃ
ｃレベルであるため、ｎチャネルトランジスタＱ６３が
オフし、発振回路３２が発振し、その発振出力に応じて
容量３４が充放電され、ｎチャネルトランジスタＱ６１
によって電位が高められ、切換信号駆動信号Ｖｐｐはも
との電位Ｖａとなる。

【００５０】したがって、この発明の実施例によれば、
アドレス信号Ａ１を通常動作時の電源電圧よりも高い電
位に設定してテストモードに移り、切換信号駆動信号Ｖ
ｐｐのレベルを通常動作時の電位Ｖａよりも低いＶｃｃ
−Ｖｔｈに設定し、この切換信号駆動信号Ｖｐｐに基づ
いて、第１および第２のビット線切換信号ＢＬＩ１、Ｂ
ＬＩ２の電位をＶｃｃ−Ｖｔｈに設定したので、メモリ
セル容量Ｃ１１、Ｃ２１に書込まれる電位を低くするこ
とができ、微小リークするメモリセルの検出を容易にす
ることができ、テスト時間を短縮できる。

【００５１】図９は図３に示した入力回路の一例を示す
電気回路図である。図９において、入力回路は駆動回路
３４と出力回路３５とを含む。駆動回路３４はインバー
タ３４３〜３４７とＮＯＲゲート３４１，３４２とを含
む。書込信号／ＷがＮＯＲゲート３４１，３４２の一方
入力端に入力され、データがＮＯＲゲート３４２の他方
入力端に与えられるとともにインバータ３４３で反転さ
れてＮＯＲゲート３４１の他方入力端に与えられる。Ｎ
ＯＲゲート３４１の出力はインバータ３４４，３４５を
介して出力回路３５に含まれるｎチャネルトランジスタ
Ｑ６１とＱ６４のゲートに与えられる。ＮＯＲゲート３
４２の出力はインバータ３４６と３４７を介してｎチャ
ネルトランジスタＱ６２とＱ６３の各ゲートに与えられ
る。ｎチャネルトランジスタＱ６１のドレインには電源
電圧Ｖｃｃが与えられ、そのソースはｎチャネルトラン
ジスタＱ６２のドレインに接続されるとともに、その接
続点から／Ｉ／Ｏ出力信号が出力される。ｎチャネルト
ランジスタＱ６３のドレインには電源電圧Ｖｃｃが与え
られ、そのソースはｎチャネルトランジスタＱ６４のド
レインに接続されるとともに、その接続点から／Ｉ／Ｏ
出力信号が出力される。

【００５２】図１０は図９に示した入力回路の動作を説
明するためのタイムチャートである。図１０（ａ）に示
すように、書込信号／Ｗが立下り、データが図１０
（ｂ）に示すように、０Ｖのとき、ＮＯＲゲート３４１
の出力は「Ｌ」レベルとなり、インバータ３４４，３４
５を介して「Ｌ」レベル信号がｎチャネルトランジスタ
Ｑ６１とＱ６４の各ゲートに与えられ、これらのトラン
ジスタがオフする。一方、ＮＯＲゲート３４２の出力は
「Ｈ」レベルとなり、この「Ｈ」レベル信号がインバー
タ３４６と３４７を介してｎチャネルトランジスタＱ６
２とＱ６３のゲートに与えられ、これらのトランジスタ
がオンする。したがって、Ｉ／Ｏ出力信号が図１０
（ｃ）に示すように「Ｌ」となり、／Ｉ／Ｏ出力信号は
図１０（ｄ）に示すように「Ｈ」レベルとなる。逆に、
書込信号／Ｗが立下り、データが「Ｈ」レベルになる
と、Ｉ／Ｏ出力信号が「Ｈ」レベルとなり、／Ｉ／Ｏ出
力信号が「Ｌ」となる。

【００５３】図１１はこの発明の他の実施例を示す図で
ある。この実施例は、テストモード時にセンスアンプ駆
動信号Ｓ２ＰのレベルをＶｃｃ−Ｖｔｈとなるようにし
たものである。すなわち、図３に示したセンスアンプ２
１に与えられるセンスアンプ駆動信号Ｓ２Ｐの電位は通
常の読出時には、前述の図４（ｉ）に示すように、１／
２・Ｖｃｃレベルから電源電圧Ｖｃｃのレベルに立上げ
られるが、テストモード時にはＶｃｃ−Ｖｔｈのレベル
にする。

【００５４】このため、図７と同様にして構成されたモ
ード検出回路３１から出力されるモード検出信号φ_Tが
インバータ４１で反転され、ｐチャネルトランジスタＱ
６５のゲートに与えられる。ｐチャネルトランジスタＱ
６５のドレインとｐチャネルトランジスタＱ６６のドレ
インには電源電圧Ｖｃｃが与えられ、ｐチャネルトラン
ジスタＱ６５のソースはｐチャネルトランジスタＱ６６
のソースとゲートに接続されるとともに、ｐチャネルト
ランジスタＱ６７のドレインに接続される。ｐチャネル
トランジスタＱ６７のゲートには、ワード線駆動信号の
立上がりに応答して生成される制御信号φ_Pが与えられ
る。

【００５５】この実施例では、モード検出回路３１によ
ってテストモードが検出され、モード検出信号φ_Tがイ
ンバータ４１で反転されてｐチャネルトランジスタＱ６
５のゲートに与えられると、このｐチャネルトランジス
タＱ６５がオンしかつｐチャネルトランジスタＱ６６も
オンする。そして、ワード線の立上がりに応答して、制
御信号φ_Pが「Ｌ」レベルになると、ｐチャネルトラン
ジスタＱ６７がオンし、Ｖｃｃ−Ｖｔｈのレベル信号が
センスアンプ駆動信号Ｓ２Ｐとして出力される。

【００５６】したがって、この実施例によればテストモ
ード時にセンスアンプ駆動信号Ｓ２Ｐのレベルを下げる
ようにしたのでメモリセル容量Ｃ１１に書込まれるレベ
ルを下げることができ、本来ビット線に読出されるべき
データが「Ｈ」レベルであるものが、メモリセル容量Ｃ
１１からの微小リークによって「Ｌ」レベルになってし
まうメモリセルを容易に判別できる。

【００５７】図１２はこの発明のさらに他の実施例を示
す図である。前述の図１１に示した実施例では、テスト
モード検出時に、センスアンプ駆動信号Ｓ２Ｐのレベル
をＶｃｃ−Ｖｔｈに設定したが、この図１２に示した実
施例では、センスアンプ２１に与えられるセンスアンプ
駆動信号Ｓ２Ｎのレベルを、通常動作電位では０Ｖに設
定し、テストモード検出時にはＶｔｈに設定する。

【００５８】このために、モード検出回路３１によって
検出されたモード検出信号φ_Tがｎチャネルトランジス
タＱ６９のゲートに与えられ、ｎチャネルトランジスタ
Ｑ６９のソースが接地される。ｎチャネルトランジスタ
Ｑ６９のドレインはｎチャネルトランジスタＱ７０のゲ
ートとドレインに接続されるとともに、ｎチャネルトラ
ンジスタＱ６８のソースに接続される。ｎチャネルトラ
ンジスタＱ７０のソースは接地され、ｎチャネルトラン
ジスタＱ６８のゲートにはワード線の立上がりに応答し
て立上がる制御信号φ_Nが与えられる。ｎチャネルトラ
ンジスタＱ６８のドレインからセンスアンプ駆動信号Ｓ
２Ｎが出力される。

【００５９】この実施例ではテストモード検出信号φ_T
が「Ｈ」レベルになると、ｎチャネルトランジスタＱ６
９がオンするとともに、ｎチャネルトランジスタＱ７０
がオンし、ワード線が立上がると、制御信号φ_Nにより
ｎチャネルトランジスタＱ６８がオンし、０Ｖに対し
て、ｎチャネルトランジスタＱ６８のしきい値電圧Ｖｔ
ｈだけ高い電位がセンスアンプ駆動信号Ｓ２Ｎとして出
力される。

【００６０】したがって、この実施例によれば、メモリ
セル容量Ｃ１１に書込まれる下限のレベルを上げ、それ
によって上限とのレベル差を下げることによって、本来
ビット線に読出されるべきデータが「Ｌ」レベルである
にもかかわらず、「Ｈ」レベルになってしまうメモリセ
ルを容易に判断できる。

【００６１】

【発明の効果】請求項１に係る発明によれば、テストモ
ードを検出したことに応じて、メモリセル容量に書込ま
れる電位レベルを通常動作よりも低い電位レベルとなる
ように制御するようにしたもので、微小リークしている
メモリセルを短時間で検出でき、半導体記憶装置のテス
ト時間を短縮でき、テストに要するコストを削減でき
る。

【００６２】請求項２に係る発明では、センスアンプと
ビット線対との間に設けられているゲートトランジスタ
のゲート電位を通常動作時よりも低い電位にして、メモ
リセル容量に書込まれる電位を低くすることによって、
微小リークしているメモリセルの判別時間を短縮でき
る。

【００６３】請求項３に係る発明によれば、１つのセン
スアンプに対して２組のメモリセルアレイを設け、セン
スアンプと２組のメモリセルアレイのビット線対とを接
続するそれぞれのゲートトランジスタのゲート電位を通
常動作時よりも低い電位にして、それぞれのメモリセル
アレイに書込まれる電位を低くすることによって、微小
リークしているメモリセルの判別時間を短縮できる。

【００６４】請求項５に係る発明では、テストモードを
検出したことに応じて、ビット線対間の電位を低くし
て、メモリセル容量に書込まれる電位レベルを低くする
ことによって、微小リークしているメモリセルの判別時
間を短縮する。

【００６５】請求項６に係る発明では、テストモードを
検出したことに応じて、高電位側のビット線電位を高め
るための高電位側センスアンプを駆動する駆動信号のレ
ベルを通常動作時よりも低くすることによって、高電位
側のビット線電位を低くし、メモリセル容量に書込まれ
る電位レベルを低くして、微小リークしているメモリセ
ルの判別時間を短縮できる。

【００６６】請求項８に係る発明では、ビット線対に読
出される低電位側のビット線電位を低くするための低電
位側センスアンプを駆動するための駆動信号を、テスト
モードに応じて動作時よりも高くし、低電位側のビット
線電位を高くし、メモリセル容量に書込まれる電位レベ
ルを低くして、微小リークしているメモリセルの判別時
間を短縮できる。

【図面の簡単な説明】

【図１】この発明の一実施例の全体の構成を示すブロ
ック図である。

【図２】図１に示したメモリセルアレイの構成を示す
図である。

【図３】２つのメモリセルアレイの一部のＩ／Ｏゲー
トの電気回路図である。

【図４】図３に示した回路の動作を説明するためのタ
イムチャートである。

【図５】切換信号発生回路を示す電気回路図である。

【図６】図５に示した切換信号発生回路の動作を説明
するためのタイムチャートである。

【図７】切換信号駆動信号発生回路を示す電気回路図
である。

【図８】図７に示した切換信号駆動信号発生回路の動
作を説明するためのタイムチャートである。

【図９】入力回路の一例を示す電気回路図である。

【図１０】図９に示した入力回路の動作を説明するた
めのタイムチャートである。

【図１１】この発明の他の実施例を示す図である。

【図１２】この発明のさらに他の実施例を示す図であ
る。

【図１３】従来のＤＲＡＭにおけるメモリセルアレイ
の一部を示す図である。

【図１４】図１３に示したワード線に接続されたメモ
リセル容量の情報を読出す場合の動作を示すタイムチャ
ートである。

【符号の説明】

１ＤＲＡＭ、２アドレスバッファ、３制御信号発
生回路、６列デコーダ、７，８メモリセルアレイ、
９Ｉ／Ｏゲート、１０入力回路、１１出力回路、
２１，２２，３４１，３４２ＮＯＲゲート、２３〜２
５，３３，３２２〜３２４，３４４〜３４７インバー
タ、３１モード検出回路、３２発振回路、３４駆
動回路、３５出力回路、４１，４２行デコーダ、５
１，５２ワード線駆動回路。

Claims

【特許請求の範囲】

【請求項１】複数行のワード線と、複数列のビット線
対と、それぞれが前記複数行のワード線のうちの１本と
前記複数列のビット線対のうちの１本のビット線とに接
続される複数のメモリセルトランジスタと、前記各メモ
リセルトランジスタに接続されるメモリセル容量とを含
むメモリセルアレイを有し、前記複数のメモリセルトラ
ンジスタのうち、予め定めるしきい値電圧よりも低いし
きい値電圧のメモリセルトランジスタをテストモードで
判別するためのテストモード回路を備えた半導体記憶装
置であって、前記テストモードを検出するためのテストモード検出手
段、および前記テストモード検出手段からのテストモー
ド検出信号に応じて、前記メモリセル容量に書込まれる
電位レベルを通常動作時よりも低い電位レベルとなるよ
うに制御するための制御手段を備えた、テストモード回
路を備えた半導体記憶装置。
【請求項２】さらに、前記各メモリセル容量から対応
のメモリセルトランジスタを介して前記各ビット線対に
読出される電位差を増幅するための複数のセンスアンプ
と、前記複数のセンスアンプと前記複数のビット線対との間
に接続されるゲートトランジスタとを含み、前記制御手段は、前記テストモード検出手段からのテス
トモード検出信号に応じて、前記各ゲートトランジスタ
のゲート電位を通常動作時よりも低くして、前記メモリ
セル容量に書込まれる電位を低くするための電位設定手
段を含む、請求項１のテストモード回路を備えた半導体
記憶装置。
【請求項３】前記メモリセルアレイは、前記センスア
ンプの両側に配置される２組のメモリセルアレイを含
み、前記ゲートトランジスタは、前記センスアンプと一方側のメモリセルアレイの複数の
ビット線対との間に接続される第１のゲートトランジス
タと、前記センスアンプと他方側のメモリセルアレイの複数の
ビット線対との間に接続される第２のゲートトランジス
タとを含み、前記制御手段は、前記第１または第２のゲートトランジ
スタを切換えるための切換信号を発生する切換信号発生
手段を含み、前記電位設定手段は、前記テストモード検出信号に応じ
て、前記切換信号発生手段から発生される第１または第
２の切換信号の電位を通常動作時よりも低くする手段を
含む、請求項２のテストモード回路を備えた半導体記憶
装置。
【請求項４】前記電位設定手段は、前記モード検出信
号に応じて、電源電圧からそのしきい値電圧だけ低い電
位を出力するための制御トランジスタを含む、請求項２
または３のテストモード回路を備えた半導体記憶装置。
【請求項５】さらに、駆動信号に応じて、前記各メモ
リセル容量から対応のメモリセルトランジスタを介して
前記各ビット線対に読出される電位差を増幅するための
複数のセンスアンプを含み、前記制御手段は、前記テストモード検出信号に応じて、
前記駆動信号のレベルを通常動作時に比べて可変し、前
記ビット線対間の電位を低くすることによって、前記メ
モリセル容量に書込まれる電位レベルを低くする電位設
定手段を含む、請求項１のテストモード回路を備えた半
導体記憶装置。
【請求項６】前記複数のセンスアンプは、第１の駆動
信号に応じて、前記各ビット線対に読出される高電位側
のビット線電位を高めるための高電位側センスアンプを
含み、前記電位設定手段は、前記テストモード検出信号に応じ
て、前記第１の駆動信号のレベルを通常動作時よりも低
くすることによって、前記高電位側のビット線電位を低
くし、前記メモリセル容量に書込まれる電位レベルを低
くするための第１の電位設定手段を含む、請求項５のテ
ストモード回路を備えた半導体記憶装置。
【請求項７】前記第１の電位設定手段は、前記テスト
モード検出信号に応じて、電源電圧からそのしきい値電
圧だけ低い電圧を出力するための制御トランジスタを含
む、請求項５のテストモード回路を備えた半導体記憶装
置。
【請求項８】前記センスアンプは、第２の駆動信号に
応じて、各ビット線対に読出される低電位側のビット線
電位を低くするための低電位側センスアンプを含み、前記電位設定手段は、前記テストモード検出信号に応じ
て、前記第２の駆動信号のレベルを通常動作時よりも高
くすることによって、前記低電位側のビット線電位を高
くし、前記メモリセル容量に書込まれる電位レベルを低
くするための第２の電位設定手段を含む、請求項５のテ
ストモード回路を備えた半導体記憶装置。
【請求項９】前記第２の電位設定手段は、前記テスト
モード検出信号に応じて、接地電位からそのしきい値電
圧だけ高い電圧を出力するための制御トランジスタを含
む、請求項８のテストモード回路を備えた半導体記憶装
置。