KR0180267B1

KR0180267B1 - 반도체 기억장치

Info

Publication number: KR0180267B1
Application number: KR1019950020494A
Authority: KR
Inventors: 우찌다 도시야
Original assignee: 세끼사와 다다시; 후지쓰 가부시끼가이샤
Priority date: 1994-09-09
Filing date: 1995-07-12
Publication date: 1999-04-15
Also published as: TW273048B; US5625596A; JP3226425B2; KR960012032A; JPH0883495A

Abstract

본 발명은, 복수의 동작모드를 가지는 반도체 기억장치의 동작속도를 향상시키는 것 및 그것을 칩면적의 증가없이 실현하는 것을 목적으로 한다. 외부 어드레스 신호후 액세스하는 모드와, 내부에서 발생되는 어드레스 위치를 액세스하는 적어도 1개 이상의 모드를 가지는 반도체 기억장치로 하는, 통상의 메모리셀 어레이 1과, 용장 메모리셀 어레이 2와, 복수의 모드로 실제에 액세스하는 어드레스 위치가 치환하는 메모리셀로 판정하고, 대응하는 메모리셀이 액세스에 제어하는 용장판정회로 21a, 22b, 22와

Description

반도체 기억장치

제1도는 본 발명의 제2의 태양의 원리 설명도.

제2도는 본 발명의 제3의 태양의 원리 설명도.

제3도는 본 발명의 제4의 태양의 원리 설명도.

제4도는 본 발명의 제1실시예의 구성도.

제5도는 제1실시예의 타임챠트도.

제6도는 본 발명의 제2실시예의 구성도.

제7도는 제2실시예의 타임챠트도.

제8도는 본 발명의 제3실시예의 구성도.

제9도는 제3실시예의 타임챠트도.

제10도는 제3실시예에 있어서의 각부의 동작과 데이타의 흐름을 표시한 도.

제11도는 컬럼 어드레스 용장을 행한 종래의 동기식 DRAM의 구성을 표시한 도.

제12도는 제11도의 종래예의 동작을 표시한 타임챠트도.

제13도는 종래예의 동작원리를 표시한 도.

본 발명은 반도체 기억장치에 관하여, 특히 불량 메모리셀을 치환하는 용장 메모리셀을 가짐과 동시에, 외부 어드레스 신호가 지시하는 어드레스 위치를 액세스하는 모드와 소정의 데이타에 따라 내부에서 발생된 어드레스 위치를 액세스하는 모드와를 가지는 반도체 기억장치에 관한 것이다.

반도체 기억장치에서는 제조상의 불량 셀의 발생을 0으로 억제하는 것이 어렵다. 불량 셀의 발생한 칩을 불량품으로 했으므로 제조의 비율이 낮아지므로, 미리 용장 메모리셀이라고 불리우는 예비의 메모리셀을 설치해두고, 통상의 메모리셀 어레이의 불량 메모리셀을 이 용장 메모리셀에 치환하여 양품(良品)으로 함으로써 비율을 향상시키는 용장기술을 채용하는 것이 일반적이다.

또, 반도체 기억장치에는, 각종의 동작 모드를 가지는 것이다. 예를들면, DRAM은 소정주기로 기억내용을 리프레쉬(refresh)하는 리프레쉬 동작이 필요하고, 종래는 리프레쉬 동작에 필요한 리프레쉬 어드레스 신호를 외부에서 입력했으나, 근년은 외부 부속회로를 삭감할 수 있도록 하는 위하여 리프레쉬 어드레스 신호를 발생하는 리프레쉬 어드레스 신호 발생회로를 내부에 가지는 것이 일반적이다. 이와 같은 내부에 리프레쉬 어드레스 신호 발생회로를 가지는 DRAMDP 리프레쉬 동작을 하도록 하기 위해서는 외부에서 입력하는 제어신호를 정상모드시와는 다른 상태로 하고, DRAM이 이 제어신호의 다름을 판정하여, 리프레쉬 동작을 행한다. 따라서, DRAM은 정상모드인지 리프레쉬 모드인지를 판정하는 회로를 가지고 있다.

또, DRAM에는 연속한 어드레스의 데이타를 고속으로 읽어내기 위한 버스트·리드·모드(burst read mode)나 니블·모드라고 불리우는 특수한 동작모드가 있다. 이들의 동작 모드는 어떤 사이클로 지정된 외부 어드레스에 대하여, 지금부터 연속한 어드레스를 내부로 자동발생하고, 수비트의 데이타를 연속하여 읽어내는 모드이다.

제11도는, 상기의 버스트·리드·모드를 가지는 동기식 DRAMDP 있어서, 컬럼 어드레스 용장을 행한 종래예의 구성을 표시한 도이다. 또한, 도에 있어서는, 마찬가지의 기능부분에는 동일한 참조번호를 붙여서 표시하고, 일부의 중복하는 설명을 생략한다.

제11도에 있어서, 참조번호 1은 통상 메모리셀 어레이를, 2는 통상 메모리셀 어레이 1에 불량 셀이 있는 경우에 그 불량 셀을 포함한 컬럼라인을 치환하는 용장셀 어레이를, 3은 컬럼디코더를, 4는 용장셀 어레이를 선택하는 용장 컬럼디코더를, 5는 외부에서 입력되는 클럭신호의 입력버퍼 회로를, 6은 제어신호의 입력버퍼를, 7은 어드레스 신호의 입력버퍼를, 8은 제어신호를, 9는 버스트·리드·모드에 있어서 외부 어드레스를 지시된 어드레스에서 수비트 연속한 어드레스를 발생시키는 버스트·어드레스·카운터를, 10은 외부입력 어드레스와 버스트·어드레스·카운터 9가 발생한 어드레스를 절환하는 어드레스 절환회로를, 23은 어드레스 절환회로 10이 출력하는 어드레스 용장셀 어레이 2로 치환한 어드레스인지를 판정하는 용장 제어회로를 표시한다. 또한, 이 외에 로우디코더 등을 갖추고 있으나, 여기서는 생략한다.

제12도는, 제11도의 버스트·리드·모드를 가지는 동기식 DRAM의 정상·리드·모드와 버스트·리드·모드의 동작을 표시한 타임챠트이다.

제12도에 표시한 바와 같이, 정상·리드·모드가 버스트·리드·모드인지의 지시는 클럭신호 CLK가 동작개시시에 /CAS가 「저(L)」인지 「고(H)」인지에 의한다. 따라서, 제어회로 8은 CLK와 /CAS를 판정하여 모드를 판정하는 기능을 가진다. 버스트·리드·모드와 판정된 경우에는, 버스트·어드레스·카운터 9가 그 전에 입력된 외부 어드레스에 있는 어드레스를 순차로 발생시킨다. 제12도에서는, 외부 어드레스 A0, B0, C0이 입력될 때에는 클럭신호 CLK 동작개시할 때에/CAS가 「L」이고, 정상·리드·모드와 판정되고, 어드레스 절환회로 10은 다음의 사이클에 A0, B0, C0을 내부버스 INT-ADD에 출력한다. 이때, 버스트·어드레스·카운터 9는 내부버스에 출력된 A0, B0, C0에 따라 그들의 다음의 어드레스, A1, B1, C1를 발생하고, 버스트·어드레스·버스 BST-ADD에 출력한다. 그러나, 정상·리드·모드로 판정되므로, 어드레스 절환회로 10은 외부 어드레스·버스 EXT-ADD의 어드레스를 출력한다.

외부 데이타 C0가 입력된 후, /CAS가 「H」상태로 고정되므로, 다음의 사이클의 CLK의 동작개시에서 버스트·리드·모드이라는 것이 판정된다. 이 사이클로 버스트·어드레스·카운터 9는 C0에 계속되는 어드레스 C1를 발생시켜, 버스트·어드레스·버스에 출력해져 있고, 어드레스 절환회로 10이 내부버스에 버스트·어드레스·버스의 어드레스 즉, C1을 출력하도록 절환한다. 따라서, 이때 입력되는 외부 어드레스 D0은 내부버스에는 출력되지 않는다.

용장판정회로 23은, 어드레스 절환회로 10의 출력하는 어드레스가 치환한 어드레스인지를 판정한다. 따라서, 최초의 정상·리드·모드에서는, 외부에서 입력되는 어드레스 A0, B0, C0를 판정하고, 그후의 버스트·리드·모드에서는 C0에 계속하는 어드레스 C1, C2, C3,…을 판정한다. 지금, 어드레스 A0와 C3에 상당하는 컬럼라인이 불량하여, 용장셀 어레이에 치환되어진 것으로 한다. 내부버스에 어드레스 A0와 C3가 입력된 때에는 용장판정회로 23이 치환한 어드레스라는 것을 판정하고, 용장 컬럼디코더 4가 어드레스 A0와 C3로 치환한 용장 컬럼라인 JCL에 선택신호를 출력한다. 이때, 통상의 컬럼라인 RCL에는 선택신호는 출력되지 않는다. 어드레스 A0와 C3 이외의 어드레스의 경우에는 통상의 컬럼라인 RCL에 선택신호가 출력되고, 용장 컬럼라인 JCL에는 선택신호는 출력되지 않는다.

이상이 버스트·리드·모드를 가지는 동기식 DRAM에 있어서의 동작의 설명이나, 이들의 동작원리를 나타내는 제13도와 같은 것이라고 할 수 있다.

즉, 먼저 모드절환회로 8이 CLK/CAS 등의 제어신호에서 어떤 모드인지를 판정하고, 그후 어드레스 절환회로 10에서 모드에 따라 외부 어드레스와 내부에서 발생된 어드레스의 어느 것인지를 선택하고, 어드레스 절환회로 10에서 선택된 어드레스에 대하여 용장판정회로 23으로 치환한 어드레스인지를 판정하는 3단층의 동작으로 구성되어 있다고 할 수 있다.

이것은, DRAM에 있어서의 정상·리드·모드와 CBR 리프레쉬·모드에 있어서도 마찬가지이다. 정상·리드·모드에 있어서는 DRAM의 외부에서 입력되는 어드레스가 표시하는 메모리셀을 액세스하지만, CBR 리프레쉬·모드에 있어서는, 내부에서 다음에 리프레쉬하는 어드레스를 자동적으로 발생하고, 이 어드레스에 따라 액세스를 행한다. 따라서, 실제로 메모리셀을 선택하는 어드레스는 동작모드가 판정된 후, 외부에서 입력되는 어드레스와 내부에서 발생한 어드레스를 절환하고, 절환된 어드레스에 대하여 치환된 어드레스인지가 판정된다.

반도체 기억장치에 있어서는, 제조비율의 향상과 아울러, 동작속도의 향상이 구해지고 있다. 동작속도를 향상시키기 위해서 상기와 같은 동기식 DRAM 등이 제안되어 있으나, 종래의 반도체 기억장치의 동작의 흐름은 제13도에 표시한 바와 같이 동작모드 판정후, 용장판정을 행하게 된다. 그후, 실제의 액세스를 하기까지에 모드판정시간과, 어드레스 절환시간과, 용장판정시간을 합계한 시간을 요하고 있고, 반도체 기억장치의 동작속도를 향상시키기 위해서는, 이들의 시간을 단축하는 것이 구해지고 있다.

그리하여, 특개평 2-83899호 공보는, 시리얼액세스 메모리에 있어서, 시리얼액세스 어드레스 신호의 용장판정을 앞의 사이클로 행함으로써, 시리얼액세스·모드에 대해서는 동작속도를 향상시킨 반도체 기억장치를 개시하고 있다. 그러나, 정상·리드·모드에 대하여는, 제13도에 표시한 종래의 동작을 하기 때문에 동작속도의 향상을 도모할 수는 없었다.

본 발명은, 동작모드에 불구하고, 동작속도를 향상시킨 반도체 기억장치의 실현을 목적으로 한다.

본 발명의 제1의 태양의 반도체 기억장치는, 외부 어드레스 신호가 지시하는 어드레스 위치를 액세스하는 모드와, 상기 외부 어드레스 신호가 지시하는 어드레스 위치를 직접으로는 액세스하지 않고, 소정의 데이타에 따라 내부에서 발생된 어드레스 위치를 액세스하는 적어도 1개 이상의 모드를 가지는 반도체 기억장치이고, 통상의 메모리셀 어레이와, 통상의 메모리셀 어레이의 불량셀을 소정의 치환단위로 치환된 용장 메모리셀 어레이와 복수의 모드로 실제로 액세스되는 어드레스 위치가 치환한 메모리셀인지를 판정하고, 치환한 메모리셀이 액세스될 때에는 용장 메모리셀 어레이의 치환 메모리셀이 액세스되는 바와 같이 제어하고, 그 이외의 때에는 상기 통상의 메모리셀 어레이가 액세스되도록 제어하는 용장판정회로와, 모드의 어느 모드인지를 판정하는 모드제어회로를 갖추는 반도체 기억장치에 있어서, 상기 목적을 달성하기 위해서 모드 판정회로에 의한 모드의 판정과, 상기 용장판정회로에 의한 실제로 액세스되는 어드레스 위치가 치환한 메모리셀인지의 판정은 적어도 일부가 병행하여 행해지는 것을 특징으로 한다.

더구나, 본 발명의 제2의 태양에 있어서는, 제1의 태양에 있어서, 소정의 데이타에 따라 액세스하는 어드레스 위치를 표시한 신호를 내부에서 자동적으로 발생하는 적어도 1개 이상의 내부 어드레스 발생회로를 갖추고, 용장 제어회로가 외부 어드레스 신호가 지시하는 어드레스 위치가 치환한 메모리셀인지의 판정을 행하는 외부 어드레스 용장판정회로와, 적어도 1개 이상의 내부 어드레스 발생회로가 발생하는 내부 어드레스 신호가 지시하는 어드레스 위치가 치환한 메모리셀인지의 판정을 향하는 적어도 1개 이상의 내부 어드레스 용장판정회로를 갖추고, 외부 어드레스 신호가 지시하는 어드레스 위치가 치환한 메모리셀인지의 판정과, 내부 어드레스 발생회로가 발생하는 내부 어드레스 신호가 지시하는 어드레스 위치가 치환한 메모리셀인지의 적어도 1개의 판정을 병행하여 행해지는 것을 특징으로 한다.

본 발명의 제3의 태양에 있어서는, 제1의 태양에 있어서, 소정의 데이타에 따라 액세스하는 어드레스 위치를 표시하는 신호를 내부에서 자동적으로 발생하는 적어도 1개이상의 내부 어드레스 발생회로를 갖추고, 용장판정회로가 실제로 액세스되는 어드레스 위치가 치환한 메모리셀인지의 판정을 하는 회로를 복수의 모드로 공용하고, 공용되는 모드에서의 실제로 액세스되는 어드레스 위치가 치환한 메모리셀인지의 판정은 순차로 행해지는 것을 특징으로 한다.

본 발명의 제4의 태양에 있어서는 제3의 태양의 내부 어드레스 발생회로는 다음의 액세스 사이클이 개시되기 전에 미리 다음에 액세스하는 어드레스 위치를 표시한 신호를 발생하고, 복수의 모드로 공용되는 회로는 모드판정회로에 의한 모드의 판정과 동시에 외부 어드레스 신호가 지시하는 어드레스 위치가 치환한 메모리셀인지의 판정을 행하고, 내부 어드레스 발생회로가 발생하는 내부 어드레스 신호의 1개가 지시하는 어드레스 위치가 치환한 메모리셀인지의 판정을 그 액세스 사이클전에 행하는 것을 특징으로 한다.

제13도에 표시와 같이, 종래의 반도체 기억장치에 있어서는, 동작모드 판정후, 용장판정을 행하고 있고, 동작모드를 판정하고 있는 동안 어드레스에 대하여 하등의 처리를 하지 않고 있고, 어드레스 신호는 말하자면 쉬고 있는 상태라고 할 수 있다. 역으로 용장판정을 행하고 있는 동안은, 동작 모드의 판정결과는 벌써 필요없고, 역시 쉬고 있는 상태이고, 전체의 동작으로서는 매우 불이익이 많게 된다. 따라서, 이들의 불이익을 덜면 동작속도가 향상된다.

그리하여, 본 발명의 제1의 상태의 반도체 기억장치에서는, 동작모드의 판정과 용장판정을 시간적으로 병행하여 행함으로써, 각 신호가 쉬고 있는 시간을 삭감하고, 불이익을 줄임으로써, 반도체 기억장치의 고속화를 달성한다.

동작모드의 판정과 용장판정을 병행하여 행할 경우, 동작모드의 판정이 종료하고 있지 않으므로, 실제의 액세스에 사용되는 어드레스가 외부 어드레스 신호가 내부로 발생되는 어드레스인지 알 수 없다.

제1도는 본 발명의 제2의 태양의 원리구성을 표시한 도이다.

동작모드의 판정과 용장판정을 병행하여 행하기 때문에, 제2의 태양에 있어서는 오부 어드레스 신호가 지시하는 어드레스 위치가 치환한 메모리셀인지의 판정을 행하는 외부 어드레스용장판정회로와, 적어도 1개 이상의 내부 어드레스 발생회로가 발생하는 어드레스 신호가 지시하는 어드레스 위치가 치환한 메모리셀인지의 판정을 행하는 적어도 1개 이상의 내부 어드레스 용장판정회로에서 용장판정회로를 구성하고, 복수의 용장판정회로를 병행하여 동작시킨다.

제1도의 (1)는, 용장판정쪽이 모드판정보다 단시간에 종료하는 경우를 표시하고, (2)는 모드판정쪽이 용장판정보다 단시간으로 종료하는 경우를 표시한다. 이와 같이 판정동작 완료까지의 시간은 동작 모드판정과 용장판정의 판정시간의 긴쪽에 의해서 결정되고, 전체의 판정시간은 어느 판정시간이 짧은 쪽의 시간분 만큼 단축되는 것을 알 수 있다.

내부에서 어드레스를 발생하는 모드가 복수있는 경우에는, 각각에 대하여 용장판정회로를 가질 필요가 있다. 그러나, 후술하는 순차로 용장판정하는 방법과 조합시키는 경우에는 반드시 모드에 대응하여 내부에서 발생되는 모드 어드레스에 대하여 용장판정회로를 가질 필요는 없다.

그런, 이 제1도의 제2의 태양에서는, 치환한 셀의 어드레스를 기억한 전적으로 같은 어드레스를 표시한 복수의 위치 기억회로가 필요하게 된다. 이 위치기억회로는 통상 퓨즈 ROM에서 실현되나, 통상 퓨즈 ROM은 회로면적이 크고, 칩사이즈에 주는 영향이 커지는 문제를 일으킨다.

제2도는 이 문제를 해결하는 본 발명의 제3의 태양의 원리 설명도이다.

제3의 태양에 있어서는, 외부 어드레스와 내부에서 발생되는 어드레스의 판정을 행하는 용장판정회로 22를 공용한다. 동일의 용장판정회로를 2개의 드레스의 판정으로 사용하기 위해서, 시간을 변경하여 2회로 나누어 용장판정을 행한다. 이 경우, 1회분의 용장판정시간이 모드 판정시간의 반분이하가 아닌한, 판정동작 완료까지의 시간은, 용장판정시간의 2배로 제한된다. 용장판정시간이 모드 판정시간에 비하여 매우 짧은 경우에는, 이 방식으로 충분하나, 용장판정시간이 모드 판정시간보다 긴 경우에는 오히려 통상의 방법보다 더 늦어지므로, 그 경우는 이 태양을 적용하는 것이 바람직하지 않다.

상기한 특개평 2-83899호 공보는, 내부에서 발생되는 어드레스의 용장판정을 앞의 사이클로 행하는 반도체 기억장치를 개시하고 있으나, 본 발명에도 마찬가지의 생각이 적용가능하고, 본 발명의 제4의 태양은 이에 대응한다.

외부에서 입력되는 어드레스에 대하여는, 어떠한 정보가 주어지는지 미리 예측할 수는 없으나, 특수한 모드에 따라 내부에서 발생되는 어드레스에 대하여는 미리 정보를 얻는 것이 가능하고, 이 만큼의 용장판정에 대하여는 앞의 사이클로 판정함으로써, 외부에서 입력되는 어드레스의 용장판정만 모드 판정과 동시에 행할 수가 있다. 외부에서 입력되는 어드레스의 용장판정과 앞의 사이클로 행하는 내부에서 발생되는 어드레스의 용장판정은 동시에는 행해지지 않으므로, 1개의 회로를 공용하는 것이 가능하다.

제3도는 본 발명의 제4의 태양의 원리 설명도이다.

제3도에 표시한 사이클의 앞의 사이클에서 내부로 발생되는 어드레스에 대하여는 도시한 용장판정회로 22를 이용하여 용장판정이 종료하고 있다. 이 사이클에서는, 모드판정과 병행하여 용장판정회로에 의해 외부에서 입력되는 어드레스의 용장판정이 행해진다. 따라서, 용장판정회로는 1개만으로 좋고, 판정에 요하는 시간도 모드판정과 용장판정의 어느 긴쪽의 시간이 된다. 이 경우, 용장판정 시간이 모드판정시간 보다 길어도, 판정동작 완료까지의 시간은, 용장판정시간과 어드레스 절환시간의 합으로 끝난다. 당연히, 내부에서 발생되는 어드레스의 카운터업과, 카운터업후의 어드레스의 용장판정을 행하는 시간은 당연히 필요하지만, 이는 셀을 선택하기 위한 어드레스를 발생하는 시간에는 무관계이고, 이른바 액세스시간에 영향을 미치는 일도 없다.

DRAM의 CBR 리프레쉬·모드를 예로하여, 본 발명의 제4의 태양에 대하여 더 설명한다.

통상의 DRAM의 동작은, /RAS 하강시에 로우 어드레스를 집어넣고 다음에 /CAS 하강시에 컬럼 어드레스를 집어 넣지만, /RAS의 하강시에 이미 /CAS가 강하하고 있던 경우는, CBR 리프레쉬·모드로 들어간다. 따라서, DRAM은 /RAS의 하강시에 통상의 동작모드인지 CBR 리프레쉬·모드인지의 모드판정을 한다. CBR 리프레쉬·모드의 경우, 외부 어드레스는 DRAM내에 집어 넣지않고, 내부에 있는 리프레쉬·어드레스·카운터의 어드레스가 쓰인다. 리프레쉬는, 어떤 일정시간의 사이에 모든 로우 어드레스를 액세스함으로써 달성되고, 그 액세스의 순차에 관하여는 특히 결정이 없기 때문에 단순히 로우 어드레스의 핀수만큼의 비트를 카운터업많으로서 좋다. 따라서, DRAM에 전원이 투입되어 최초로 동작모드가 CBR 리프레쉬·모드와 판정된 경우에, 그 시점에서 리프레쉬·어드레스·카운터가 가지고 있는 어드레스(어느것도 좋다)를 리프레쉬하고, 또한 그 동일 사이클내에 카운터를 카운터업하여, 다음의 리프레쉬 어드레스를 얻는 것이 가능하다. 이후, 동작모드가 CBR 리프레쉬·모드와 판정될 때마다 그 시점에서 리프레쉬·어드레스·카운터가 가지고 있는, 어드레스를 리프레쉬하고, 다음의 리프레쉬·어드레스를 얻는 동작을 반복함으로써, 항시 직전의 사이클까지 다음에 채용되는 내부에서 발생되는 어드레스가 알 수 있는 바와 같이 구성된다.

다음의 사이클에 이용되는 내부 어드레스가 항시 직전의 사이클까지 알고 있으면, 직전의 사이클까지 내부에서 발생된 어드레스의 용장판정을 하는 것도 가능하다.

이상과 같이, DRAM의 버스트·리드·모드와 CBR 리프레쉬·모드에 대하여 설명했으나, 액세스하는 어드레스를 내부에서 발생하는 다른 모드에도 적용가능하고, 또한 이와 같은 모드가 복수있는 경우에도 적용가능하다. 이때, 상기한 제2의 태양과, 제4의 태양을 조합시키는 등의 각종의 변형이 가능하다. 예를들면, 버스트·리드·모드와 CBR 리프레쉬·모드의 양쪽을 가지는 경우에는, 2개의 용장판정회로를 설치하여, 앞의 사이클에서 버스 어드레스와 리프레쉬 어드레스의 양쪽을 병행하여 용장판정하고, 외부 어드레스의 용장판정은 어느 것인가의 용장판정회로를 이용하여 모드 판정과 병행하고 행하게 된다.

제4도는 본 발명의 제1실시예의 컬럼 에드레스 용장을 행하는 동기식 DRAM의 구성을 표시한 도이고, 제5도는 그 동작을 표시한 타임 챠트이다. 이 실시예는 제2의 태양에 대응한다.

제11도와 비교하여, 명백한 바와 같이, 종래의 구성에서는 용장판정회로 23이 내부 버스에 설치되어 있으나, 본 실시예에서는, 2개의 용장판정회로 21a, 21b가 어드레스 절환회로 10과 병행으로 설치되고, 컬럼디코더 3과 용장 컬럼디코더 4에 출력하는 용장판정회로 21a, 12b의 결과를 절환하는 판정결과 절환회로 11이 설치되어 있는 점이 다르다.

이 실시예에서는, 제어회로 8에 의한 모드의 판정, 용장판정회로 21a, 21b에 의한 외부에서 입력되는 어드레스의 용장판정과, 버스트 어드레스의 용장판정이 동시에 행해진다. 그리하여, 제어회로 8이 출력하는 모드의 판정결과에 따라 판정결과 절환회로 11에서, 용장판정회로 21a, 21b의 출력을 선택한다. 즉, 정상·리드·모드와 판정되었을때는 용장판정회로 21a가 출력하는 외부에서 입력되는 어드레스의 용장판정 결과가 컬럼디코더 3과 용장 컬럼디코더 4에 출력된다. 이에 따라, 예를들면 제5도에 표시한 바와 같이, 어드레스 A0가 액세스된 경우에는, 치환된 어드레스이므로 용장 컬럼디코더 4에서 선택신호가 용장 메모리셀 어레이 2에 출력된다. 만약, 버스트·리드·모드와 판정된 때에는 용장판정회로 21b가 출력하는 버스트 어드레스의 용장판정 결과가 출력된다. 예를들면, 버스트 어드레스 C1, C2의 경우에는 치환된 어드레스가 아니라는 판정결과이므로 컬럼디코더 3에서 선택신호가 출력되지만, 버스트 어드레스 C3의 경우에는 치환한 어드레스이므로 용장 컬럼디코더 4에서 선택신호가 출력된다.

제6도는 본 발명의 제2실시예의 컬럼 어드레스 용장을 행하는 동기식 DRAM의 구성을 표시한 도이고, 제7도는 그 동작을 표시한 타임챠트이다. 이 실시예는 제3의 태양에 대응한다.

제11도와 비교하여 명백한 바와 같이, 종래의 구성에서는 용장판정회로 23이 내부 버스에 설치되어 있으나, 본 실시예에서는, 용장판정회로 22가 어드레스 절환회로 10과 병행으로 설치되고, 용장판정회로 22에 입력하는 어드레스를 외부에서 입력되는 어드레스와 버스 어드레스의 사이에서 절환하는 입력절환회로 12와 용장판정회로 22가 판정한 결과를 보지하는 판정결과 보지회로 13과 컬럼디코더 3과 용장 컬럼디코더 4에 출력하는 용장판정회로 22의 결과를 절환하는 판정결과 절환회로 11이 설치되어 있는 점이 다르다. 지연회로 14는 용장판정회로 22에서의 두번째 용장판정을 개시시키기 위한 클럭신호 CLK 2를 생성하는 회로이다.

이 실시예에서는, 용장판정회로 22에서의 외부에서 입력되는 어드레스와 버스트 어드레스의 용장판정은 순번으로 행해진다. 따라서, 입력절환회로 12가 용장판정회로 22에 입력하는 어드레스를 이들 사이에서 절환한다. 또, 먼저 용장판정된 결과는, 모드 판정결과가 종료하기까지는 보지될 필요가 있고, 판정결과 보지회로 13이 이 결과를 보지한다. 제어회로 8에 의한 모드의 판정, 외부에서 입력되는 어드레스와 버스 어드레스의 용장판정이 종료한 시점에서, 제어회로 8이 출력하는 모드의 판정결과에 따라, 판정결과 절환회로 11에서 외부에서 입력되는 어드레스 퍼스 어드레스의 용장판정 결과를 선택한다.

제8도는 본 발명의 제3실시예의 컬럼 어드레스 용장을 행한 동기식 RAM의 구성을 표시한 도이고, 제9도는 그 동작을 표기한 타임챠트이다. 이 실시예는 제4의 태양에 대응한다.

제6도와 비교하여 명백한 바와 같이, 본 실시예의 구성은 제2실시예의 구성과 거의 마찬가지의 구성을 가지고 있고, 지연회로 14의 대신에 클럭신호 CLK 1을 반전하여 /CLK 2를 생성하는 인버터 게이트 15가 설치되어 있는 점이 다르다.

이 실시예에서는, 버스 어드레스의 용장판정을 앞의 사이클에서 행해진다. 제10도는 제3실시예에서의 각부의 동작의 흐름을 표시한 도이고, 종축에 시간축을 취하고 있다. 제10도를 참조하여, 제3실시예의 동작을 상세히 설명한다.

제10도에 표시한 바와 같이, 클럭 CLK의 동작개시와 동시에, 제어회로 8의 코멘드 디코더에 의한 동작모드의 판정과, 외부 어드레스의 용장판정을 개시한다. 더구나, 이와 동시에, 다음의 사이클이 버스트·리드·모드에서 경우를 위하여, 버스트·어드레스·카운터 9에서 입력된 외부 어드레스의 버스트 어드레스를 발생한다. 시간적으로는 통상 용장판정의 결과가 래치될 때까지가 가장 늦어진다. 코멘드디코더에 의해서 랜덤·리드·모드가 선택되면 어드레스 절환회로 10에 의해서 외부 어드레스가 컬럼디코더 3에 외부 어드레스의 용장판정 결과가 판정결과 절환회로 11에 의해서 용장 컬럼·디코더 4에 현재의 외부 어드레스의 버스트 어드레스가 버스트·어드레스·카운트 9의 버스트·어드레스·래치회로에 운송된다. 사이클의 후반에서, 클럭이 강하하면, 버스트·어드레스·래치회로에 운송된 현재의 외부 어드레스의 버스트 어드레스의 용장판정이 행해지고, 다음의 사이클에서, 셀을 선택하는 어드레스로 되는 가능성이 있는 버스트 어드레스의 용장판정을 종료시킨다. 이때, 이 용장판정을 행하는 시간은, 컬럼디코더에의 어드레스의 운송등과는 관계없이 셀에의 액세스를 저해하지 않는다.

다음의 사이클에 들어가서 클럭이 동작개시하면, 앞의 사이클과 마찬가지로 코멘드 디코더에 의한 동작모드 판정과 외부 어드레스의 용장판정 다음의 사이클이 버스트·리드·모드인 경우를 위한 외부 어드레스의 버스트 어드레스의 발생이 행해진다. 더구나, 현재의 사이클의 버스트·리드·모드와 판정되는 경우를 예측하여, 다음의 사이클이 더 계속하여 버스트·리드·모드인 경우를 위해서 앞에 발생한 버스트 어드레스의 버스트 어드레스(이 경우, 앞의 사이클의 랜덤·리드·모드이었으므로, 그때의 외부 어드레스의 다음의 어드레스로 되는 앞의 사이클이 후반에서 버스트·어드레스·래치회로에 래치된 어드레스의 다음의 어드레스)을 발생할 필요가 있다.

코멘드 디코더에 의해서 버스트·리드·모드가 선택되며, 각 셀렉터에 의해서 앞의 사이클의 후반에서 버스트·어드레스·래치회로에 랜치되어 있던 버스트 어드레스(앞의 사이클의 외부 어드레스의 다음의 어드레스)가 코멘드 디코더에 현재의 사이클에서 새로이 발생된 버스트 어드레스의 버스트 어드레스가 버스트·어드레스·래치회로에 운송된다. 사이클의 후반으로 되어 클럭이 제하하면, 버스트·어드레스·래치회로에 운송된 버스트 어드레스의 버스트 어드레스의 용장판정이 행해지고, 다음의 사이클에서 셀을 선택하는 어드레스로 되는 가능성이 있는 버스트 어드레스의 버스트 어드레스의 용장판정을 종료시킨다. 이때, 이 용장판정을 한 시간은 컬럼디코더에의 어드레스의 운송등과는 관계없이 셀에의 액세스를 저해하지 않는다.

이후, 랜덤에 동작모드가 절환될 때마다 상기한 동작을 반복한다.

이상, 본 발명의 실시예를 설명하였으나, 상기한 실시예에서는 컬럼용장을 예로 하여 설명을 하였으나, 본 발명의 컬럼용장에 한하지 않고, 로우용장에도 적용가능하다.

이상 설명한 바와 같이, 본 발명에 의하면, 복수의 동작모드를 가지는 반도체 기억장치의 동작속도를 향상시킬 수가 있고, 더구나 칩 면적의 증가없이 이를 실현할 수 있다

Claims

외부 어드레스 신호가 지시하는 어드레스 위치를 액세스하는 모드와, 소정의 데이타에 따라 내부에서 발생된 어드레스 위치를 액세스하는 적어도 1개 이상의 모드를 가지는 반도체 기억장치로서, 통상의 메모리셀 어레이(1)와, 그 통상의 메모리셀 어레이의 불량셀을 소정의 치환단위로 치환하는 용장 메모리셀 어레이(2)와 상기 복수의 모드로 실제로 액세스되는 어드레스 위치가 치환하는 메모리셀인지를 판정하고, 치환하는 메모리셀이 액세스되는 때에는 상기 용장 메모리셀 어레이의 메모리셀이 액세스되도록 제어하고, 그 이외의 때에는 상기 통상의 메모리셀 어레이가 액세스되도록 제어하는 용장판정회로(21a,21b,22)와, 상기 모드의 어느 모드인지를 판정하는 모드제어회로(8)를 구비하는 반도체 기억장치에 있어서, 상기 모드 판정회로에 의한 모드의 판정과, 상기 용장판정회로에 의한 실제로 액세스되는 어드레스 위치가 치환한 메모리셀인지의 판정은 적어도 일부가 병행하여 행해지는 것을 특징으로 하는 반도체 기억장치.
제1항에 있어서, 그 반도체 기억장치는, 소정의 데이타에 따라 액세스하는 어드레스 위치를 표시한 신호를 내부에서 자동적으로 발생하는 적어도 1개 이상의 내부 어드레스 발생회로(9)를 구비하고, 상기 용장판정회로는, 상기 외부 어드레스 신호가 지시하는 어드레스 위치가 치환한 메모리셀인지의 판정을 하는 외부 어드레스 용장판정회로(21a)와, 상기 적어도 1개 이상의 내부 어드레스 발생회로가 발생하는 내부 어드레스 신호가 지시하는 어드레스 위치가 치환한 메모리셀인지의 판정을 하는 적어도 1개 이상의 내부 어드레스 용장판정회로(21b)를 구비하고, 상기 외부 어드레스 용장판정회로(21a)와 상기 내부 어드레스 용장판정회로(21b)의 출력하는 판정결과의 어느 것인지를 선택하는 판정결과 절환회로(11)를 더 구비하고, 상기 외부 어드레스 신호가 지시하는 어드레스 위치가 치환한 메모리셀인지의 판정과, 상기 내부 어드레스를 발생회로가 발생하는 내부 어드레스 신호가 지시하는 어드레스 위치가 치환한 메모리셀인지를 적어도 1개의 판정을 병행하여 행해지는 것을 특징으로 하는 반도체 기억장치.
제2항에 있어서, 상기 외부 어드레스 용장판정회로(21a)와 상기 내부 어드레스 용장판정회로(21b)의 출력하는 판정결과의 어느 것인가를 모드 판정결과에 따라 선택하는 판정결과 절환회로(11)을 구비한 것을 특징으로 하는 반도체 기억장치.
제1항에 있어서, 그 반도체 기억장치는, 소정의 데이타에 따라 액세스하는 어드레스 위치를 표시한 신호를 내부에서 자동적으로 발생하는 적어도 1개 이상의 내부 어드레스 발생회로(9)를 구비하고, 상기 용장판정회로(22)는, 실제로 액세스되는 어드레스 위치가 치환한 메모리셀인지의 판정을 행하는 회로를 복수의 모드로 공용하고, 공용되는 모드에서의 실제로 액세스되는 어드레스 위치가 치환한 메모리셀인지의 판정은 순차 행해지는 것을 특징으로 하는 반도체 기억장치.
제4항에 있어서, 상기 외부 어드레스 신호와 상기 적어도 1개의 내부 어드레스 신호의 어느 것인가가 상기 용장판정회로(22)에 입력되도록 절환하는 입력절환회로(12)와, 상기 용장판정회로(22)가 판정한 판정결고를 보지하는 판정결과 보지회로(13)과, 상기 용장판정회로(22)가 순차로 행한 판정결과의 어느 것인가를 모드 판정결과에 따라 선택하는 판정결과 절환회로(11)을 구비하는 것을 특징으로 하는 반도체 기억장치.
제4항 또는 제5항에 있어서, 상기 내부 어드레스 발생회로는, 다음의 액세스 사이클이 개시되기 전에 미리 다음에 액세스하는 어드레스 위치를 표시한 신호를 발생하고, 상기 복수의 모드로 공용되는 회로는 모드판정회로에 의한 모드의 판정과 동시에 상기 외부 어드레스 신호가 지시하는 어드레스 위치가 치환한 메모리셀인지의 판정을 하고, 상기 내부 어드레스 발생회로가 발생하는 내부 어드레스 신호의 1개가 지시하는 어드레스 위치가 치환한 메모리셀인지의 판정을 그 액세스 사이클전에 행하는 것을 특징으로 하는 반도체 기억장치.