JP2973755B2 - レイアウト検証方法 - Google Patents
レイアウト検証方法Info
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- JP2973755B2 JP2973755B2 JP4337884A JP33788492A JP2973755B2 JP 2973755 B2 JP2973755 B2 JP 2973755B2 JP 4337884 A JP4337884 A JP 4337884A JP 33788492 A JP33788492 A JP 33788492A JP 2973755 B2 JP2973755 B2 JP 2973755B2
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- memory
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Description
【０００１】
【産業上の利用分野】本発明はレイアウト検証方法に関
し、特に大規模な繰り返し図形を含むメモリチップ等の
レイアウト検証方法に関する。
し、特に大規模な繰り返し図形を含むメモリチップ等の
レイアウト検証方法に関する。
【０００２】
【従来の技術】レイアウト検証は、大別すると物理寸法
検証（ＤＲＣ）と、回路接続検証（ＬＶＳ）とがある。
これらの検証はメモリ等、大規模な繰り返し図形を含む
ものでは処理量は増加する。図５にメモリチップレイア
ウトの一例を示す。メモリチップはある程度の大きさの
複数のメモリセルＭからなるメモリマトリックス（４メ
ガビットメモリでは２５６キロビット〜１メガビット）
と、これらに接続する周辺部からなり、図５（ａ）〜
（ｃ）はそれぞれ基本形、２分割形、４分割形を示す。
周辺部は、行デコーダ及び行デコーダの増幅器Ｘ、スイ
ッチング回路を含む列デコーダ及び列デコーダの増幅器
Ｙ、センスアンプＳ、ラッチ回路Ｌ、接続部Ｃ１〜Ｃ４
で構成される。
検証（ＤＲＣ）と、回路接続検証（ＬＶＳ）とがある。
これらの検証はメモリ等、大規模な繰り返し図形を含む
ものでは処理量は増加する。図５にメモリチップレイア
ウトの一例を示す。メモリチップはある程度の大きさの
複数のメモリセルＭからなるメモリマトリックス（４メ
ガビットメモリでは２５６キロビット〜１メガビット）
と、これらに接続する周辺部からなり、図５（ａ）〜
（ｃ）はそれぞれ基本形、２分割形、４分割形を示す。
周辺部は、行デコーダ及び行デコーダの増幅器Ｘ、スイ
ッチング回路を含む列デコーダ及び列デコーダの増幅器
Ｙ、センスアンプＳ、ラッチ回路Ｌ、接続部Ｃ１〜Ｃ４
で構成される。
【０００３】なお、行デコーダと行デコーダ増幅器の一
例を図６に示すように、デコーダは各行で異なるため、
アレイ表現できない。以後、行デコーダはメモリマトリ
ックスの構成要素に含まれないとする。列デコーダ、列
デコーダ増幅器、スイッチング回路の一例を図７に示
す。ここで、列デコーダ増幅器は単独でアレイ表現でき
るが、説明簡略化のためレイアウト上はスイッチング回
路のセルを含んでいるものとする。
例を図６に示すように、デコーダは各行で異なるため、
アレイ表現できない。以後、行デコーダはメモリマトリ
ックスの構成要素に含まれないとする。列デコーダ、列
デコーダ増幅器、スイッチング回路の一例を図７に示
す。ここで、列デコーダ増幅器は単独でアレイ表現でき
るが、説明簡略化のためレイアウト上はスイッチング回
路のセルを含んでいるものとする。
【０００４】ここで、一般にメモリセルＭ、センスアン
プＳ、行デコーダＸ、列デコーダＹ、ラッチ回路Ｌはデ
ータ量縮小のためアレイ情報と呼ばれるデータ構造が用
いられる。図８にアレイ情報の記憶装置内での表現を示
す。このアレイ情報は、基本となるセルの参照情報にア
レイ特有の情報である行，列方向の繰り返し数と、同じ
く繰り返し間隔を付加したもので、これにより大規模な
繰り返し図形が１セル分に近いデータ量で表現できる。
例えば、メモリセルが行，列とも５１２の２次元配置な
ら、これを通常に配置する場合の２５万分の１のデータ
量で済む。
プＳ、行デコーダＸ、列デコーダＹ、ラッチ回路Ｌはデ
ータ量縮小のためアレイ情報と呼ばれるデータ構造が用
いられる。図８にアレイ情報の記憶装置内での表現を示
す。このアレイ情報は、基本となるセルの参照情報にア
レイ特有の情報である行，列方向の繰り返し数と、同じ
く繰り返し間隔を付加したもので、これにより大規模な
繰り返し図形が１セル分に近いデータ量で表現できる。
例えば、メモリセルが行，列とも５１２の２次元配置な
ら、これを通常に配置する場合の２５万分の１のデータ
量で済む。
【０００５】なお、メモリセル等、アレイ情報で表現さ
れるセルは、通常レイアウトが対称に配置される関係で
１セル２回路以上となる。これを、ダイナミックメモリ
のメモリセルの例で図９に示す。同図（ａ）はレイアウ
ト図、（ｂ）は回路図である。通常、メモリセルＭは２
次元アレイ、行デコーダ増幅器Ｘ、センスアンプＳ、列
デコーダ増幅器Ｙ、ラッチ回路Ｌは１次元アレイとな
る。また、図１０に示すように、メモリマトリックスの
角の部分に設けられた接続部Ｃ１〜Ｃ４は、前記アレイ
情報で表現された部分への入出力線を含むアレイであ
り、アレイ表現されない。この場合、繰り返し数が行列
共１のアレイと見ることもできる。但し、図５（ｂ）及
び（ｃ）では説明簡略化のため接続部は省略している。
更に、各構成要素は必ずしも行列が１対１に対応すると
は限らない。その例を図１１に示す。ここでは、２個の
メモリセルに対し、各１個の行デコーダ増幅器Ｘ、ラッ
チ回路Ｌ、列デコーダ増幅器Ｙ、センスアンプＳが対応
している。
れるセルは、通常レイアウトが対称に配置される関係で
１セル２回路以上となる。これを、ダイナミックメモリ
のメモリセルの例で図９に示す。同図（ａ）はレイアウ
ト図、（ｂ）は回路図である。通常、メモリセルＭは２
次元アレイ、行デコーダ増幅器Ｘ、センスアンプＳ、列
デコーダ増幅器Ｙ、ラッチ回路Ｌは１次元アレイとな
る。また、図１０に示すように、メモリマトリックスの
角の部分に設けられた接続部Ｃ１〜Ｃ４は、前記アレイ
情報で表現された部分への入出力線を含むアレイであ
り、アレイ表現されない。この場合、繰り返し数が行列
共１のアレイと見ることもできる。但し、図５（ｂ）及
び（ｃ）では説明簡略化のため接続部は省略している。
更に、各構成要素は必ずしも行列が１対１に対応すると
は限らない。その例を図１１に示す。ここでは、２個の
メモリセルに対し、各１個の行デコーダ増幅器Ｘ、ラッ
チ回路Ｌ、列デコーダ増幅器Ｙ、センスアンプＳが対応
している。
【０００６】
【発明が解決しようとする課題】従来、メモリ等大規模
な繰り返し図形を含むチップでは、データそのものはア
レイ表現されているため小さいが、レイアウト検証にお
いては、全図形が対象となるため処理量が増大し、事実
上検証が不可能となる。したがって、従来ではメモリマ
トリックスを除いて検証をしなければならず、検証とし
て不十分なものになるという問題がある。本発明の目的
は、メモリマトリックスのレイアウト検証を可能にした
レイアウト検証方法を提供することにある。
な繰り返し図形を含むチップでは、データそのものはア
レイ表現されているため小さいが、レイアウト検証にお
いては、全図形が対象となるため処理量が増大し、事実
上検証が不可能となる。したがって、従来ではメモリマ
トリックスを除いて検証をしなければならず、検証とし
て不十分なものになるという問題がある。本発明の目的
は、メモリマトリックスのレイアウト検証を可能にした
レイアウト検証方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、１つの行デコ
ーダ増幅器と１つの列デコーダ増幅器に対してＮ×Ｍ
（Ｎ，Ｍは２以上の自然数）個のメモリセルマトリクス
が接続され、前記行デコーダ増幅器及び列デコーダ増幅
器が複数個配列されているメモリチップのレイアウト検
証方法であって、前記メモリチップのレイアウトを、Ｎ
×Ｍのメモリセルと、当該メモリセルを取り囲むように
各１つずつ設けられた行デコーダ増幅器、列デコーダ増
幅器、センスアンプ、及びラッチ回路に圧縮し、その状
態でレイアウト検証する。
ーダ増幅器と１つの列デコーダ増幅器に対してＮ×Ｍ
（Ｎ，Ｍは２以上の自然数）個のメモリセルマトリクス
が接続され、前記行デコーダ増幅器及び列デコーダ増幅
器が複数個配列されているメモリチップのレイアウト検
証方法であって、前記メモリチップのレイアウトを、Ｎ
×Ｍのメモリセルと、当該メモリセルを取り囲むように
各１つずつ設けられた行デコーダ増幅器、列デコーダ増
幅器、センスアンプ、及びラッチ回路に圧縮し、その状
態でレイアウト検証する。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明を説明するための参考例を示すメモリ
マトリックスのレイアウト図であり、同図（ａ），
（ｂ），（ｃ）はそれぞれ図５の（ａ），（ｂ），
（ｃ）に対応して基本形，２分割形，４分割形を示して
いる。また、Ｍはメモリセル、Ｘは行デコーダ増幅器、
Ｙはスイッチング回路を含む列デコーダ増幅器、Ｓはセ
ンスアンプ、Ｌはラッチ回路、Ｃ１〜Ｃ４は接続部であ
る。
る。図１は本発明を説明するための参考例を示すメモリ
マトリックスのレイアウト図であり、同図（ａ），
（ｂ），（ｃ）はそれぞれ図５の（ａ），（ｂ），
（ｃ）に対応して基本形，２分割形，４分割形を示して
いる。また、Ｍはメモリセル、Ｘは行デコーダ増幅器、
Ｙはスイッチング回路を含む列デコーダ増幅器、Ｓはセ
ンスアンプ、Ｌはラッチ回路、Ｃ１〜Ｃ４は接続部であ
る。
【０００９】これらのレイアウトに対し、図２に示す工
程で検証実行前の処理を行う。即ち、図５（ａ）〜
（ｃ）のそれぞれのメモリマトリックスに対し、まず、
左下のメモリセルを起点とし、構成要素のアレイ情報を
行列とも１に変更（又は、アレイ情報を消去）して、各
構成要素を起点セルの周りに移動すべく、図８の基本セ
ル原点座標を変更し、図１（ａ）〜（ｃ）のレイアウト
を得る。しかる上で、このレイアウトの検証を実行す
る。これにより、メモリマトリックスの検証を１のアレ
イ情報に基づいて行うことができる。例えば４メガビッ
トのメモリマトリックスにおいて、そのメモリセルのセ
ル数が行，列とも２５６の場合では、処理量はメモリマ
トリックスの大部分を示すメモリセルのセル数に比例す
るので、約１／６００００となり、今まで困難だったメ
モリマトリックスのレイアウト検証が可能となる。
程で検証実行前の処理を行う。即ち、図５（ａ）〜
（ｃ）のそれぞれのメモリマトリックスに対し、まず、
左下のメモリセルを起点とし、構成要素のアレイ情報を
行列とも１に変更（又は、アレイ情報を消去）して、各
構成要素を起点セルの周りに移動すべく、図８の基本セ
ル原点座標を変更し、図１（ａ）〜（ｃ）のレイアウト
を得る。しかる上で、このレイアウトの検証を実行す
る。これにより、メモリマトリックスの検証を１のアレ
イ情報に基づいて行うことができる。例えば４メガビッ
トのメモリマトリックスにおいて、そのメモリセルのセ
ル数が行，列とも２５６の場合では、処理量はメモリマ
トリックスの大部分を示すメモリセルのセル数に比例す
るので、約１／６００００となり、今まで困難だったメ
モリマトリックスのレイアウト検証が可能となる。
【００１０】図３に本発明の実施例のレイアウト図を示
す。この例では２個のメモリセルＭに対し１個の行デコ
ーダ増幅器Ｘ，ラッチ回路Ｌと、列デコーダ増幅器Ｙ，
センスアンプＳが対応している。ここではメモリセルの
アレイ情報は前記参考例に対して行列ともに変更してい
る。この方が、１対２の対応でない場合でも適用できる
長所がある。
す。この例では２個のメモリセルＭに対し１個の行デコ
ーダ増幅器Ｘ，ラッチ回路Ｌと、列デコーダ増幅器Ｙ，
センスアンプＳが対応している。ここではメモリセルの
アレイ情報は前記参考例に対して行列ともに変更してい
る。この方が、１対２の対応でない場合でも適用できる
長所がある。
【００１１】図４に他の参考例のレイアウト図を示す。
ここでは縮小前後の周辺部との切り口により端子を接続
する最小幅の図形を発生させている。これを端子接続図
形と称する。この端子接続図形を発生させることで、メ
モリセルＭと周辺部との電気的接続が図られるため、図
１及び図２の参考例では不可能であったＬＶＳを実現す
ることが可能となる。ただ、この参考例では各１つずつ
の行デコーダ増幅器と列デコーダ増幅器に対してＮ×Ｍ
のメモリセル構成となっておらず、前記実施例のような
作用効果を期待することは難しい。
ここでは縮小前後の周辺部との切り口により端子を接続
する最小幅の図形を発生させている。これを端子接続図
形と称する。この端子接続図形を発生させることで、メ
モリセルＭと周辺部との電気的接続が図られるため、図
１及び図２の参考例では不可能であったＬＶＳを実現す
ることが可能となる。ただ、この参考例では各１つずつ
の行デコーダ増幅器と列デコーダ増幅器に対してＮ×Ｍ
のメモリセル構成となっておらず、前記実施例のような
作用効果を期待することは難しい。
【００１２】
【発明の効果】以上、実施例に基づいて本発明を説明し
たが、本発明では、メモリチップのレイアウトを、Ｎ×
Ｍのメモリセルと、当該メモリセルを取り囲むように各
１つずつ設けられた行デコーダ増幅器、列デコーダ増幅
器、センスアンプ、及びラッチ回路に圧縮し、その状態
でレイアウト検証する方法とすることで、メモリマトリ
ックスの検証に際しての処理量の低減ができ、従来困難
であったメモリマトリックスのレイアウト検証が可能と
なる。
たが、本発明では、メモリチップのレイアウトを、Ｎ×
Ｍのメモリセルと、当該メモリセルを取り囲むように各
１つずつ設けられた行デコーダ増幅器、列デコーダ増幅
器、センスアンプ、及びラッチ回路に圧縮し、その状態
でレイアウト検証する方法とすることで、メモリマトリ
ックスの検証に際しての処理量の低減ができ、従来困難
であったメモリマトリックスのレイアウト検証が可能と
なる。
【図１】本発明の第１実施例におけるレイアウト図であ
る。
る。
【図２】本発明方法のフローチャートである。
【図３】本発明の第２実施例におけるレイアウト図であ
る。
る。
【図４】本発明の第３実施例におけるレイアウト図であ
る。
る。
【図５】メモリマトリックスの基本形，２分割形，４分
割形の各レイアウト図である。
割形の各レイアウト図である。
【図６】行デコーダ及び行デコーダ増幅器の回路図であ
る。
る。
【図７】列デコーダ，列デコーダ増幅器及びスイッチン
グ回路の回路図である。
グ回路の回路図である。
【図８】記憶装置内のアレイ情報を示すフォーマット図
である。
である。
【図９】メモリセルのレイアウトと回路図である。
【図１０】接続部の一例を示すレイアウト図である。
【図１１】メモリマトリックスの構成要素の対応例を示
すレイアウト図である。
すレイアウト図である。
Ｍ メモリセル Ｘ 行デコーダ増幅器（行デコーダを含む） Ｙ 列デコーダ増幅器（列デコーダ及びスイッチング回
路を含む） Ｓ センスアンプ Ｌ ラッチ回路 Ｃ１〜Ｃ４ 接続部
路を含む） Ｓ センスアンプ Ｌ ラッチ回路 Ｃ１〜Ｃ４ 接続部
Claims (1)
- 【請求項１】 １つの行デコーダ増幅器と１つの列デコ
ーダ増幅器に対してＮ×Ｍ（Ｎ，Ｍは２以上の自然数）
個のメモリセルマトリクスが接続され、前記行デコーダ
増幅器及び列デコーダ増幅器が複数個配列されているメ
モリチップのレイアウト検証方法であって、前記メモリ
チップのレイアウトを、Ｎ×Ｍのメモリセルと、当該メ
モリセルを取り囲むように各１つずつ設けられた行デコ
ーダ増幅器、列デコーダ増幅器、センスアンプ、及びラ
ッチ回路に圧縮し、その状態でレイアウト検証すること
を特徴とするレイアウト検証方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4337884A JP2973755B2 (ja) | 1992-11-26 | 1992-11-26 | レイアウト検証方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4337884A JP2973755B2 (ja) | 1992-11-26 | 1992-11-26 | レイアウト検証方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06162139A JPH06162139A (ja) | 1994-06-10 |
| JP2973755B2 true JP2973755B2 (ja) | 1999-11-08 |
Family
ID=18312904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4337884A Expired - Fee Related JP2973755B2 (ja) | 1992-11-26 | 1992-11-26 | レイアウト検証方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2973755B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2964995B2 (ja) * | 1997-06-09 | 1999-10-18 | 日本電気株式会社 | 図形処理装置 |
| US8146034B2 (en) | 2010-04-30 | 2012-03-27 | International Business Machines Corporation | Efficient Redundancy Identification, Redundancy Removal, and Sequential Equivalence Checking within Designs Including Memory Arrays. |
| US8181131B2 (en) | 2010-04-30 | 2012-05-15 | International Business Machines Corporation | Enhanced analysis of array-based netlists via reparameterization |
| US8566764B2 (en) | 2010-04-30 | 2013-10-22 | International Business Machines Corporation | Enhanced analysis of array-based netlists via phase abstraction |
| US8478574B2 (en) | 2010-04-30 | 2013-07-02 | International Business Machines Corporation | Tracking array data contents across three-valued read and write operations |
| US8291359B2 (en) | 2010-05-07 | 2012-10-16 | International Business Machines Corporation | Array concatenation in an integrated circuit design |
| US8336016B2 (en) | 2010-05-07 | 2012-12-18 | International Business Machines Corporation | Eliminating, coalescing, or bypassing ports in memory array representations |
| US8307313B2 (en) | 2010-05-07 | 2012-11-06 | International Business Machines Corporation | Minimizing memory array representations for enhanced synthesis and verification |
-
1992
- 1992-11-26 JP JP4337884A patent/JP2973755B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06162139A (ja) | 1994-06-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |