JPS60153081A - イメ−ジ縮小装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は縮小後のイメージパターンの再現性の向上を図
るようにしたイメージ縮小装置に関する。

（従来技術） 従来のイメージ縮小装置して、第１図（Ａ）に示すよう
なディジタルイメージパターンの行方向および列方向の
データを縮小率に応じて間引きすることによってイメー
ジ縮小を行うようにしたものがある。例えば、１／２に
縮小する場合、第１図（Ａ）の行方向および列方向のデ
ータを１つお　−きに間引きすることによって、１／２
に縮小することができる。

しかし、従来のイメージ縮小装置にあっては。

縮小率に応じてデータを間引きし、データ数を減じるこ
とによってイメージ縮小を行っていたため。

縮小率が大きくなるにつれて無効となるデータ数が増加
しくプロットされるビット数が減少し）。

第１図（Ｂ）のように元のイメージパターンの再現性が
低下することがある。

（発明の目的および構成） 本発明は上記に鑑みてなされたものであり、縮小後のイ
メージパターンの再現性を向上させるため、縮小率に応
じた行数および列故によって定まるエリアに基づいてオ
リジナルイメージのデータを分割し、このエリア内のデ
ータの論理和をとってデータ数を減じるようにしたイメ
ージ縮小装置を提供するものである。

（実施例） 以下本発明によるイメージ縮小装置を詳細に説明する。

第２図は本発明の一実施例を示し、縮小抽御を含む各種
の制御及び外部よりの指令等に従った処理を実行するた
めのプログラムが格納されたＲＯＭ１と、ＲＯＭＩのプ
ログラムに従って各種の制御２判定および演算等を実行
するＣＰＵ２と、縮小率の設定、各種指令、各種の表示
及びシステムの稼働、停止を行うコンソール３と、演算
、指令内容、データ等を一時的に記憶するＲＡＭ４と。

ディジクルイメージデータを記憶するイメージ記憶装置
５と、指定された小分割エリア内の総てのディジクルイ
メージデータの論理和をとる論理和縮小回路６と、前記
各回路のデータバス間及びＲＡＭ、　イメージ記憶装置
５とＣＰＵ２とのアドレスバス間を共通接続するハスラ
イン７とより構成される。

論理和縮小回路６は、イメージ記憶装置５より出力され
るディジクルイメージデータの水平ライン方向の１ハイ
ド分（８ｂｉｔ）をランチ出力するラッチ回路６ａと、
ランチ回路６ａに転送されるイメージデータより１段下
の水平ライン方向の１バイト分（８ｂｉｔ）をランチ出
力するラッチ回路６ｂと、ラッチ回路６ａ及び６ｂより
出力される２段分のイメージデータ（ａｌ〜ａ８及びｂ
１〜ｂ８）を４ビツトづつの４エリア（ａｌ、ａ２゜ｂ
ｌ、ｂ２）、（ａ３．ａ４．ｂ３．ｂ４．）。

（ａ５．ａ６．ｂ５．ｂ６）、（ａ７．ａ８．ｂ７、ｂ
８）に分割し、その論理和をパスライン７に出力するオ
ア回路６ｃ、６ｄ、６ｅ、６ｆとより構成される。

以」二の構成において、縮小率を１／２にする場合を例
に説明する。コンソール３に１／２縮小の指定がされ、
実行ボタンが押されることによって。

ＣＰＵ２ば第３図（Ａ）に示す如きイメージの水平（又
は垂直）ライン方向の１バイト分（８ビット）のディジ
クルイメージデータ（ａｌ〜ａ８）をイメージ記憶装置
５からラッチ回路６ａへ転送するとともに、１段下の水
平（又は垂直）ライン方向の１バイト分（８ビット）の
ディジタルイメージデータ（ｂｌ〜ｂ８）をイメージ記
憶装置５からラッチ回路６ｂへ転送する。

ラッチ回路６ａ及び６ｂに転送されたイメージデータａ
１〜ａ８及びｂ１〜ｂ８は（ａｌ、ａ２゜ｂｉ、ｂ２）
、（ａ３．ａ４．ｂ３．ｂ４）、（ａ５．ａ６．ｂ５．
ｂ６）、（ａ’７．ａ８．ｂ７゜ｂ８）の４ピッＩ−（
２Ｘ２ドツト）づつのエリアに分けられ、各エリア毎に
オア回路６ｃ〜６ｆの各々によって、第３図（ｂ）の如
き論理和ｃｌ。

ｃ２．ｃ３．ｃ４がとられる。即ち、論理和ｃ１〜Ｃ４
が次式で満たされるような論理回路がオア回路６ｃ〜６
ｆによって組まれる。

ｃｌ＝ａｌ　ａ２　ｂｌ　ｂ２ ｃ２＝ａ３　ａ４　ｂ３　ｂ４ ｃ３＝ａ５　ａ６　ｂ５　ｂ６ ｃ４＝ａ７　ａ８　ｂ７　ｂ８ このようにして得られたディジタルイメージデータＣ１
〜ｃ４は、４ヒツトが１ビットに縮小され、１／２に縮
小されたディジタルイメージデータが得られる。例えば
、第４図（Ａ）に示すようなディジタルイメージパター
ンを１／２に縮小した場合、４ビツトの１エリア内は１
ビツトに縮小され、第４図（Ｂ）のイメージパターンが
得られる。このイメージパターンは、縮小前のパターン
が忠実に再現されたものとなる。

第５図は本発明の他の実施例を示すものであり。

第２図と同一物であるものには同一引用数字を用いたの
で重複する説明は省略するが、第２図に示す論理和縮小
回路６に間引き回路１０を設けた構成において第２図の
ものと相違する。

間引き回路１０は、第６図（Ａ）のようなディジタルイ
メージデータの水平（又は垂直）ライン方向の２ハイド
分（１６ｂｉｔ）のディジクルイメージデータ（ａｌ〜
ａ１６）をランチ回路６ａを介して取りこむと共に、２
段下の２パイＩ・分のディジタルイメージデータ（ｂｌ
〜ｂ１６）をう。

子回路６ｂを介して取りこみ、これらのデータのうちの
奇数（又は偶数）番目のデータ（ａｌ、ａ３、ａ５・−
＝ａ１５及びｂｌ、ｂ３．、ｂ５　・・・ｂｌ５）のみ
を第６図（Ｂ）のように選択出力する。間引き回路１０
より出力される奇数番目のデータはハスライン７を介し
てＲＡＭ４に転送され、ついで再びランチ回路５ａ、５
ｂに転送ののち、オア回路６Ｃ〜６ｆによる論理和回路
によって１／２に縮小する前述の処理が行われる。この
結果１間引き回路１０によって１／２に縮小され、更に
論理和回路によって１／２に縮小されて。

全体で１／４に縮小したことになる。このような２段階
の縮小処理手段により、論理和回路または間引き回路１
０のみにより、１／４に縮小する場合に比べ、再現性の
良いイメージを得ることができる。尚、１／３に縮小す
る場合にば、３×３ドツトづつのエリアに区分する処理
を行えばよい。

υ１ｊち、ｎピッＩ・エリアにすることにより任意の縮
小ができる。

（発明の効果） 以上説明した通り１本発明のイメージ縮小装置によれば
、縮小率に応じた行数および列故によって定まるエリア
に基づいてオリジナルイメージのデータを分割し、この
エリア内のデータの論理和をとって縮小を行うようにし
たため、縮小後のイメージパターンを元のイメージに近
似した高い再現性で得ることができる。

【図面の簡単な説明】

第１図（Ａ）、（Ｂ）はオリジナルイメージと従来の縮
小処理によるイメージを示すパターン図。 第２図は本発明の一実施例を示す結線図、第３図（Ａ）
、（Ｂ）は第２図の実施例による縮小処理を示すデータ
配列図、第４図（Ａ）、（Ｂ）はオリジナルイメージと
本発明の縮小処理によるイメージを示すパターン図、第
５図は本発明の他の実施例を示す結線図、第６図（Ａ）
、（Ｂ）は第５図の実施例による縮小処理を示すデータ
配列図。 符号の説明 １・・・ＲＯＭ、　２・・・ＣＰＵ。 ３・　・・コンソール。 ５・・・イメージ記憶装置。 ６・・・論理和縮小回路。 ６ａ、６ｂ・・・ラッチ回路。 ６ｃ〜６ｆ・・・オア回路。 １０・・・間引き回路。 特許出願人　冨士ゼロックス株式会社 代理人　弁理士　松　原　伸　之 代理人　弁理士　村　木　清　司 代理人　弁理士　平　１）　忠　ムａ：代理人　弁理士
　上　島　淳　− 代理人　弁理士　鈴　木　均 第３図 （Ａ）　（Ｂ） 第４図 （Ａ）　（Ｂ） 第５図 第６図 （Ａ） （Ｂ）

Claims (2)

【特許請求の範囲】
1. （１）　マトリクス状に配列されたオリジナルイメージ
   のデータの数を縮小率に応じた割合に減することによっ
   てイメージを所定のサイズに縮小するイメージ縮小装置
   において。 前記縮小率に応じた行数および列故によって定ま　３゜
   るエリアに基づいて前記オリジナルイメージのデータを
   分割し、該エリア内の全イメージデータの論理和をとっ
   て縮小イメージデータとして出力する論理和縮小回路を
   設けたことを特徴とするイメージ縮小装置。
2. （２）マトリクス状に配列されたオリジナルイメージの
   データの数を縮小率に応じた割合に減することによって
   イメージを所定のサイズに縮小するイメージ縮小装置に
   おいて。 行方向および列方向のオリジナルイメージデータから所
   定の間引き率でデータを間引いて出力する間引き回路と
   。 咳間引き回路より出力されるデータを前記間引率に応じ
   た行数および列故によって定まるエリアに基づいて分割
   し、該エリア内の全イメージデータの論理和をとって縮
   小イメージデータとして出力する論理和縮小回路を設け
   たことを特徴とするイメージ縮小装置。