JPH0444699A

JPH0444699A - 直列入力並列出力メモリ回路

Info

Publication number: JPH0444699A
Application number: JP2151909A
Authority: JP
Inventors: Toshiyuki Sugitani; 俊幸杉谷; Hidehiro Yamashita; 山下　英博
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1990-06-11
Filing date: 1990-06-11
Publication date: 1992-02-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、データ通信装置等に於いて用いられる直列入
力並列出力メモリ回路に関するものである。

（従来の技術）従来より、データ通信装置等に於いて、最初に入ってぎ
たデータを最初に取り出す先入れ先出しのメモリ回路が
数多く用いられている。

第２図は、従来より用いられている先入れ先出しのメモ
リ回路の一つの構成例を示すブロック図である。この回
路は、入力側に外部からシリアルのデータを入力する信
号線（２５１）と、メモリ回路に１個のデータの読み込
みを知らせる制御線（２７１）と、初段のデータ記憶器
のデータの有り無しを外部に示す信号線（２７３）とを
有し、又、出力側にメモリ回路内に記憶されている最も
古いデータを１個外部に出力する信号線（２６１）と、
メモリ回路に１個のデータの読み出しを知らせる制御線
（２７４）と、最終段のデータ記憶器のデータの有り無
しを外部に示す信号線（２７２）とを有している。

又、（２１１）から（２１Ｍ＞はデータ記憶器であり、
（２２１）から（２２Ｍ）はゲート回路を使った転送制
御回路であり、（２３１）から（２３Ｍ）は対応する（
２１１）から（２１Ｍ）のデータ記憶器のデータの有り
無しを記憶する状態記憶器である。状態記憶器（２３１
）から（２３Ｍ）は、２つの入力端子Ｓ及びＲと、２つ
の出力端子Ｑ及び蚕を有し、入力端子ｓｒこ正・くルス
を加えると・Ｑに０、互に１を出力すると共にその状態
の保持を行う。又、出力端子Ｑの値が１の時、対応する
データ記憶器にデータが有ることを示す。

次に上記のように構成したメモリ回路内部の動作を説明
をする。例としてデータ記憶器（２１３）にデータが有
り、データ記憶器（２１２）にデータが無く、この間で
データの転送が行なわれる場合について述べる。このと
き、状態記憶器（２３３）の出力はＱ＝１に、状態記憶
器（２３２）の出力はＱ＝Ｏになっている。転送制御回
路（２２２）は、次段の転送制御回路（２２１）が非動
作状態であるとぎ条件が成立し１を出力し、データ記憶
器（２１２）はデータの取り込みを行う。又、この転送
制御回路（２２２）の出力は当該段の状態記憶器（２３
２）の入力端子Ｓに伝えられ、状態記憶器（２３２）は
データ有りの状態になり、Ｑ＝１、Ｑ＝０を出力する。

同時に転送制御回路（２２２）の出力は状態記憶器（２
３１）の入力端子Ｒに伝えられ、状態記憶器（２３１）
はデータ無しの状態になり、Ｑ＝Ｏ１Ｑ＝１を出力する
。この時点に於いて、転送制御回路（２２２）の条件は
不成立となり０を出力し非動作状態となり、データの転
送を終了する。

上記のような構成からなる従来のメモリ回路では、基本
的には、−度に書き込むデータの個数と、−度に読み出
すデータの個数は同じであり変えることはできない。

しかしながら、データ通信装置等の応用例に於いては、
１個ずつ直列に入ってきたデータを−Ｈメモリ回路に蓄
え、４個や８個などのキャラクタ単位で一度に読み出し
、処理を行う場合がしばしばある。このように、書ぎ込
みを１側車位で行い、読み出しをＮ個単位で行う直列入
力並列比カメモリ回路、又は・データ記憶器をにビット
構成とし書き込みをに個単位で行い、読み出しをに×Ｎ
個単位で行う直列入力並列出力メモリ回路（以下、Ｋビ
ットインＫＸＮビットアウト直列入力並列出カメモリ回
路と記す）を構成する場合、第３図で示すような構成も
考えられる。この構成では、出力側に於いて、データの
出力用の信号線を最終段よりＮ段のデータ記憶器にそれ
ぞｈ設け、Ｎ個読み出しを可能とし、又、読み出し後デ
ータをＮ段ソフトさせるために、出力用制御線には、Ｎ
回のパルス信号を加える必要があり、外部にカウンタ回
路等のパルス発生手段が必要になる。

又・シフトレジスタを最終段に接続した例なども考えら
れるが、この場合も外部にパルス発生手段が必要となる
。尚、第３図中（３１１，）〜（３１Ｍ）はデータ記憶
器、（３２１）〜（３２Ｍ）は転送制御回路、（３３１
）〜（３３Ｍ）は状態記憶器であり、第２図と同じ機能
を有する。

（発明が解決しようとする課題）上記の従来例で述べた様にして直列入力並列出力メモリ
回路又はにビットインＫＸＮビットアウト直列入力並列
出カメモリ回路を構成した場合、外部にパルス発生回路
等が必要となり、回路構成が複雑になり回路規模も大き
くなる。又、このとき発生されるパルス信号間隔は、直
列入力並列出力メモリ回路のデータの転送速度に影響を
受けるため、素子のばらつきを考慮してパルス信号間隔
を設定する必要があり、高速なデータの読み出しは困難
となるという問題点を有していた。

本発明は、上記の点を改善するために創案され４こもの
であり、外部に複雑な回路を付加することなく、より簡
単な構成で、且つ、高速なデータの読み出しを可能にす
る直列入力並列出力メモリ回路又はにビットインＫＸＮ
ビットアウト直列入力並列出カメモリ回路を提供するこ
とを課題としている。

（課題を解決するための手段）かかる課題を解決した本発明の要旨は、１）外部制御信
号によってデータの入力と記憶を行う直列接続された１
ビットの複数段のデータ記憶器と、各々のデータ記憶器
と一対一に対応して設けられ、対応したデータ記憶器の
データの有り無しを示す状態記憶器と、前記状態記憶器
が示すデータの有無を調べながらデータを最終段方向の
データ記憶器ｔこ逐次詰めて転送する転送制御回路と、
最終段から所要数Ｎ個の上記データ記憶器の内容を読み
出す回路と、同読み出す回路の読み出し完了信号によっ
て最終段からＮ個までの状態記憶器をデータ無しの状態
にする出力制御回路によって構成され、直列入力される
データをＮ個毎並列出力することを特徴とする直列入力
並列出力メモリ回路２）外部制御信号によってデータの入力と記憶を行う直
列接続された複数ビットの複数段のデータ記憶器と、各
々のデータ記憶器と一対一に対応して設けられ当該デー
タ記憶器のデータの有り無しを示す状態記憶器と、前記
状態記憶器が示すデータの有無を調べながらデータを最
終段方向のデータ記憶器に逐次詰めて転送する転送制御
回路と、最終段から所要数Ｎ個の上記データ記憶器の内
容を読み出す回路と、同読み出す回路の読み出し完了信
号によって最終段からＮ個までの状態記憶器をデータ無
しの状態にする出力制御回路によって構成され、直列入
力されるデータをＮ個毎並列出力することを特徴とする
直列入力並列出力メモリ回路にある。

（作用）データ入力線（１５１）からのデータは、制御線（１７
３）から初段の状態記憶器（１３Ｍ）がデータ無しの信
号状態において、入力用制御線（１７１）のパルス信号
によって、データ記憶器（ＩＩＭ）に取り込まれる。取
り込まれたデータは転送制御回路によって最終段方向に
詰めて移送される。最終段からＮ個のデータ記憶器（１
１１）〜（ＩＩＮ）のデータはデータ出力線（１６１）
〜（１６Ｎ）によってパラレルに読み出される。読人出
されると出力用制御線（１７４）に正パルスが送られて
状態記憶器（１３１７〜（１３Ｎ、−）はデータ無しの
状態にされる。

この構成によって、最終段よりＮ個のデータ記憶器の内
容の読み出しが可能となり、且つ、最終段よりＮ段の状
態記憶器の状態をデータ無しの状態にすることにより、
Ｎ段の高速なデータの転送が可能な直列入力並列出力メ
モリ回路又はにビットインＫＸＮビットアウト直列入力
並列出力メモリ回路を実現している。そのため、回路構
成が非常に簡単になっており、又、外部に複雑な回路を
必要としない。

（実施例）以下本発明の一実施例について、図面を参照しながら説
明する。

第１図はデータ記憶器が１ビットメモリである本発明の
一実施例の構成を示すブロック図であり、直列入力並列
出力メモリ回路の出力部に於いて、最終段よりＮ個のデ
ータ記憶器の内容を読み出すためにＮ本の信号線を設け
、且つ、最銘段よりＮ段の状態記憶器の状態なデータ無
しの状態にするために、最終段よりＮ段の状態記憶器に
外部からの制御信号を加えるようにしたものである。

転送制御回路としてはゲート回路を使った。

第１図に於いて、（１１１）〜（ＩＩＭ）はデータ記憶
器である。それぞれのデータ記憶器は、端子Ｇに加えら
れた正パルスにより、入力端子りより入力された値を出
力端子Ｑに出力し、同時に保持する回路であり、前段の
出力端子Ｑと当該段の入力端子りとを接続するようにし
てＭ段のデータ記憶器（１１１）〜（ＩＩＭ）を直列に
接続している。又、初段のデータ記憶器（１１Ｍ）の入
力端子りにデータの入力線（１５１）を接続し、最終段
よりＮ段のデータ記憶器（１１１）から（ＩＩＮ）の出
力端子Ｑにデータの出力線（１６１）〜（１６Ｎ＞を接
続している。

（１２１）〜（１２Ｍ）はゲート回路を使った転送制御
回路であり、（１３１）〜（１３Ｍ）は対充するデータ
記憶器（１１１）〜（ＩＩＭ）のデータの有り無しを記
憶する状態記憶器である。

状態記憶器（１，３１）〜（１３Ｍ）は、２つの入力端
子Ｓ及びＲと、２つの出力端子Ｑ及びＱを有し、入力端
子Ｓに正パルスを加えると、Ｑに１、章に０を出力する
と共にその状態の保持を行い、入力端子Ｒに正パルスを
加えると、ＱにＯＳＱに１を出力すると共にその状態の
保持を行う。又、出力端子Ｑの値が１の時、対応するデ
ータ記憶器にデータが有ることを示す。

上記転送制御回路（１２１）〜（１２Ｍ）と、状態記憶
器（１３１）〜（１３Ｍ）によってデータの転送を行っ
ている。転送制御回路（１２ｉ）［ｉ＝１〜Ｍ以下同様
］の出力は当設のデータ記憶器（ｌｌｉ）の端子Ｇと、
当設の状態記憶器（１３ｉ）の入力端子Ｓと、前段の状
態記憶器（１３ｉ＋１）の入力端子Ｒに接続されている
。

又、状態記憶器（１３ｉ）の出力端子Ｑは次段の転送制
御回路（１２ｉ−１）の入力端子に、出力端子Ｑは当該
段の転送制御回路（１２ｉ）の入力端子に接続されてい
る。

（１７１）はデータの入力用制御線であり、（１７４）
はデータの出力用制御線である。（１７３）は、初段の
データ記憶器（１１−Ｍ）にデータが有るか無いかを示
しデータの書ぎ込みの可不可を出力する制御線であり、
（１７２）は、最終段のデータ記憶器（１１１）からデ
ータ記憶器（］、ＩＩＮのＮ個のデータ記憶器にデータ
が有るか無いかを示しＮ個のデータの読み出しの可不可
を出力する制御線である。ここで、該制御線は最終段か
らＮ段まで全てデータが無くともデータの転送時に状態
記憶回路（１３Ｎ）のＱの出力が−瞬０レベルを出力す
る為、次段の状態記憶器（１３Ｎ−１）の出力Ｑとの論
理積をとって誤動作を防止している。

（１４０）は、入力用制御線（１７１）の信号を初段の
転送制御回路（１２Ｍ）に伝える入力回路である。

（１８２）〜（１８Ｎ）は出力制御回路で、その出力端
子は当設の状態記憶器（１３Ｎ＞、（１３Ｎ−１）、（
１３２）の端子Ｒに接続され、入力端子には、次段の転
送制御回路の出力端子と、出力用制御線（１７４，）が
接続されている。

（１６１）〜（１６Ｎ）はそれぞれ当該段のデータ記憶
器の出力端子Ｑに接続されたデータ出力線である。

次に上記のように構成した直列入力並列出力メモリ回路
内部の動作の説明を行う。基本的な動作は、従来例と同
じであり、データの書き込み及び転送は従来例と同様に
して行われる。

続いて、本発明に係る、Ｎ段のデータの読み出し及び読
み出し後のデータの転送動作の説明を行う。データの読
み出しは、データ出力線（１６１）〜（１６Ｎ）から読
み出すことによって行われ、読み出し完了後に出力用制
御線（１７４）よりルベルの信号が入力される。同出力
用制御線は、通常Ｏレベルに保だ九でいるが、それをル
ベルにすると、状態記憶器（１３１）の入力端子Ｒには
直接、状態記憶器（１３２）〜（１３Ｎ）の入力端子Ｒ
には出力制御回路（１８２）〜（１８Ｎ）を通してルベ
ルが伝えられ、その結果、最終段よりＮ個の状態記憶器
（１３１）〜（１３Ｎ）はデータ無しの状態になる。こ
のとき、転送制御回路（１２Ｎ）は、前段の状態記憶器
（１３Ｎ＋１）の状態に無関係に非動作状態に保たれる
。続いて出力用制御線（１７４）を０レベルにすると、
転送制御回路（１２Ｎ）は、状態記憶器（１３Ｎ＋１）
がデー　タ有りの状態、即ちＱ＝１であれば動作状態と
なりデータの転送が上記の従来例と同様にして開始され
、最終的にＮ段の転送が完了した時点で静止状態になる
。つまり、本回路に於いて、出力用制御線（１７４）に
正パルスを加えると、最終段から第Ｎ段までのデータが
クリアされ、第１３Ｎ＋１段より前にデータが有れば・
それらのデータの転送が実行される。

上記のようにして直列入力並列出力メモリ回路を実現し
ている。又、ＫビットインＫＸＮビットアウト直列入力
並列出カメモリ回路もデータ記憶器をにビット構成とす
ることにより本実施例と同様にして実現できる。

（発明の効果）上記のように本発明は、高速動作可能な１ビットの直列
入力並列出力メモリ回路又はにビットインＫＸＮビット
アウト直列入力並列出カメモリ回路を簡単な回路構成に
よって実現でき実用上有効なるものである。

【図面の簡単な説明】

第１図は本発明の一実施例に於ける装置の構成を示すブ
ロック図、第２図は従来より用いられているメモリ回路
の一構成例を示すブロック図、第３図は従来より用いら
れている直列入力並列出力メモリ回路を用いて本発明の
回路と同等の動作をする回路を構成した場合の一構成例
を示すブロック図である。（１１１）　　〜　（ＩＩＭ）　　、　（２１１）　　
〜　（２１Ｍ）、（３１−１）〜（３１Ｍ）：　データ
記憶器（１２１）　　〜　（１２Ｍ）　　、　（２２１
）　　〜　（２２Ｍ）、（３２１）〜（３２Ｍ）：転送
制御回路（１３１）　　〜　（１３Ｍ）　　、　（２３
１）　　〜　（２３Ｍ）、（３３１）〜（３３Ｍ）：状
態記憶器（１８２）〜（１８Ｎ）：出力制御回路（１４
０）　　　（２４０）、（３４０）：入力制御回路（１５１）、（２５１）、（３５１）：データ入力線（１６１）　　〜　（１６Ｎ）　　、　（２６１＞　　
、　（３６１）〜（３６Ｎ）：　データ出力線（１７１）、（２７１）、（３７１ン：入力用制御線（１７２）、（２７２）、（３７２）：制御線（１７３
）　　　（２７３）、（３７３）：制御線（１７４）、
（２７４）、（３７４）：出力用制御線特代許理出人願　　人

Claims

【特許請求の範囲】１）外部制御信号によってデータの入力と記憶を行う直
列接続された１ビットの複数段のデータ記憶器と、各々
のデータ記憶器と一対一に対応して設けられ、対応した
データ記憶器のデータの有り無しを示す状態記憶器と、
前記状態記憶器が示すデータの有無を調べながらデータ
を最終段方向のデータ記憶器に逐次詰めて転送する転送
制御回路と、最終段から所要数Ｎ個の上記データ記憶器
の内容を読み出す回路と、同読み出す回路の読み出し完
了信号によって最終段からＮ個までの状態記憶器をデー
タ無しの状態にする出力制御回路によって構成され、直
列入力されるデータをＮ個毎並列出力することを特徴と
する直列入力並列出力メモリ回路。２）外部制御信号によってデータの入力と記憶を行う直
列接続された複数ビットの複数段のデータ記憶器と、各
々のデータ記憶器と一対一に対応して設けられ当該デー
タ記憶器のデータの有り無しを示す状態記憶器と、前記
状態記憶器が示すデータの有無を調べながらデータを最
終段方向のデータ記憶器に逐次詰めて転送する転送制御
回路と、最終段から所要数Ｎ個の上記データ記憶器の内
容を読み出す回路と、同読み出す回路の読み出し完了信
号によって最終段からＮ個までの状態記憶器をデータ無
しの状態にする出力制御回路によって構成され、直列入
力されるデータをＮ個毎並列出力することを特徴とする
直列入力並列出力メモリ回路。