JPH05173870A - メモリに情報を書き込み読み出す方法及びその装置 - Google Patents
メモリに情報を書き込み読み出す方法及びその装置Info
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- JPH05173870A JPH05173870A JP3355217A JP35521791A JPH05173870A JP H05173870 A JPH05173870 A JP H05173870A JP 3355217 A JP3355217 A JP 3355217A JP 35521791 A JP35521791 A JP 35521791A JP H05173870 A JPH05173870 A JP H05173870A
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Abstract
(57)【要約】
【目的】 出力時のデータのワード長を入力時のデータ
のワード長よりも長くしたり、短くしたりすることがで
きる、メモリに情報を書き込み読み出す方法及びその装
置を提供する。 【構成】 本発明による、複数の記憶エリアが行(row)
列(column)のマトリックスに配置された first-in firs
t-out （FIFO）メモリ１０にデータを書き込み、読み出
す方法及び装置においては、各ワードが第１の所定数の
ビットで表される一連の第１のワードを含むデータは、
前記一連の第１のワードを前記メモリ１０の選択された
記憶エリアに順次格納するよう前記メモリに書き込ま
れ、書き込まれた前記データは、各ワードが前記第１の
所定数と異なる第２の所定数のビットで表される一連の
第２のワードの形で、前記データが書き込まれた順序で
読み出される。
のワード長よりも長くしたり、短くしたりすることがで
きる、メモリに情報を書き込み読み出す方法及びその装
置を提供する。 【構成】 本発明による、複数の記憶エリアが行(row)
列(column)のマトリックスに配置された first-in firs
t-out （FIFO）メモリ１０にデータを書き込み、読み出
す方法及び装置においては、各ワードが第１の所定数の
ビットで表される一連の第１のワードを含むデータは、
前記一連の第１のワードを前記メモリ１０の選択された
記憶エリアに順次格納するよう前記メモリに書き込ま
れ、書き込まれた前記データは、各ワードが前記第１の
所定数と異なる第２の所定数のビットで表される一連の
第２のワードの形で、前記データが書き込まれた順序で
読み出される。
Description
【０００１】
【産業上の利用分野】本発明は、メモリにデータ（情
報）を書き込み、読み出す方法及びその装置に関し、特
に記憶エリア（領域）がマトリックス状に配置されたメ
モリに、データを書き込み読み出す方法及び装置に関す
る。
報）を書き込み、読み出す方法及びその装置に関し、特
に記憶エリア（領域）がマトリックス状に配置されたメ
モリに、データを書き込み読み出す方法及び装置に関す
る。
【０００２】
【発明が解決しようとする課題】最近の情報処理装置に
おいては、最適のデータ処理を行うために、長いビット
長、例えば１６ビットのワードのデータ(data of16-bit
words)を処理する第１のＣＰＵと、短いビット長、例
えば４ビットのワードのデータ（data of 4-bitwords)
を処理する第２のＣＰＵの２つのＣＰＵを含み、処理す
る内容によって２つのＣＰＵを選択的に使用するように
したシステムがある。この場合、第１のＣＰＵで処理さ
れた１６ビットのワードのデータを、例えば特開昭５８
−５３２５５号に開示された first-in first-out (FIF
O)メモリに格納し、格納されたデータを第２のＣＰＵで
処理するためには、１６ビットのワードのデータを４ビ
ットのワードのデータに交換しなければならない。しか
し、メモリにはそのような変換機能がないので、各記憶
エリアが４ビット容量の４つの FIFO メモリとバス・エ
クスチェンジャを設け、第１のＣＰＵで処理されたデー
タの各１６ビットのワードを４ビット宛の４つのワード
に分割して、その４つの 4-bitワードをシリースに順次
読み出して第２のＣＰＵで処理するようにしている。第
２のＣＰＵで処理した４ビットのワードのデータを第１
のＣＰＵで処理する場合は、その逆に、４つのシリース
の 4-bitワードをバス・エクスチェンジャを介して４つ
のメモリの対応するエリアにそれぞれ格納し、それら４
つの４ビットのワードをパラレルに読み出して１６ビッ
トのワードのデータとして第２のＣＰＵで処理するよう
にしていた。このようなメモリの使用方法については、
例えば特開昭５６−１０１２６１号に開示されている。
おいては、最適のデータ処理を行うために、長いビット
長、例えば１６ビットのワードのデータ(data of16-bit
words)を処理する第１のＣＰＵと、短いビット長、例
えば４ビットのワードのデータ（data of 4-bitwords)
を処理する第２のＣＰＵの２つのＣＰＵを含み、処理す
る内容によって２つのＣＰＵを選択的に使用するように
したシステムがある。この場合、第１のＣＰＵで処理さ
れた１６ビットのワードのデータを、例えば特開昭５８
−５３２５５号に開示された first-in first-out (FIF
O)メモリに格納し、格納されたデータを第２のＣＰＵで
処理するためには、１６ビットのワードのデータを４ビ
ットのワードのデータに交換しなければならない。しか
し、メモリにはそのような変換機能がないので、各記憶
エリアが４ビット容量の４つの FIFO メモリとバス・エ
クスチェンジャを設け、第１のＣＰＵで処理されたデー
タの各１６ビットのワードを４ビット宛の４つのワード
に分割して、その４つの 4-bitワードをシリースに順次
読み出して第２のＣＰＵで処理するようにしている。第
２のＣＰＵで処理した４ビットのワードのデータを第１
のＣＰＵで処理する場合は、その逆に、４つのシリース
の 4-bitワードをバス・エクスチェンジャを介して４つ
のメモリの対応するエリアにそれぞれ格納し、それら４
つの４ビットのワードをパラレルに読み出して１６ビッ
トのワードのデータとして第２のＣＰＵで処理するよう
にしていた。このようなメモリの使用方法については、
例えば特開昭５６−１０１２６１号に開示されている。
【０００３】しかしながら、このようにバスエキスチェ
ンジャを用いて４ビットのワードのデータを１６ビット
のワードのデータに、またはその逆に変換するため、デ
ータ処理に時間がかかり、システム全体の処理能力が低
下するという問題がある。また、ハードウエアが頻雑に
なり充分な性能が得られないという問題がある。
ンジャを用いて４ビットのワードのデータを１６ビット
のワードのデータに、またはその逆に変換するため、デ
ータ処理に時間がかかり、システム全体の処理能力が低
下するという問題がある。また、ハードウエアが頻雑に
なり充分な性能が得られないという問題がある。
【０００４】本発明の目的は、上記のような従来技術の
問題を解決するためバスエキスチェンジャのような中間
装置を用いずに、複数の記憶エリアがマトリックスに配
置されたメモリに書き込まれた長いビット長の各ワード
を、短いビット長の複数のワードのデータとして順次読
みだし、また逆に短いビット長の複数のワードのデータ
を順次書き込み、書き込まれた複数のワードのデータを
パラレルに長いビット長のワードのデータとして読み出
すようなメモリにデータを書き込み、読み出す方法及び
装置を提供することである。
問題を解決するためバスエキスチェンジャのような中間
装置を用いずに、複数の記憶エリアがマトリックスに配
置されたメモリに書き込まれた長いビット長の各ワード
を、短いビット長の複数のワードのデータとして順次読
みだし、また逆に短いビット長の複数のワードのデータ
を順次書き込み、書き込まれた複数のワードのデータを
パラレルに長いビット長のワードのデータとして読み出
すようなメモリにデータを書き込み、読み出す方法及び
装置を提供することである。
【０００５】
【課題を解決するための手段】本発明は、上記課題を解
決するために複数の記憶エリアが行及び列に配置された
メモリにデータを書き込み、読み出す方法及び装置にお
いては、各ワードが第１の所定数のビットで表される一
連の第１のワードを含むデータは、前記一連の第１のワ
ードを前記メモリの選択された記憶エリアに順次格納す
るよう前記メモリに書き込まれ、書き込まれた前記デー
タは、各ワードが前記第１の所定数と異なる第２の所定
数のビットで表される一連の第２のワードの形で、前記
データが書き込まれた順序で読み出される。
決するために複数の記憶エリアが行及び列に配置された
メモリにデータを書き込み、読み出す方法及び装置にお
いては、各ワードが第１の所定数のビットで表される一
連の第１のワードを含むデータは、前記一連の第１のワ
ードを前記メモリの選択された記憶エリアに順次格納す
るよう前記メモリに書き込まれ、書き込まれた前記デー
タは、各ワードが前記第１の所定数と異なる第２の所定
数のビットで表される一連の第２のワードの形で、前記
データが書き込まれた順序で読み出される。
【０００６】さらに本発明によれば、複数の記憶エリア
が行及び列に配置されたメモリにデータを書き込み、読
み出す方法は、各ワードが短いビット長で表される一連
のワードを含むデータを、各行の所定数の記憶エリアに
同数の前記短ワードを含むデータを、各行の所定数の記
憶エリアに同数の前記短ワードを格納しながら、前記一
連の短ワードが前記行に順次格納されるように、前記メ
モリに書き込む工程及び前記各行に格納された所定数の
短ワードを一度に読み出しながら、前記メモリから前記
データを格納されたと同じ順序で読み出す工程を含む。
が行及び列に配置されたメモリにデータを書き込み、読
み出す方法は、各ワードが短いビット長で表される一連
のワードを含むデータを、各行の所定数の記憶エリアに
同数の前記短ワードを含むデータを、各行の所定数の記
憶エリアに同数の前記短ワードを格納しながら、前記一
連の短ワードが前記行に順次格納されるように、前記メ
モリに書き込む工程及び前記各行に格納された所定数の
短ワードを一度に読み出しながら、前記メモリから前記
データを格納されたと同じ順序で読み出す工程を含む。
【０００７】さらに本発明によれば、複数の記憶エリア
が行及び列に配置されたメモリにデータを書き込み、読
み出す方法は、各ワードが長いビット長で表される一連
の長ワードを含むデータを、各行に一つの長ワードを格
納しながら、前記長ワードを前記メモリの行に順次書き
込む工程、及び前記各行に格納された１つの長ワードを
分割して、分割された短ワードを順次読み出しながら、
前記メモリから前記データを格納されたと同じ順序で読
み出す工程を含む。
が行及び列に配置されたメモリにデータを書き込み、読
み出す方法は、各ワードが長いビット長で表される一連
の長ワードを含むデータを、各行に一つの長ワードを格
納しながら、前記長ワードを前記メモリの行に順次書き
込む工程、及び前記各行に格納された１つの長ワードを
分割して、分割された短ワードを順次読み出しながら、
前記メモリから前記データを格納されたと同じ順序で読
み出す工程を含む。
【０００８】さらに本発明によれば、複数の記憶エリア
が行及び列に配置されたメモリにデータを書き込み、読
み出す装置は、受け取ったデータに含まれる、各ワード
が長いビット長で表される一連の長ワードを、各長ワー
ドを前記メモリの一つの行の所定数の記憶エリアに分散
して格納しながら、メモリの行に順次格納する入力手段
と、前記エリアの各行の前記所定数の記憶エリアから順
次それに格納されている短ワードを読み出しながら、前
記入力手段によって書き込まれた順に前記長データを前
記メモリから読み出す出力手段とを備えて構成される。
が行及び列に配置されたメモリにデータを書き込み、読
み出す装置は、受け取ったデータに含まれる、各ワード
が長いビット長で表される一連の長ワードを、各長ワー
ドを前記メモリの一つの行の所定数の記憶エリアに分散
して格納しながら、メモリの行に順次格納する入力手段
と、前記エリアの各行の前記所定数の記憶エリアから順
次それに格納されている短ワードを読み出しながら、前
記入力手段によって書き込まれた順に前記長データを前
記メモリから読み出す出力手段とを備えて構成される。
【０００９】さらに本発明によれば、複数の記憶エリア
が行及び列に配置されたメモリにデータを書き込み、読
み出す装置は、受け取ったデータに含まれる、各ワード
が短いビット長で表される一連の短ワードを、所定数の
短ワードを前記メモリの一つの行の同数の記憶エリアに
格納しながら、メモリの行に順次格納する入力手段と、
前記メモリの各行の前記所定数の記憶エリアに格納され
ている前記短ワードを一つの長ワードとして一度に読み
出しながら、前記入力手段によって書き込まれた順に前
記短データを前記メモリから読み出す出力手段とを備え
て構成される。
が行及び列に配置されたメモリにデータを書き込み、読
み出す装置は、受け取ったデータに含まれる、各ワード
が短いビット長で表される一連の短ワードを、所定数の
短ワードを前記メモリの一つの行の同数の記憶エリアに
格納しながら、メモリの行に順次格納する入力手段と、
前記メモリの各行の前記所定数の記憶エリアに格納され
ている前記短ワードを一つの長ワードとして一度に読み
出しながら、前記入力手段によって書き込まれた順に前
記短データを前記メモリから読み出す出力手段とを備え
て構成される。
【００１０】
【実施例】本発明の一実施例を図１を参照して説明す
る。図１において１０はそれぞれｎ、例えばｎ＝４ビッ
トの長さの容量をもった記憶エリアAik(i=1,2,3,..n. k
=1,2,3,.m)が行、列のマトリックスに配置されたfirst-
in first-out (FIFO) メモリである。
る。図１において１０はそれぞれｎ、例えばｎ＝４ビッ
トの長さの容量をもった記憶エリアAik(i=1,2,3,..n. k
=1,2,3,.m)が行、列のマトリックスに配置されたfirst-
in first-out (FIFO) メモリである。
【００１１】例えば低速ＣＰＵ（図示せず）によって処
理された４ビットの短ワードＤ1,Ｄ2,Ｄ3,．．．を１６
ビットの長ワードを処理するようにした高速ＣＰＵ（図
示せず）で処理するものと仮定する。短ワードＤ1,Ｄ2,
Ｄ3,Ｄ4 をメモリ１０の第１行の記憶エリアＡ11，Ａ1
2，Ａ13，Ａ14に順次格納する。ついで短ワードＤ5,Ｄ
6,Ｄ7,Ｄ8 を第２行の記憶エリアＡ21，Ａ22，Ａ23，Ａ
24に順次格納する。このように低速ＣＰＵによって得ら
れた４ビット・ワードはメモリ１０の各行に４つの短ワ
ードが格納されるようにして、それぞれの行に順次格納
される。
理された４ビットの短ワードＤ1,Ｄ2,Ｄ3,．．．を１６
ビットの長ワードを処理するようにした高速ＣＰＵ（図
示せず）で処理するものと仮定する。短ワードＤ1,Ｄ2,
Ｄ3,Ｄ4 をメモリ１０の第１行の記憶エリアＡ11，Ａ1
2，Ａ13，Ａ14に順次格納する。ついで短ワードＤ5,Ｄ
6,Ｄ7,Ｄ8 を第２行の記憶エリアＡ21，Ａ22，Ａ23，Ａ
24に順次格納する。このように低速ＣＰＵによって得ら
れた４ビット・ワードはメモリ１０の各行に４つの短ワ
ードが格納されるようにして、それぞれの行に順次格納
される。
【００１２】次にメモリ１０に格納されたデータを高速
ＣＰＵで処理するため読み出すときは、メモリの各行に
格納されている４つの短ワードを１つの１６ビットの長
ワードとして一度に読み出すようにする。すなわち最初
にメモリの第１行の記憶エリアＡ11，Ａ12，Ａ13，Ａ14
に格納されている１６ビットを１つの長ワードとして一
度に読み出し、次に第２行の記憶エリアＡ21，Ａ22，Ａ
23，Ａ24に格納された１６ビットが一度に読み出され
る。このように、メモリのそれぞれの行から書き込まれ
た順にデータが読み出され、各行に格納された１６ビッ
トは一度に読み出される。
ＣＰＵで処理するため読み出すときは、メモリの各行に
格納されている４つの短ワードを１つの１６ビットの長
ワードとして一度に読み出すようにする。すなわち最初
にメモリの第１行の記憶エリアＡ11，Ａ12，Ａ13，Ａ14
に格納されている１６ビットを１つの長ワードとして一
度に読み出し、次に第２行の記憶エリアＡ21，Ａ22，Ａ
23，Ａ24に格納された１６ビットが一度に読み出され
る。このように、メモリのそれぞれの行から書き込まれ
た順にデータが読み出され、各行に格納された１６ビッ
トは一度に読み出される。
【００１３】本発明の他の実施例を図２を参照して説明
する。この実施例は、例えば高速ＣＰＵ（図示せず）に
よって処理された１６ビットの長ワード２０，３０を４
ビットの短ワードを処理する低速ＣＰＵによって処理す
る場合に用いられる。長ワード２０，３０，．．．はそ
れぞれメモリ１０の第１行、第２行、．．．に順次格納
される。この場合、１６ビットの長ワードは４つの短ワ
ードに分割され、それぞれの短ワードが一つの行の４つ
の記憶エリアに格納される。例えば長ワード２０は４ビ
ットの短ワードＤ1,Ｄ2,Ｄ3,Ｄ4 に分割され、それぞれ
第１行の記憶エリアＡ11，Ａ12，Ａ13，Ａ14にパラレル
に格納され、長ワード３０は４ビットの短ワードＤ5,Ｄ
6,Ｄ7,Ｄ8 に分割され、それぞれ第２行の記憶エリアＡ
21，Ａ22，Ａ23，Ａ24にパラレルに格納される。このよ
うに格納されたデータを低速ＣＰＵで処理するため読み
出すときは、まず第１行の記憶エリアＡ11，Ａ12，Ａ1
3，Ａ14に格納された短ワードＤ1,Ｄ2,Ｄ3,Ｄ4 が順次
に読み出され、ついで第２行の記憶エリアＡ21，Ａ22，
Ａ23，Ａ24に格納された短ワードＤ5,Ｄ6,Ｄ7,Ｄ8 が順
次読み出される。このようにして、長データ２０，３
０，．．．は短ワードＤ1,Ｄ2,Ｄ3,Ｄ4,Ｄ5,Ｄ6,Ｄ7,Ｄ
8 としてメモリの行から順次読み出される。
する。この実施例は、例えば高速ＣＰＵ（図示せず）に
よって処理された１６ビットの長ワード２０，３０を４
ビットの短ワードを処理する低速ＣＰＵによって処理す
る場合に用いられる。長ワード２０，３０，．．．はそ
れぞれメモリ１０の第１行、第２行、．．．に順次格納
される。この場合、１６ビットの長ワードは４つの短ワ
ードに分割され、それぞれの短ワードが一つの行の４つ
の記憶エリアに格納される。例えば長ワード２０は４ビ
ットの短ワードＤ1,Ｄ2,Ｄ3,Ｄ4 に分割され、それぞれ
第１行の記憶エリアＡ11，Ａ12，Ａ13，Ａ14にパラレル
に格納され、長ワード３０は４ビットの短ワードＤ5,Ｄ
6,Ｄ7,Ｄ8 に分割され、それぞれ第２行の記憶エリアＡ
21，Ａ22，Ａ23，Ａ24にパラレルに格納される。このよ
うに格納されたデータを低速ＣＰＵで処理するため読み
出すときは、まず第１行の記憶エリアＡ11，Ａ12，Ａ1
3，Ａ14に格納された短ワードＤ1,Ｄ2,Ｄ3,Ｄ4 が順次
に読み出され、ついで第２行の記憶エリアＡ21，Ａ22，
Ａ23，Ａ24に格納された短ワードＤ5,Ｄ6,Ｄ7,Ｄ8 が順
次読み出される。このようにして、長データ２０，３
０，．．．は短ワードＤ1,Ｄ2,Ｄ3,Ｄ4,Ｄ5,Ｄ6,Ｄ7,Ｄ
8 としてメモリの行から順次読み出される。
【００１４】次に、上述のようなデータの書き込み、読
み出しを行う本発明の装置の１実施例を図３を参照して
説明する。図３において、データ入力回路２は高速ＣＰ
Ｕ（図示せず）から一連の長ワードを受け取り、これを
書き込み制御回路６によって制御されるコラム選択回路
４、及び行選択回路８を介してメモリ１０に図２に示す
ように、各長ワードを１つの行の所定数の記憶エリアに
格納しながら、メモリの行の順次書き込む。
み出しを行う本発明の装置の１実施例を図３を参照して
説明する。図３において、データ入力回路２は高速ＣＰ
Ｕ（図示せず）から一連の長ワードを受け取り、これを
書き込み制御回路６によって制御されるコラム選択回路
４、及び行選択回路８を介してメモリ１０に図２に示す
ように、各長ワードを１つの行の所定数の記憶エリアに
格納しながら、メモリの行の順次書き込む。
【００１５】例えばこの装置が、高速ＣＰＵから１６ビ
ットの長ワードがあたえられ、これをそれぞれ４ビット
の４つの短ワードとして低速ＣＰＵに与えられるのに用
いられるものとして、装置の構造を説明する。この場
合、高速ＣＰＵ（図示せず）とデータ入力回路２の間に
は図では一本の線で表されているが、実際は１６本のビ
ット線で接続され、高速ＣＰＵの１ワードの１６ビット
がパラレルにデータ入力回路２に与えられる。また、メ
モリ１０は各４ビットの容量をもった記憶エリアが図２
に示すように、行、列のマトリックス状に配置されてお
り、与えられた１６ビットの１ワードは、メモリ１０の
１つの行の連続する４つの記憶エリアの組、例えば図２
の第ｉ行のＡi1 to Ａi4、一般的にはＡik to Ａi(k+3)
(i,kは正の整数）の４つの記憶エリアの組に書き込まれ
る。書き込みコラム選択回路４のゲート回路Ｃ1,Ｃ2,Ｃ
3,Ｃ4,．．．はそれぞれメモリ１０のそれぞれのコラム
に対応する。データ入力回路２の出力は入力される長ワ
ードのビット数に対応して、１６本のビット線を含み、
１６本のビット回路の入力側にパラレルに接続されてい
る。また、ゲート回路Ｃ1,Ｃ2,Ｃ3,Ｃ4,．．．の出力側
はそれぞれ対応するコラムのデータ書き込み線に接続さ
れている。
ットの長ワードがあたえられ、これをそれぞれ４ビット
の４つの短ワードとして低速ＣＰＵに与えられるのに用
いられるものとして、装置の構造を説明する。この場
合、高速ＣＰＵ（図示せず）とデータ入力回路２の間に
は図では一本の線で表されているが、実際は１６本のビ
ット線で接続され、高速ＣＰＵの１ワードの１６ビット
がパラレルにデータ入力回路２に与えられる。また、メ
モリ１０は各４ビットの容量をもった記憶エリアが図２
に示すように、行、列のマトリックス状に配置されてお
り、与えられた１６ビットの１ワードは、メモリ１０の
１つの行の連続する４つの記憶エリアの組、例えば図２
の第ｉ行のＡi1 to Ａi4、一般的にはＡik to Ａi(k+3)
(i,kは正の整数）の４つの記憶エリアの組に書き込まれ
る。書き込みコラム選択回路４のゲート回路Ｃ1,Ｃ2,Ｃ
3,Ｃ4,．．．はそれぞれメモリ１０のそれぞれのコラム
に対応する。データ入力回路２の出力は入力される長ワ
ードのビット数に対応して、１６本のビット線を含み、
１６本のビット回路の入力側にパラレルに接続されてい
る。また、ゲート回路Ｃ1,Ｃ2,Ｃ3,Ｃ4,．．．の出力側
はそれぞれ対応するコラムのデータ書き込み線に接続さ
れている。
【００１６】書き込み制御回路６は、その長ワードを格
納すべき記憶エリアの位置するコラムと行をそれぞれコ
ラム選択回路４と書き込み行選択回路８により指定す
る。例えば、１６ビットの長ワードを、メモリ１０の第
１行の各ビット容量の記憶エリアＡ11，Ａ12，Ａ13，Ａ
14（図２）に格納する場合は、行選択回路８により第１
行をＡctive にし、またコラム選択回路４の前記記憶エ
リアに対応するゲート回路Ｃ1,Ｃ2,Ｃ3,Ｃ4 がＡctive
となる。データ入力回路の受け取った長ワードの１６ビ
ットは、Ａctive になったゲート回路Ｃ1,Ｃ2,Ｃ3,Ｃ4
を介して、メモリ１０の第１行の指定された記憶エリア
に格納される。
納すべき記憶エリアの位置するコラムと行をそれぞれコ
ラム選択回路４と書き込み行選択回路８により指定す
る。例えば、１６ビットの長ワードを、メモリ１０の第
１行の各ビット容量の記憶エリアＡ11，Ａ12，Ａ13，Ａ
14（図２）に格納する場合は、行選択回路８により第１
行をＡctive にし、またコラム選択回路４の前記記憶エ
リアに対応するゲート回路Ｃ1,Ｃ2,Ｃ3,Ｃ4 がＡctive
となる。データ入力回路の受け取った長ワードの１６ビ
ットは、Ａctive になったゲート回路Ｃ1,Ｃ2,Ｃ3,Ｃ4
を介して、メモリ１０の第１行の指定された記憶エリア
に格納される。
【００１７】メモリ１０に書き込まれた長ワードは、書
き込まれたときの順序と同じ順序でメモリ１０の記憶エ
リアから読み出される。すなわち、読み出し制御回路１
２は書き込まれたと同じ順序に長ワードの格納された記
憶エリアを指定する。例えば記憶エリアがＡ11，Ａ12，
Ａ13，Ａ14を読み出す場合は、読み出し制御回路１２は
行選択回路８によりメモリの第１行をアクティブにし、
また読み出しコラム選択回路１４により、前記記憶エリ
アに対応するゲート回路Ｃ1,Ｃ2,Ｃ3,Ｃ4 を順にＡctiv
e にする。読み出しコラム選択回路１４の各ゲート回路
の出力側は４本のビット線でパラレルにデータ出力回路
１６の入力側と接続されている。これにより、第１行の
前記記憶エリアに格納されていた１６ビットの長ワード
は各４ビットの４つの短ワードとして、ゲート回路Ｃ1,
Ｃ2,Ｃ3,Ｃ4 を介してデータ出力回路１６に順次読み出
される。読み出された４つの短ワードは順次低速ＣＰＵ
（図示せず）に与えられる。
き込まれたときの順序と同じ順序でメモリ１０の記憶エ
リアから読み出される。すなわち、読み出し制御回路１
２は書き込まれたと同じ順序に長ワードの格納された記
憶エリアを指定する。例えば記憶エリアがＡ11，Ａ12，
Ａ13，Ａ14を読み出す場合は、読み出し制御回路１２は
行選択回路８によりメモリの第１行をアクティブにし、
また読み出しコラム選択回路１４により、前記記憶エリ
アに対応するゲート回路Ｃ1,Ｃ2,Ｃ3,Ｃ4 を順にＡctiv
e にする。読み出しコラム選択回路１４の各ゲート回路
の出力側は４本のビット線でパラレルにデータ出力回路
１６の入力側と接続されている。これにより、第１行の
前記記憶エリアに格納されていた１６ビットの長ワード
は各４ビットの４つの短ワードとして、ゲート回路Ｃ1,
Ｃ2,Ｃ3,Ｃ4 を介してデータ出力回路１６に順次読み出
される。読み出された４つの短ワードは順次低速ＣＰＵ
（図示せず）に与えられる。
【００１８】以上は、高速ＣＰＵから受け取った一つの
長ワードを、複数の短ワードとして低速ＣＰＵに順次与
える場合について説明したが、低速ＣＰＵから順次受け
取った複数の短ワードを１つの長ワードとして高速ＣＰ
Ｕに与える場合も基本的には同じ回路構成の装置で実行
できる。但しこの場合、データ入力回路の出力側は４本
のビット線で書き込みコラム選択回路４の各ゲート回路
にパラレルに接続され、データ出力回路１６の入力側は
１６本のビット線で、読み出しコラム選択回路１４の各
４つのゲート回路の組にパラレルに接続されている。従
って、４ビットの短ワードが順次与えられた場合、書き
込み制御回路６は書き込みコラム選択回路４の書き込ま
れる記憶エリアのコラムに対応するゲート回路Ｃ1,Ｃ2,
Ｃ3,Ｃ4を順次Ａctive にし、またその記憶エリアの位
置する行を行選択回路８によりＡctive にする。これに
より、４ビットの短ワードは順次、メモリ１０の選択さ
れた記憶エリアに格納される。一方、読み出し制御回路
１２は、メモリ１０に格納された短ワードを、書き込ま
れた順序で４つの短ワードづつ読み出すよう行選択回路
８と読み出しコラム選択回路１４で４つのコラムに対応
するゲート回路がＡctive にされたとすると、選択され
た行の選択されたコラムにある４つの記憶エリアにある
４つの短ワードが一度に読み出される。データ出力回路
１６はこの４つの短ワードを１６ビットの一つの長ワー
ドとして高速ＣＰＵ（図示せず）に与える。
長ワードを、複数の短ワードとして低速ＣＰＵに順次与
える場合について説明したが、低速ＣＰＵから順次受け
取った複数の短ワードを１つの長ワードとして高速ＣＰ
Ｕに与える場合も基本的には同じ回路構成の装置で実行
できる。但しこの場合、データ入力回路の出力側は４本
のビット線で書き込みコラム選択回路４の各ゲート回路
にパラレルに接続され、データ出力回路１６の入力側は
１６本のビット線で、読み出しコラム選択回路１４の各
４つのゲート回路の組にパラレルに接続されている。従
って、４ビットの短ワードが順次与えられた場合、書き
込み制御回路６は書き込みコラム選択回路４の書き込ま
れる記憶エリアのコラムに対応するゲート回路Ｃ1,Ｃ2,
Ｃ3,Ｃ4を順次Ａctive にし、またその記憶エリアの位
置する行を行選択回路８によりＡctive にする。これに
より、４ビットの短ワードは順次、メモリ１０の選択さ
れた記憶エリアに格納される。一方、読み出し制御回路
１２は、メモリ１０に格納された短ワードを、書き込ま
れた順序で４つの短ワードづつ読み出すよう行選択回路
８と読み出しコラム選択回路１４で４つのコラムに対応
するゲート回路がＡctive にされたとすると、選択され
た行の選択されたコラムにある４つの記憶エリアにある
４つの短ワードが一度に読み出される。データ出力回路
１６はこの４つの短ワードを１６ビットの一つの長ワー
ドとして高速ＣＰＵ（図示せず）に与える。
【００１９】以上、高速ＣＰＵから受け取った一つの長
ワードを、複数の短ワードとして低速ＣＰＵに順次与え
るのに使用する回路の構成と、低速ＣＰＵから順次受け
取った複数の短ワードを１つの長ワードとして高速ＣＰ
Ｕに与えるのに用いる回路の構成を別々に説明したが、
両者は基本的には共通する部分が多く、書き込み制御回
路６と読み出し制御回路１２の制御モードを変更するこ
とにより、一つの装置を両者に共通に使用することが可
能である。
ワードを、複数の短ワードとして低速ＣＰＵに順次与え
るのに使用する回路の構成と、低速ＣＰＵから順次受け
取った複数の短ワードを１つの長ワードとして高速ＣＰ
Ｕに与えるのに用いる回路の構成を別々に説明したが、
両者は基本的には共通する部分が多く、書き込み制御回
路６と読み出し制御回路１２の制御モードを変更するこ
とにより、一つの装置を両者に共通に使用することが可
能である。
【００２０】
【発明の効果】以上説明したように、本発明によれば出
力時のデータのワード長を入力時のデータのワード長よ
りも長くしたり、短くしたりすることができるので、ワ
ード長の異なるＣＰＵ間でデータの交換を高速におこな
うことが可能になり、システム全体の処理速度を向上す
ることができる。
力時のデータのワード長を入力時のデータのワード長よ
りも長くしたり、短くしたりすることができるので、ワ
ード長の異なるＣＰＵ間でデータの交換を高速におこな
うことが可能になり、システム全体の処理速度を向上す
ることができる。
【図１】本発明の一実施例による方法を説明するための
ブロック図である。
ブロック図である。
【図２】本発明の他の実施例による方法を説明するため
のブロック図である。
のブロック図である。
【図３】本発明の一実施例による装置の構成を示すブロ
ック図である。
ック図である。
２ データ入力回路 ４ コラム選択回路 ６ 書き込み制御回路 ８ 行選択回路 １０ first-in first-out (FIFO) メモリ １２ 読み出し制御回路 １４ 読み出しコラム選択回路 １６ データ出力回路 ２０，３０ 長ワード
Claims (9)
- 【請求項１】 複数の記憶領域が行及び列に配置された
メモリに情報を書き込み、読み出す方法であって以下の
工程を含むもの。各ワードが第１の所定数のビットで表
される第１のワードを含む情報を前記メモリの選択され
た記憶領域に順次格納するよう前記メモリに書き込む工
程、 上記工程で書き込まれた前記情報を、各ワードが前記第
１の所定数と異なる第２の所定数のビットで表される第
２のワードの形で、前記情報が書き込まれた順序で読み
出す工程。 - 【請求項２】 複数の記憶領域が行及び列に配置された
メモリに情報を書き込み、読み出す方法であって以下の
工程を含むもの。各ワードが短いビット長で表されるワ
ードを含む情報を、各行の所定数の記憶領域に同数の前
記短ワードを格納しながら、前記短ワードが前記行に順
次格納されるように、前記メモリに書き込む工程、 上記工程で前記各行に格納された所定数の短ワードを一
度に読み出しながら、前記メモリから前記情報を格納さ
れたと同じ順序で読み出す工程。 - 【請求項３】 複数の記憶領域が行及び列に配置された
first-in first-out(FIFO) メモリに情報を書き込み、
読み出す方法であって、以下の工程を含むもの。各ワー
ドが長いビット長で表される長ワードを含む情報を、各
行に１つの長ワードを格納しながら、前記長ワードを前
記メモリの行に順次書き込む工程、 上記工程で前記各行に格納された１つの長ワードを所定
数の短いビット長の短ワードに分割して、分割された短
ワードを順次読み出しながら、前記メモリから前記情報
を格納されたと同じ順序で読み出すこと。 - 【請求項４】 複数の記憶領域が行及び列に配置された
メモリに情報を書き込み、読み出す装置であって、以下
の構成を含むもの。受け取った情報に含まれる、各ワー
ドが長いビット長で表される一連の長ワードを、各長ワ
ードを前記メモリの一つの行の所定数の記憶エリアに分
散して格納しながら、メモリの行に順次格納する入力手
段、 前記メモリの各行の前記所定数の記憶領域から順次それ
に格納されている短ワードを読み出しながら、前記入力
手段によって書き込まれた順に前記長データを前記メモ
リから読み出す出力手段。 - 【請求項５】 複数の記憶領域が行及び列に配置された
メモリに情報を書き込み、読み出す装置であって、以下
の構成を含むもの。受け取った情報に含まれる、各ワー
ドが短いビット長で表される一連の短ワードを、所定数
の短ワードを前記メモリの一つの行の同数の記憶領域に
格納しながら、メモリの行に順次格納する入力手段、 前記メモリの各行の前記所定数の記憶領域に格納されて
いる前記短ワードを１つの長ワードとして一度に読み出
しながら、前記入力手段によって書き込まれた順に前記
情報を前記メモリから読み出す出力手段。 - 【請求項６】複数のビットデータで構成されるワード情
報を記憶するための記憶装置であって、行及び列に配置
され、情報を所定の領域に保持するための複数の記憶領
域と、この記憶領域に上記ワード情報を行方向に順次格
納するための情報入力手段とを備えた記憶装置。 - 【請求項７】上記情報入力手段により入力されている情
報を所定数のワード毎に一括した情報として、上記記憶
領域から取り出すための出力手段を更に備えていること
を特徴とする請求項６記載の記憶装置。 - 【請求項８】上記記憶領域の特定の行を選択するための
選択手段を更に備えていることを特徴とする請求項６記
載の記憶装置。 - 【請求項９】上記記憶領域の各行に整数個のワード情報
を記憶するための制御手段を更に備えていることを特徴
とする請求項６記載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3355217A JPH05173870A (ja) | 1991-12-20 | 1991-12-20 | メモリに情報を書き込み読み出す方法及びその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3355217A JPH05173870A (ja) | 1991-12-20 | 1991-12-20 | メモリに情報を書き込み読み出す方法及びその装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05173870A true JPH05173870A (ja) | 1993-07-13 |
Family
ID=18442634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3355217A Pending JPH05173870A (ja) | 1991-12-20 | 1991-12-20 | メモリに情報を書き込み読み出す方法及びその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05173870A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6090489B1 (ja) * | 2016-03-01 | 2017-03-08 | 日本電気株式会社 | エラー検知装置、記憶装置およびエラー訂正方法 |
-
1991
- 1991-12-20 JP JP3355217A patent/JPH05173870A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6090489B1 (ja) * | 2016-03-01 | 2017-03-08 | 日本電気株式会社 | エラー検知装置、記憶装置およびエラー訂正方法 |
| US10423488B2 (en) | 2016-03-01 | 2019-09-24 | Nec Corporation | Error detection device, storage apparatus and error correction method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990916 |