JPS6132297A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS6132297A JPS6132297A JP15600984A JP15600984A JPS6132297A JP S6132297 A JPS6132297 A JP S6132297A JP 15600984 A JP15600984 A JP 15600984A JP 15600984 A JP15600984 A JP 15600984A JP S6132297 A JPS6132297 A JP S6132297A
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- Japan
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- bit
- shift register
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、任意のビットから読出し可能な半導体メモ
リ装置に関するものである。
リ装置に関するものである。
従来のこの種の装置として第１図に示すものがある。
第１図において、１はメモリマトリクスであり、行選択
線Ａｉ９列線Ｂｊ、メモリ素子Ｍ、ｊからなる。
線Ａｉ９列線Ｂｊ、メモリ素子Ｍ、ｊからなる。
たｖし、Ｉ ””ＯＩＬ ”””＋ ｍｓ Ｊ ”Ｏｒ
Ｌ””・・＋ ｎとする。２は列線Ｂｊと同数のビ
ット数を有するシフトレジスタ回路であり、複数の信号
群φ８と単数または複数の信号群φ、が外部から与えら
れる。
Ｌ””・・＋ ｎとする。２は列線Ｂｊと同数のビ
ット数を有するシフトレジスタ回路であり、複数の信号
群φ８と単数または複数の信号群φ、が外部から与えら
れる。
３は出力回路である。４は前記シフトレジスタ回路２の
最終段と出力回路３を接続する導線である。
最終段と出力回路３を接続する導線である。
また、第１図の変形として、シフトレジスタ回略２を分
割したものがある。いま、シフトレジスタ回路２を４分
割した場合を第２図に示す。
割したものがある。いま、シフトレジスタ回路２を４分
割した場合を第２図に示す。
第２図におい【、２ａ〜２ｄは前記シフトレジスタ回路
２を分割したシフトレジスタで、４ａ〜４ｄはこのシフ
トレジスタ２３〜２ｄの最終段の出力を伝える導線であ
る。５は前記導線４ａ〜４ｄのうちの１本の信号のみを
選択して出力回路３に伝える選択回路である。
２を分割したシフトレジスタで、４ａ〜４ｄはこのシフ
トレジスタ２３〜２ｄの最終段の出力を伝える導線であ
る。５は前記導線４ａ〜４ｄのうちの１本の信号のみを
選択して出力回路３に伝える選択回路である。
なお、説明が容易なように各シフトレジスタ２３〜２ｄ
に接続しているビット線を２ａはＢｏからＢ、まで、２
ｂはＢ、＋１からＢｂまで、２Ｃは氏＋１からＢｃまで
、２ｄはＢｃ＋ １からＢ、までとする。
に接続しているビット線を２ａはＢｏからＢ、まで、２
ｂはＢ、＋１からＢｂまで、２Ｃは氏＋１からＢｃまで
、２ｄはＢｃ＋ １からＢ、までとする。
次に動作について説明する。
第１図において、行選択線Ａ、 Ｋよって選択されたメ
モリ素子Ｍｒ ＋ ｏ ””” Ｍ＋ 、ｎの内容が列
線Ｂ。〜Ｂｏに伝えられる。信号φ、によってＢｏから
Ｂｌｌの内容がシフトレジスタ回路２内の各ビットへ転
送される。信号φ、によって、各ビットの内容はシフト
されていき％ １３ｎからＢｏの順で順次、導線４を通
って出力回路３へ転送される。
モリ素子Ｍｒ ＋ ｏ ””” Ｍ＋ 、ｎの内容が列
線Ｂ。〜Ｂｏに伝えられる。信号φ、によってＢｏから
Ｂｌｌの内容がシフトレジスタ回路２内の各ビットへ転
送される。信号φ、によって、各ビットの内容はシフト
されていき％ １３ｎからＢｏの順で順次、導線４を通
って出力回路３へ転送される。
また、第２図のようにシフトレジスタ回路２をいくつか
のシフトレジスタ２３〜２ｄに分割した場合、最初に出
力回路３へ転送される内容をＢＩｌ。
のシフトレジスタ２３〜２ｄに分割した場合、最初に出
力回路３へ転送される内容をＢＩｌ。
Ｂｍ ＋ Ｂｂ ｔ Ｂｅの中から選択できる。例えば
導線４ｂを選んだ場合は、Ｂｂ〜ＢＩｌ＋１１ ＢＩＩ
−ＢＯの順に出力される。
導線４ｂを選んだ場合は、Ｂｂ〜ＢＩｌ＋１１ ＢＩＩ
−ＢＯの順に出力される。
従来の装置は以上のように構成されていたので、任意の
ビット出力から読出しを開始することができず、また、
第２図のようなシフトレジスタ分割方式においては分割
数を増すと、出力の導線４の数が増加して装置が大きく
、高価になるなどの欠点がある。
ビット出力から読出しを開始することができず、また、
第２図のようなシフトレジスタ分割方式においては分割
数を増すと、出力の導線４の数が増加して装置が大きく
、高価になるなどの欠点がある。
この発明は、上記のような従来のものの欠点を除去する
ため罠なされたもので、出力回路に終端する導線をシフ
トレジスタに沿って配置し、前記導線にドレイン電極か
接続され、シフトレジスタの各ビットの出力にソース電
極が接続されるようにスイッチング素子を配置し、外部
から与える信号をデコードすることによりスイッチング
素子の１つを選択的に導通状態にすることにより、任意
のビット出力から読出しを開始できるようにしたもので
ある。以下、この発明を第３図について説明する。
ため罠なされたもので、出力回路に終端する導線をシフ
トレジスタに沿って配置し、前記導線にドレイン電極か
接続され、シフトレジスタの各ビットの出力にソース電
極が接続されるようにスイッチング素子を配置し、外部
から与える信号をデコードすることによりスイッチング
素子の１つを選択的に導通状態にすることにより、任意
のビット出力から読出しを開始できるようにしたもので
ある。以下、この発明を第３図について説明する。
第３図はこの発明の一実施例を示すものである。
この図において、１〜３は第１図、第２図と同じである
。
。
６は前記シフトレジスタ回路２に沿って配置された導線
であり、一端が出力回路３に接続されている。Ｔ」はス
イッチング素子で、ＭＯＳトランジスタが用いられ（以
下、ＴｊｖｋＭＯ８）ランジスタという）、ドレイン電
極１はｌビットのシフトレジスタＳＪの出力と電気的に
接続されており、ソース電極８は前記導線６と電気的に
接続されている。１０はデコーダ回路であり、外部から
信号Ｃ０〜Ｃ０が与えられることにより、出力り。−Ｄ
ｏのうち１本の電位を選択的に他の出力と異ならせるこ
とができる。出力ＤＪはＭＯＳ）ランジスタηのゲート
電極９と電気的に接続される。
であり、一端が出力回路３に接続されている。Ｔ」はス
イッチング素子で、ＭＯＳトランジスタが用いられ（以
下、ＴｊｖｋＭＯ８）ランジスタという）、ドレイン電
極１はｌビットのシフトレジスタＳＪの出力と電気的に
接続されており、ソース電極８は前記導線６と電気的に
接続されている。１０はデコーダ回路であり、外部から
信号Ｃ０〜Ｃ０が与えられることにより、出力り。−Ｄ
ｏのうち１本の電位を選択的に他の出力と異ならせるこ
とができる。出力ＤＪはＭＯＳ）ランジスタηのゲート
電極９と電気的に接続される。
次に動作について説明する。
第３図において、行選択線Ａ、によつ【選択されたメモ
リ素子Ｍ１．。〜Ｍ１．．の記憶内容が列線Ｂ０〜Ｂｌ
、に伝えられる。信号φ、によって列線Ｂｏ〜Ｂｎの内
容がシフトレジスタ回路２内の各ビットへ転送される。
リ素子Ｍ１．。〜Ｍ１．．の記憶内容が列線Ｂ０〜Ｂｌ
、に伝えられる。信号φ、によって列線Ｂｏ〜Ｂｎの内
容がシフトレジスタ回路２内の各ビットへ転送される。
信号００〜Ｃ１によってデコーダ回路１０の１出力ＤＪ
を選択し、ＭＯＳトランジスタＴｊのみを選択的に導通
状態にする。信号φ、によって、列線ＢｊからＢｏの列
情報が順次転送されていき、ＭＯＳ）ランジスタＴｊ、
導線６を経て出力回路３に伝えられる。
を選択し、ＭＯＳトランジスタＴｊのみを選択的に導通
状態にする。信号φ、によって、列線ＢｊからＢｏの列
情報が順次転送されていき、ＭＯＳ）ランジスタＴｊ、
導線６を経て出力回路３に伝えられる。
なお、上記の実施例では、ＭＯＳ）ランジスタＴｊをス
イッチング素子として用いたが、ＭＯＳ）ランジスタ以
外のものでも用いることができる。
イッチング素子として用いたが、ＭＯＳ）ランジスタ以
外のものでも用いることができる。
以上説明したように、この発明は、行選択線群と列線群
と複数のメモリ素子から構成されるメモリマトリクスと
、前記列線の数と同数のビット数を有し、かつ、外部信
号によりそれぞれの列情報を各ビット内に転送し、また
別の外部信号により前段の情報を次段に転送することが
可能なシフトレジスタ回路と、出力回路とからなる半導
体メモリ装置において、前記出力回路に接続している導
線を前記シフトレジスタ回路に沿って配置し、前記シフ
トレジスタ回路の各ビット毎にそれぞれ１個のスイッチ
ング素子を設け、このスイッチング素子の一極とシフト
レジスタ回路の各ビット出力を接続し、かつ、同じく他
極を前記出力回路に接続している導線と接続し、外部信
号によって前記各々のスイッチング素子の１つを選択的
に導通状態にできるデコーダ回路を具備したので、任意
のビットから読出しが開始でき、以後順次に列情報を転
送出力できるようにしたので、キャッシュメモリのよう
な用途に適した高速メモリが安価にできる利点がある。
と複数のメモリ素子から構成されるメモリマトリクスと
、前記列線の数と同数のビット数を有し、かつ、外部信
号によりそれぞれの列情報を各ビット内に転送し、また
別の外部信号により前段の情報を次段に転送することが
可能なシフトレジスタ回路と、出力回路とからなる半導
体メモリ装置において、前記出力回路に接続している導
線を前記シフトレジスタ回路に沿って配置し、前記シフ
トレジスタ回路の各ビット毎にそれぞれ１個のスイッチ
ング素子を設け、このスイッチング素子の一極とシフト
レジスタ回路の各ビット出力を接続し、かつ、同じく他
極を前記出力回路に接続している導線と接続し、外部信
号によって前記各々のスイッチング素子の１つを選択的
に導通状態にできるデコーダ回路を具備したので、任意
のビットから読出しが開始でき、以後順次に列情報を転
送出力できるようにしたので、キャッシュメモリのよう
な用途に適した高速メモリが安価にできる利点がある。
第１図、第２図は従来の半導体メモリ装置の回路図、第
３図はこの発明の一実施例の半導体メモリ装置の回路図
である。 図中、１はメモリマトリクス、２はシフトレジスタ回路
、３は出力回路、６は導線、１はドレイン電極、８はソ
ース電極、９はゲート電極、１０はデコーダ回路である
。 なお、図中の同一符号は同一または相当部分を示す◎ 代理人 大岩増雄 （外２名） 手続補正書（自発） １．事件の表示 特願昭５８−１５８００９号２、
発明の名称 半導体メモリ装置３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号
名 称 （６０１）三菱電機株式会社代表者片山仁八
部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号５
、補正の対象 明細書の特許請求の範囲の欄および発明の詳細な説明の
欄 ６、補正の内容 （１）明細書の特許請求の範囲を別紙のように補正する
。 （２）同じく第３頁１９行の「の順に」を、「の向きに
」と補正する。 以上 ２、特許請求の範囲 （１）行選択線群と列線群と複数のメモリ素子から構成
されるメモリマトリクスと、前記列線の数と同数のビッ
ト数を有し、かつ、外部信号によりそれぞれの列情報を
各ビット内に転送し、また別の外部信号により前段の情
報を次段に転送することが可能なシフトレジスタ回路と
、出力回路とからなる半導体メモリ装置において、前記
出力回路に接続している導線を前記シフトレジスタ匡茄
に沿って配置し、前記シフトレジスタ回路の各ビット毎
にそれぞれ１個のスイッチング素子を設け、このスイッ
チング素子の一極と前記シフトレジスタ回路の各ビット
の出力を接続し、かつ、前記スイッチング素子の他極を
前記出力回路に接続している導線と接続し、外部信号に
よって前記それぞれのスイッチング素子の１つを選択的
に導通状態にできるデコーダ回路を具備したことを特徴
とする半導体メモリ装置。 （２） スイッチング素子は、ＭＯＳ）ランジスタで
あることを特徴とする特許請求の範囲第（１）項記載の
半導体メモリ装置。
３図はこの発明の一実施例の半導体メモリ装置の回路図
である。 図中、１はメモリマトリクス、２はシフトレジスタ回路
、３は出力回路、６は導線、１はドレイン電極、８はソ
ース電極、９はゲート電極、１０はデコーダ回路である
。 なお、図中の同一符号は同一または相当部分を示す◎ 代理人 大岩増雄 （外２名） 手続補正書（自発） １．事件の表示 特願昭５８−１５８００９号２、
発明の名称 半導体メモリ装置３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号
名 称 （６０１）三菱電機株式会社代表者片山仁八
部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号５
、補正の対象 明細書の特許請求の範囲の欄および発明の詳細な説明の
欄 ６、補正の内容 （１）明細書の特許請求の範囲を別紙のように補正する
。 （２）同じく第３頁１９行の「の順に」を、「の向きに
」と補正する。 以上 ２、特許請求の範囲 （１）行選択線群と列線群と複数のメモリ素子から構成
されるメモリマトリクスと、前記列線の数と同数のビッ
ト数を有し、かつ、外部信号によりそれぞれの列情報を
各ビット内に転送し、また別の外部信号により前段の情
報を次段に転送することが可能なシフトレジスタ回路と
、出力回路とからなる半導体メモリ装置において、前記
出力回路に接続している導線を前記シフトレジスタ匡茄
に沿って配置し、前記シフトレジスタ回路の各ビット毎
にそれぞれ１個のスイッチング素子を設け、このスイッ
チング素子の一極と前記シフトレジスタ回路の各ビット
の出力を接続し、かつ、前記スイッチング素子の他極を
前記出力回路に接続している導線と接続し、外部信号に
よって前記それぞれのスイッチング素子の１つを選択的
に導通状態にできるデコーダ回路を具備したことを特徴
とする半導体メモリ装置。 （２） スイッチング素子は、ＭＯＳ）ランジスタで
あることを特徴とする特許請求の範囲第（１）項記載の
半導体メモリ装置。
Claims (2)
- （１）行選択線群と列線群と複数のメモリ素子から構成
されるメモリマトリクスと、前記列線の数と同数のビッ
ト数を有し、かつ、外部信号によりそれぞれの列情報を
各ビット内に転送し、また別の外部信号により前段の情
報を次段に転送することが可能なシフトレジスタ回路と
、出力回路とからなる半導体メモリ装置において、前記
出力回路に接続している導線を前記シフトレジスタに沿
つて配置し、前記シフトレジスタの各ビット毎にそれぞ
れ１個のスイッチング素子を設け、このスイッチング素
子の一極と前記シフトレジスタ回路の各ビットの出力を
接続し、かつ、前記スイッチング素子の他極を前記出力
回路に接続している導線と接続し、外部信号によつて前
記それぞれのスイッチング素子の１つを選択的に導通状
態にできるデコーダ回路を具備したことを特徴とする半
導体メモリ装置。 - （２）スイッチング素子は、ＭＯＳトランジスタである
ことを特徴とする特許請求の範囲第（１）項記載の半導
体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15600984A JPS6132297A (ja) | 1984-07-24 | 1984-07-24 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15600984A JPS6132297A (ja) | 1984-07-24 | 1984-07-24 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6132297A true JPS6132297A (ja) | 1986-02-14 |
Family
ID=15618325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15600984A Pending JPS6132297A (ja) | 1984-07-24 | 1984-07-24 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6132297A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63220496A (ja) * | 1987-03-10 | 1988-09-13 | Fujitsu Ltd | 半導体記憶装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50161130A (ja) * | 1973-07-11 | 1975-12-26 | ||
| JPS5199420A (ja) * | 1975-02-27 | 1976-09-02 | Fujitsu Ltd | |
| JPS5381027A (en) * | 1976-12-27 | 1978-07-18 | Fujitsu Ltd | Access system of shift register |
-
1984
- 1984-07-24 JP JP15600984A patent/JPS6132297A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50161130A (ja) * | 1973-07-11 | 1975-12-26 | ||
| JPS5199420A (ja) * | 1975-02-27 | 1976-09-02 | Fujitsu Ltd | |
| JPS5381027A (en) * | 1976-12-27 | 1978-07-18 | Fujitsu Ltd | Access system of shift register |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63220496A (ja) * | 1987-03-10 | 1988-09-13 | Fujitsu Ltd | 半導体記憶装置 |
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