JPH10171707A - メモリ制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 リード動作とライト動作の競合を調停するた
めに、ライトデータを一時的に保持するためのデータラ
ッチを必要とするため、回路規模が大きい。 【解決手段】 リード要求信号１１とライト要求信号１
２とが同時に入力されたときは、リード制御回路３がリ
ードアドレス１９とリード信号１５を一定期間発生す
る。一方、ライト制御回路２はリード制御回路３の動作
状態をステータス信号１３で監視し、リード信号１５等
の出力が終了した後にライト信号１４とライトアドレス
１６を発生させる。これにより、ライト要求動作期間の
範囲内で、かつ、リード信号１５と競合しないようにラ
イト信号１４を遅らせることができ、ライトデータを一
時的に保持するための回路を不要にできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリ制御回路に係
り、特にシングルポートメモリを用いたＦＩＦＯメモリ
の制御回路に関する。

【０００２】

【従来の技術】従来より、メモリへのリードとライトが
同時に起こったときの動作を高速化することを目的とし
たメモリ制御回路が知られている（特開平５−３４２０
８４号公報：発明の名称「データ記憶装置及びデータ記
憶方法」）。

【０００３】図５は上記の従来のメモリ制御回路の一例
の回路図を示す。同図に示すように、この従来のメモリ
制御回路は、１サイクルでリード動作／ライト動作のい
ずれか一方だけを行うことができるメモリ１０１を制御
する回路で、データバス１０２、データバス１０２経由
で与えられメモリ１０１へライトすべきデータを一時保
持するデータラッチ１０３、データラッチ１０３の出力
データをメモリ１０１の入力へ接続するバッファ１０
４、メモリ１０１の出力データをデータバス１０２へ出
力するバッファ１０５、ライトデータラッチ信号１０９
と動作クロックφ１との論理積をデータラッチ１０３へ
出力するゲート１１１、及びメモリリード信号１０７及
び動作クロックφ２の論理積をバッファ１０５へ出力す
るゲート１１３からなる。なお、メモリ１０１にはアド
レス信号１０６、メモリリード信号１０７及びメモリラ
イト信号１０８が入力される。

【０００４】次に、この従来のメモリ制御回路の動作に
ついて説明する。リード動作の場合、まず、アドレス信
号１０６によりメモリ１０１にリードアドレスが与えら
れ、次にメモリリード信号１０７によりリード動作が行
われる。これにより、メモリ１０１から読み出されたデ
ータは、バッファ１０５を通じてデータバス１０２に出
力される。

【０００５】ライト動作の場合は、まずアドレス信号１
０６によりメモリ１０１にライトアドレスが与えられ
る。次に、メモリライト信号１０８がメモリ１０１に入
力されることによりライト動作が行われる。このとき、
ライトデータはデータバス１０２からデータラッチ１０
３、バッファ１０４を通じてメモリ１０１に与えられ
る。

【０００６】ライト動作時にリード動作も起こっている
場合は、リードは上記リード動作のように行われる。そ
の時、ライトデータは一時的にデータラッチ１０３に保
持され、リード動作終了後に、アドレス信号１０６によ
りメモリ１０１にライトアドレスを与え、バッファ１０
４を通じてメモリ１０１にライトデータを与え、メモリ
ライト信号１０８によりライト動作が行われる。

【０００７】

【発明が解決しようとする課題】上記の従来のメモリ制
御回路では、リード動作とライト動作の競合を調停する
ために、ライトデータを一時的に保持するためのデータ
ラッチ１０３を必要とするため、回路規模が大きいとい
う問題がある。

【０００８】本発明は上記の点に鑑みなされたもので、
リード動作とライト動作の競合を動作の遅れが殆どなく
回路規模の小さな構成で調停し得るメモリ制御回路を提
供することを目的とする。

【０００９】

【課題を解決するための手段】上記の目的を達成するた
め、本発明は、外部からの期間一定のリード要求信号に
より、シングルポートメモリをリード要求信号の一定期
間よりも短い所定期間リード動作させるリード信号とリ
ードアドレスを発生すると共に、回路の動作状態を示す
ステータス信号を発生するリード制御回路と、ステータ
ス信号を監視しており、外部からの期間一定のライト要
求信号が入力され、かつ、ステータス信号がリード制御
回路の非動作状態を示しているときは、シングルポート
メモリをライト要求信号の一定期間よりも短い所定期間
ライト動作させるライト信号とライトアドレスをそれぞ
れ発生し、ステータス信号がリード制御回路の動作状態
を示しているときはライト信号とライト信号の発生を禁
止するライト制御回路と、リード制御回路からのリード
アドレスとライト制御回路からのライトアドレスの一方
を選択してシングルポートメモリのアドレス端子に入力
するセレクタとを有する構成としたものである。

【００１０】この発明では、リード制御回路とライト制
御回路にそれぞれ同時にリード要求信号とライト要求信
号が入力されたときは、リード制御回路がリード信号及
びリードアドレスを発生する動作状態となるため、ライ
ト制御回路はこのリード制御回路の動作状態をステータ
ス信号により検出してライト信号及びライトアドレスの
発生を禁止し、これによりシングルポートメモリはリー
ド動作を優先して行う。

【００１１】ここで、期間一定のライト要求信号は、シ
ングルポートメモリがリード信号によりリード動作する
期間よりも長い期間、ライト制御回路に入力され、ライ
ト要求信号の入力期間内でシングルポートメモリのリー
ド動作が終了するため、ライト制御回路がステータス信
号によりリード制御回路の非動作状態を確認してライト
信号及びライトアドレスを発生し、これにより、シング
ルポートメモリをリード動作に引き続いてライト要求期
間内でライト動作させることができる。

【００１２】また、本発明は、リード制御回路がライト
制御回路からのステータス信号を入力される構成とする
ことにより、リード制御回路とライト制御回路にそれぞ
れ同時にリード要求信号とライト要求信号が入力された
ときは、ライト制御回路がライト信号及びライトアドレ
スを発生する動作状態となり、リード制御回路がこのラ
イト制御回路の動作状態をステータス信号により検出し
てリード信号及びリードアドレスの発生を禁止し、これ
によりシングルポートメモリがライト動作を優先して行
うようにすることもできる。

【００１３】この場合も、期間一定のリード要求信号
を、シングルポートメモリがライト信号によりライト動
作する期間よりも長い期間、リード制御回路に入力さ
れ、リード制御回路がステータス信号によりライト制御
回路の非動作状態を確認してリード信号及びリードアド
レスを発生し、これにより、シングルポートメモリをリ
ード要求期間内でライト動作に引き続いてリード動作さ
せることができる。

【００１４】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。

【００１５】図１は本発明になるメモリ制御回路の第１
の実施の形態の構成図を示す。本実施の形態はメモリ１
の動作を制御する回路で、ライト要求信号１１とクロッ
ク２４とリード制御回路２の出力信号が入力されるライ
ト制御回路２と、リード要求信号１２とクロック２４が
入力されるリード制御回路３と、ライトデータ２１が入
力されるバッファ４と、リードデータ２２を出力するバ
ッファ５と、セレクタ６とから構成されている。メモリ
１はシングルポートメモリであるランダム・アクセス・
メモリ（ＲＡＭ）である。

【００１６】リード制御回路３は外部からの期間一定の
リード要求信号１２により、リード信号１５、アドレス
セレクト信号１７、リードアドレス１９を発生してメモ
リ１に対しリード動作を行うと同時に、リード制御回路
３の状態を示すステータス信号１３を出力する。ライト
制御回路２は、ステータス信号１３を常に監視しなが
ら、外部からの期間一定のライト要求信号１１により、
リード動作と競合しないように、ライト信号１４、ライ
トデータ制御信号１６、ライトアドレス１８を出力して
ライト動作を行う。

【００１７】バッファ４は、ライト動作時にライトデー
タ制御信号１６によりオン状態となり、ライトデータ２
１をメモリ１に入力してメモリ１に書き込ませる。バッ
ファ５は、リード動作時にメモリ１から読み出されたデ
ータをリードデータ２２として外部へ出力する。セレク
タ６はアドレスセレクト信号１７により、ライトアドレ
ス１８とリードアドレス１９のどちらか一方を選択して
メモリアドレス２０としてメモリ１へ出力する。かかる
構成全体により、シングルポートメモリを用いたファー
ストイン・ファースト・アウト（ＦＩＦＯ）メモリが構
成される。

【００１８】次に、本実施の形態の動作について説明す
る。この実施の形態では、リード動作及びライト動作共
に、一定期間内に必ず終了する。よって、ここではリー
ド動作及びライト動作共に３クロック期間で終了するも
のとして説明する。

【００１９】まず、リード動作について図２の動作説明
用タイムチャートと共に説明する。図２に示すリード要
求信号１２、ライト要求信号１１、アドレスセレクト信
号１７、リード信号１５、ライト信号１４、ライトデー
タ制御信号１６はそれぞれ負論理であり、アドレスセレ
クト信号１７は論理”１”でライトアドレス１８を、論
理”０”でリードアドレス１９をセレクタ６により選択
させ、また、ステータス信号１３は論理”０”でリード
動作中であることを示す。また、各信号はクロック２４
の立ち上がりに同期して動作するものとする。

【００２０】リード動作は３クロック期間で終了するか
ら、外部からのリード要求信号１２は図２に示すよう
に、３クロック期間アクティブ（論理”０”）になる。
時刻ｔ１でリード要求信号１２がアクティブになってか
ら１クロック周期後の時刻ｔ２でリード制御回路３は図
２に示すように、アドレスセレクト信号１７及びステー
タス信号１３をそれぞれ時刻ｔ３までの１クロック周期
論理”０”とし、リード信号１５も１クロック周期の間
アクティブ（論理”０”）とすると共にリードアドレス
１９を発生する。

【００２１】これにより、論理”０”のアドレスセレク
ト信号１７によりセレクタ６がリードアドレス１９を選
択してメモリ１のアドレス端子にメモリアドレス２０と
して入力する一方、アクティブのリード信号１５により
メモリ１がリード動作を行い、この時刻ｔ２〜ｔ３の１
クロック周期の間、メモリ１から読み出されたデータを
データバス２３及びバッファ５を介してリードデータ２
２として外部へ出力する。

【００２２】次に、ライト動作について説明する。ライ
ト動作は３クロック期間で終了するから、外部からのラ
イト要求信号１１は図２に示すように、３クロック期間
アクティブ（論理”０”）になる。図２に示す時刻ｔ４
でライト要求信号１１がアクティブになってから１クロ
ック周期後の時刻ｔ５でライト制御回路２は、ステータ
ス信号１３が論理”０”でなければ、図２に示すよう
に、ライトデータ制御信号１６を時刻ｔ６までの１クロ
ック周期論理”０”とし、ライト信号１４も１クロック
周期の間アクティブ（論理”０”）とすると共にライト
アドレス１８を発生する。

【００２３】これにより、論理”１”のアドレスセレク
ト信号１７によりセレクタ６がライトアドレス１８を選
択してメモリ１のアドレス端子にメモリアドレス２０と
して入力する一方、アクティブのライト信号１４により
メモリ１がライト動作を行い、この時刻ｔ５〜ｔ６の１
クロック周期の間、論理”０”のライトデータ制御信号
１６によりオンとされたバッファ４を通じてメモリ１に
ライトデータ２１が入力されメモリ１に書き込まれる。
なお、メモリアドレス２０はリード動作が行われていな
いときは、ライトアドレス１８が与えられている。

【００２４】次に、ライト要求信号１１とリード要求信
号１２のアクティブが同時に起こった場合の動作につい
て、図３のタイミングチャートを併せ参照して説明す
る。いま、図３に示すように、時刻ｔ１１からｔ１４ま
での３クロック周期の間ライト要求信号１１とリード要
求信号１２が同時にアクティブとなった場合、リード制
御回路３は前述したようにリード要求信号１２がアクテ
ィブになってから１クロック周期後の時刻ｔ１２から時
刻ｔ１３までの１クロック周期の間、図３に示すよう
に、アドレスセレクト信号１７及びステータス信号１３
を論理”０”とすると共に、リード信号１５をアクティ
ブにしてこの１クロック周期の間、メモリ１にリード動
作を行わせる。

【００２５】一方、ライト制御回路２は、ライト要求信
号１１がアクティブになった時刻ｔ１１から１クロック
周期後の時刻ｔ１２でステータス信号１３を参照する。
前述したように、リード要求信号１２とライト要求信号
１１とから同時にアクティブになってから１クロック周
期後にはステータス信号１３は図３に示したように論
理”０”になっているため、ステータス信号１３が論
理”０”である期間は図３に示すようにライトデータ制
御信号１６は論理”０”とせず、かつ、ライト信号１４
も非アクティブのままとする。従って、時刻ｔ１２から
ｔ１３までの１クロック期間はメモリ１はリード動作の
み行う。

【００２６】ステータス信号１３が論理”０”となって
いるのは１クロック期間であるから、ライト制御回路２
はステータス信号１３が論理”０”から論理”１”に変
化する時刻ｔ１３からライト要求信号１１が非アクティ
ブになる時刻ｔ１４までの期間、図３に示すようにライ
トデータ制御信号１６を論理”０”とし、かつ、ライト
信号１４をアクティブとする。これにより、前述したよ
うに、メモリ１はライトデータ２１を書き込むライト動
作を時刻ｔ１３からｔ１４までの１クロック期間行う。
このとき、ライト動作は通常時に比べて実行が１クロッ
ク期間遅れるが、ライト動作期間の３クロック内で終了
する。

【００２７】このように、この第１の実施の形態では、
リード要求信号１１とライト要求信号１２とが同時に入
力されたときは、ライト制御回路２がリード制御回路３
の動作状態をステータス信号１３で監視することでリー
ド動作を優先させ、ライト要求動作期間の範囲内で、か
つ、リード信号１５と競合しないようにライト信号１４
を遅らせるようにしたため、データを一時保持するラッ
チやフリップフロップ等の回路を持つことがないため、
回路規模が小さな構成であり、これによりリード動作と
ライト動作の競合を調停できる。

【００２８】次に、本発明の第２の実施の形態について
説明する。図４は本発明になるメモリ制御回路野第２の
実施の形態の構成図を示す。同図中、図１と同一構成部
分には同一符号を付し、その説明を省略する。図４に示
す第２の実施の形態において、ライト制御回路２５は外
部からのライト要求信号１１によりライトアドレス１
８、ライト信号１４、ライトデータ制御信号１６を発生
出力し、ライト動作をメモリ１に行わせると共に、ライ
ト制御回路２５の状態を示すステータス信号２７を発生
してリード制御回路２６へ出力する。

【００２９】リード制御回路２６はステータス信号２７
を監視しながら、ステータス信号２７がライト制御回路
２５がライト動作中であることを示しているときは、リ
ード要求信号１２がアクティブになってもリード信号１
５を非アクティブとし、リード動作をメモリ１に行わせ
ず、ライト制御回路２５がライト動作中でなく、かつ、
リード要求信号１２がアクティブになった場合にのみ、
リード信号１５をアクティブとしてメモリ１をリード動
作させる。

【００３０】すなわち、リード制御回路２６は、外部か
らのリード要求信号１２がアクティブになったとき、ラ
イト制御回路２５がメモリ１をライト動作させていると
きには、リード動作期間内で終了するまで待ち、そうで
なければ、リードアドレス１９、リード信号１５、アド
レスセレクト信号１７を出力してメモリ１に対しリード
動作を行わせる。これにより、この実施の形態も、小さ
な回路規模でリード動作、ライト動作の遅延無しにリー
ド動作とライト動作の競合の調停を行うことができる。

【００３１】

【発明の効果】以上説明したように、本発明によれば、
リード制御回路とライト制御回路にそれぞれ同時にリー
ド要求信号とライト要求信号が入力されたときは、リー
ド制御回路及びライト制御回路のうちの一方が動作状態
となり、かつ、他方は一方の制御回路の動作状態をステ
ータス信号により検出して動作を禁止し、これによりシ
ングルポートメモリに対してリード動作又はライト動作
の一方を行わせると共に、リード要求信号とライト要求
信号は期間一定でリード動作及びライト動作が常に一定
期間内で終了するようにしたため、データを一時記憶し
ておくためのフリップフロップやラッチ等が不要にで
き、よって、小さな回路規模でリード動作とライト動作
の競合の調停を行うことができる。

【００３２】また、本発明によれば、リード動作及びラ
イト動作が常に一定期間内で終了するため、外部回路が
動作の終了通知を受ける必要がなく、よって、リード要
求やライト要求する外部回路への要求信号に対する応答
信号が不要であり、信号線や外部回路の回路規模を縮小
させることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の構成図である。

【図２】図１の動作説明用タイミングチャートである。

【図３】リード要求とライト要求とが同時に起こったと
きの図１の動作説明用タイミングチャートである。

【図４】本発明の第２の実施の形態の構成図である。

【図５】従来の一例の回路図である。

【符号の説明】

１ メモリ ２、２５ ライト制御回路 ３、２６ リード制御回路 ４、５ バッファ ６ セレクタ １１ ライト要求信号 １２ リード要求信号 １３、２７ ステータス信号 １４ ライト信号 １５ リード信号 １６ ライトデータ制御信号 １７ アドレスセレクト信号 １８ ライトアドレス １９ リードアドレス ２０ メモリアドレス ２１ ライトデータ ２２ リードデータ ２３ データバス ２４ クロック

Claims (2)

【特許請求の範囲】
1. 【請求項１】 外部からの期間一定のリード要求信号に
   より、シングルポートメモリを該リード要求信号の一定
   期間よりも短い所定期間リード動作させるリード信号と
   リードアドレスを発生すると共に、回路の動作状態を示
   すステータス信号を発生するリード制御回路と、 前記ステータス信号を監視しており、外部からの期間一
   定のライト要求信号が入力され、かつ、該ステータス信
   号が前記リード制御回路の非動作状態を示しているとき
   は、前記シングルポートメモリを該ライト要求信号の一
   定期間よりも短い所定期間ライト動作させるライト信号
   とライトアドレスをそれぞれ発生し、前記ステータス信
   号が前記リード制御回路の動作状態を示しているときは
   前記ライト信号とライト信号の発生を禁止するライト制
   御回路と、 前記リード制御回路からのリードアドレスと前記ライト
   制御回路からのライトアドレスの一方を選択して前記シ
   ングルポートメモリのアドレス端子に入力するセレクタ
   とを有し、前記シングルポートメモリの動作を制御する
   ことを特徴とするメモリ制御回路。
2. 【請求項２】 外部からの期間一定のライト要求信号に
   より、シングルポートメモリを該ライト要求信号の一定
   期間よりも短い所定期間ライト動作させる信号とライト
   アドレスを発生すると共に、回路の動作状態を示すステ
   ータス信号を発生するライト制御回路と、 前記ステータス信号を監視しており、外部からの期間一
   定のリード要求信号が入力され、かつ、該ステータス信
   号が前記ライト制御回路の非動作状態を示しているとき
   は、前記シングルポートメモリを該リード要求信号の一
   定期間よりも短い所定期間リード動作させるリード信号
   とリードアドレスをそれぞれ発生し、前記ステータス信
   号が前記ライト制御回路の動作状態を示しているときは
   前記リード信号とリード信号の発生を禁止するリード制
   御回路と、 前記リード制御回路からのリードアドレスと前記ライト
   制御回路からのライトアドレスの一方を選択して前記シ
   ングルポートメモリのアドレス端子に入力するセレクタ
   とを有し、前記シングルポートメモリの動作を制御する
   ことを特徴とするメモリ制御回路。