JPH0437948A - 排他制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、排他制御方式に関し、特にマルチプロセッサ
のシステム性能の向上に好適な排他制御方式に関するも
のである。

（従来の技術） 従来、複数のプロセッサをバス結合した密結合マルチプ
ロセッサシステムでは、各プロセッサは共有の主記憶で
ある共有メモリを介して通信を行う、このように何台も
のプロセッサからアクセスされるデータを共有して使用
するのて、各プロセッサが勝手に自分の処理をやると、
他のプロセッサと相互に関係する処理のデータは誤った
ものになってしまう。これを防ぐには、プロセッサがメ
モリからデータを読出してから、メモリにデータを書込
むまで、他のプロセッサからそのデータへのアクセスを
禁止するような共有データの排他制御が必要である。例
えば、文献：村岡洋−著、「コンピュータアーキテクチ
ャ」、コンピュータサイエンス大学講座、Ｐ１２９〜Ｐ
１３２．１９８１年に示されたように、排他制御の方法
として、メモリ内にある共有データにプロセッサがデー
タを使用中であることを示すロックバイトを付加し、プ
ロセッサが共有データにアクセスする場合は、まず共有
データのロックバイトを読出し、値が０゛であれば共有
データへのアクセス権を獲得し、ロックバイトな°“１
″にする。一方、ロックバイトの値が′１゛であれば共
有データへのアクセス権を獲得できずプロセッサはロッ
クバイトが′“０”になるまで上記の排他制御を繰り返
す。

また、プロセッサがロックバイトを読出して値が７１０
１＋かどうか判断し、○゛であったならば“１パをここ
へ書くわけであるが、１′°を書く前に他のプロセッサ
がロックバイトを読出してしまうと、どちらのプロセッ
サもロックが成功したと思ってしまうことになる。そこ
て、他のプロセッサのメモリアクセスを防止する必要性
がある。

従って、複数のプロセッサが同時にロックバイトを読出
し、その値が“０°′のとき、同時に共有データへのア
クセス権を獲得するのを防止するため、ロックバイトの
読出しからロックバイトの“１′°書込みまで他プロセ
ツサからのメモリアクセスを防止する機構がハード的に
設けられている。これは排他制御命令で使用される。以
下にこのハードによる防止法を具体的に説明する。

第５図は従来の排他制御方式を説明するための図である
。これは、バス結合マルチプロセッサシステムの構成を
示している。また、第２図に排他制御命令の実行タイミ
ングチャートを示す。

第５図において、１，２はプロセッサ、４はプロセッサ
１．２及びメモリ３を結合するためのバス、５は排他制
御を行うため各プロセッサからロック信号を送出するロ
ック信号線である。

以下、第１図、第２図により従来の排他制御動作を説明
する。

プロセッサ１が排他制御命令を解読し、メモリ３からロ
ックバイトの読出しを行うとき、まず、ハス４を介して
、アドレスをメモリ３に送る。このとき、同時にロック
信号をオンとし、他プロセツサからのメモリアクセスを
禁止する。メモリ３は、共有データのロックバイトを読
出し、バス４を介して、プロセッサ１に送る。プロセッ
サ１はロックバイトが“ＯＩＩ又は“１゛かにより共有
データへのアクセス権を得たか否かをチエツクする。

ロックバイトが０゛°であり、共有データへのアクセス
権を獲得した場合には、プロセッサ１はメモリ３内の共
有データのロックバイトへ１°゛を書込むため、バス４
を介してアドレス及びデータ（“１′°）をメモリ３に
送って書込み、同時にロック信号をオフとする。ロック
信号をオフとすることにより他プロセツサからのメモリ
アクセスを可能とする。ここで、プロセッサ２は、ロッ
ク信号がオンの間（プロセッサ１がロックバイトを読出
し、ロックバイトをチエツクし、ロックバイトの書込み
終了まての間）メモリアクセス要求をバスに出せない。

排他制御命令を上述のように制御することにより、メモ
リ３からのロックバイトの読出しから書込みまで、バス
をロックすることにより、他プロセツサからのすべての
メモリアクセスを禁止てきるため、共有データへのアク
セス権を複数プロセッサへ割り当てることを防止できる
。

（発明が解決しようとする課題） しかしながら、上記従来の方式では、ロックバイトの読
出しから書込みまてバスをロックしてしまい、その間化
プロセッサからバスを使用できないため、他プロセツサ
は、バス競合により待ち合わせとなりプロセッサ性能が
低下し、システム性能を向上てきないという問題がある
。

本発明の目的は、このような従来の問題を解決し、マル
チプロセッサシステムにおいて、ロックバイトの読出し
から書込みまでの間てあっても、他プロセツサに対しバ
スを介してメモリへのアクセスを可能とすることにより
、バス競合を少なくし、システム性能を向上させる排他
制御方式を提供することにある。

（課題を解決するための手段） 上記目的を達成するため、本発明の排他制御方式は、複
数のプロセッサ及びメモリがバスで接続された情報処理
装置において、全プロセッサとメモリ間には、互いにリ
トライ信号を入出力するリトライ信号線を備え、あるプ
ロセッサが、メモリの特定アドレスを読出し、次に同一
のメモリアドレスに書込みを行う場合、読出しから書込
みの間、他のプロセッサのメモリアクセスを監視する手
段と、該監視手段により、他のプロセッサの上記特定ア
ドレスへのメモリアクセスを検出すると、上記リトライ
信号を出力し、他のプロセッサに再試行を通知するとと
もに、メモリに上記メモリアクセスのキャンセルを通知
する手段とを具備することに特徴がある。

上記排他制御方式において、上記監視する手段及び通知
する手段は、上記プロセッサ又は上記メモリのいずれか
一方に具備することに特徴がある。

（作用） 本発明においては、あるプロセッサが、メモリの特定ア
ドレスを読出し、次に同一のメモリアドレスに書込みを
行う場合、読出しから書込みの間、他のプロセッサのメ
モリアクセスを監視し、他のプロセッサの上記特定アド
レスへのメモリアクセスを検出すると、上記リトライ信
号を出力し、他のプロセッサに再試行を通知するととも
に、メモリに上記メモリアクセスのキャンセルを通知す
る。

（実施例） 以下、本発明の一実施例を、図面により詳細に説明する
。

第１図は本発明の一実施例を示す排他制御方式を説明す
るための図である。これは、マルチプロセッサシステム
の構成を示している。また、第１図における排他制御の
タイミングチャートを第２図、第３図に示す。

第１図において、１１．１２はプロセッサ、１３はメモ
リ、１４．１５はアドレスレジスタ、１６．１７は比較
回路、１８．１９はアンドゲート、２０はハス、２１は
リトライ信号線、２２．２３はロック信号線、２４．２
５はアドレスレジスタ１４．１５の内容を比較回路１６
．１７に与える信号線、２６．２７は比較回路１６．１
７の出力をアンドゲート１８．１９に与える信号線であ
る。

本実施例では、あるプロセッサが、メモリの特定アドレ
スを読出し、次に同一のメモリアドレスに書込みを行う
場合、読出しから書込みの間、他のプロセッサのメモリ
アクセスを監視する手段を、ロックバイトのアドレスを
保持するアドレスレジスタと、このアドレスレジスタの
内容とバス上を流れる他プロセツサからのメモリアクセ
スアドレスとの一致を検出する比較器と、この比較器の
出力とロック信号の論理積を取るアンドケートとから構
成してプロセッサ側に付加し、上記アンドゲートの出力
を得て他プロセツサに再試行を通知し、メモリに上記メ
モリアクセスのキャンセルを通知する手段としてプロセ
ッサとメモリ間にリトライ信号線を設けている。

プロセッサ１１か排他制御命令を解読し、メモリ１３か
らロックバイトの読出しを行うとき、まずバス２０を介
してアドレスをメモリ１３に送ると共にアドレスレジス
タ１４にアドレスを設定する。また、ロック信号をオン
とする。メモリ１３は共有データのロックバイトを読出
し、バス２０を介してプロセッサ１１に送る。プロセッ
サ１１はロックバイトが°“ＯＨか°“１′かにより共
有データへのアクセス権を得たか否かをチエツクする。

プロセッサ１１がロックバイトのチエツク中にプロセッ
サ１２でメモリ読出し要求が起こった場合、従来の排他
制御方式では、プロセッサ１２は、プロセッサ１１かメ
モリ１３に対しロックバイトの書込みを行い、ロック信
号をオフとするまで待たなければならなかった。本実施
例では、バスか空いていれば待つ必要かない。以下、プ
ロセッサ１２がロックバイトとアドレスが異なるデータ
の読出しを行う場合（第２図のタイミングチャート）と
、ロックバイトと同じアドレスに対し読出しを行う場合
（第３図のタイミンクチャート）について説明する。

まず、プロセッサ１２がプロセッサ１１かアクセスして
いるロックバイトとはアドレスが異なるデータの読出し
を行う場合、プロセッサ１２はバス２０を介してアドレ
スをメモリ１３に送る。また、同時にこのバス２０上に
送出されたアドレスはプロセッサ１１の比較回路１６に
入力される。プロセッサ１１のアドレスレジスタ１４の
内容（現在、排他制御実行中のロックバイトのアドレス
）とプロセッサ１２からバス２０上に送出されたアドレ
スは異なるため、比較回路１６の出力はオフとなり、リ
トライ信号はオフのままである。メモリ１３は、リトラ
イ信号がオフのため、所定のデータの読出しを行い、バ
ス２０を介してプロセッサ１２に読出しデータを送る。

すなわち、プロセッサ１２は、ロックバイトと異なるア
ドレスのデータの読出しが可能となる（第２図のタイミ
ングチャートを参照）。

また、以上の説明ては読出し時動作のみを説明したか、
プロセッサ１２が書込みを行う場合でも同じようにアク
セスが可能である。

次に、プロセッサ１２がロックバイトと同一アドレスの
データを読出す場合、プロセッサ１２は、バス２０を介
してアドレスをメモリ１３に送る。また、同時にこのバ
ス２０上に送出されたアドレスはプロセッサ１１の比較
回路１６に与えられる。アドレスレジスタ１４の内容（
ロックバイトのアドレス）とフロセッサ１２から送られ
たアドレスは同一であるため、比較回路１６の出力はオ
ンとなる。このときフロセッサ１１からのロック信号は
オンであるため、アンドゲート１８の出力はオンとなり
、リトライ信号線２１を介してメモリ１３及びプロセッ
サ１２にリトライが指示される。

リトライが指示されると、メモリ１３はプロセッサ１２
のアクセスに対する読出し動作を中止し、プロセッサ１
２は、あらかじめ決められた時間経過後、再度メモリ１
３の同一アドレスへの読出しアクセスを行う。これは、
プロセッサ１１がメモリ１３に対しロックバイトの書込
みを行い、ロック信号をオフとするまて繰り返される。

ロック信号がオフとなると、リトライ信号はオフのまま
であるため、プロセッサ１２は、ロックハイドをメモリ
１３から読出すことができる（第３図のタイミングチャ
ートを参照）。

以上述べたように、プロセッサ１１がメモリ１３からロ
ックバイトを読出した後、ピックバイトをチエツクし、
ロックハイドをメモリ１３に書込む間に、プロセッサ１
２からメモリアクセスを行うことが可能である。

第４図は、本発明の他の実施例を示す排他制御方式を説
明するための図である。これは、上述の監視手段及び通
知手段をメモリ側に付加したマルチプロセッサシステム
の構成を示している。

第４図において、１１．１２はプロセッサ、１３はメモ
リ、２８はアドレスレジスタ、２９は比較回路、３０は
アンドゲート、２０はバス、３１はロック信号線、２１
はリトライ信号線、３２はアドレスレジスタシ８の内容
を比較回路２９に与える信号線、３３は比較回路２９の
出力をアンドゲート３０に与える信号線である。

プロセッサ１１が排他制御命令を解読し、ロックバイト
の読出しを行うとき、まず、バス２０を介してアドレス
をメモリ１３に送ると共に、ロック信号をオンとする。

このとき、バス２０のアドレスはアドレスレジスタ２８
に設定される。

メモリ１３はロックハイドを読出し、バス２０を介して
プロセッサ１１に送る。プロセッサ１１はロックバイト
が“０パか°“１′°かにより共有データのアクセス権
を得たか否かをチエツクする。

プロセッサ１１がロックバイトのチエツク中にプロセッ
サ１２でメモリ読出し要求か起こった場合、プロセッサ
１２かロックハイドとアドレスが異なるデータの読出し
を行う場合と、ロックバイトと同じアドレスに対し読出
しを行う場合について説明する。

まず、プロセッサ１２かプロセッサ１１がアクセスして
いるロックバイトとはアドレスが異なるデータの読出し
を行う場合、プロセッサ１２はハス２０を介してアドレ
スをメモリ１３に送る。また、同時にこのバス２０上に
送出されたアドレスはメモリ１３の比較回路２９に入力
される。メモリ１３のアドレスレジスタ２８の内容（現
在、排他制御実行中のロックバイトのアドレス）とプロ
セッサ１２からバス２０上に送出されたアドレスは異な
るため、比較回路２９の出力はオフとなり、リトライ信
号はオフのままである。メモリ１３は、リトライ信号が
オフのため、所定のデータの読出しを行い、バス２０を
介してプロセッサ１２に読出しデータを送る。すなわち
、プロセッサ１２は、ロックバイトと異なるアドレスの
データの読出しが可能となる。

また、以上の説明では読出し時動作のみを説明したが、
プロセッサ１２が書込みを行う場合でも同じようにアク
セスが可能である。

次に、プロセッサ１２がロックバイトと同一アドレスの
データを読出す場合、プロセッサ１２は、バス２０を介
してアドレスをメモリ１３に送る。また、同時にこのバ
ス２０上に送出されたアドレスはメモリ１３の比較回路
２９に与えられる。アドレスレジスタ２８の内容（ロッ
クバイトのアドレス）とプロセッサ１２から送られたア
ドレスは同一であるため、比較回路２９の出力はオンと
なる。このときフロセッサ１１からのロック信号はオン
であるため、アンドゲート３０の出力はオンとなり、リ
トライ信号線２１を介してメモリ１３及びプロセッサ１
２にリトライが指示される。

リトライが指示されると、メモリ１３はプロセッサ１２
のアクセスに対する読出し動作を中止し、プロセッサ１
２は、あらかじめ決められた時間経過後、再度メモリ１
３の同一アドレスへの読８しアクセスを行う。これは、
プロセッサ１１がメモリ１３に対しロックバイトの書込
みを行い、ロック信号をオフとするまで繰り返される。

ロック信号がオフとなると、リトライ信号はオフのまま
であるため、プロセッサ１２は、ロックバイトをメモリ
から読出すことができる。

このように他の実施例においても、プロセッサ１１がメ
モリ１３からロックバイトを読出した後、ロックバイト
をチエツクし、ロックバイトをメモリに書込む間に、プ
ロセッサ１２からメモリアクセスを行うことが可能であ
る。

（発明の効果） 以上説明したように、本発明によれば、プロセッサ側ま
たはメモリ側に簡単な回路を付加することにより、ある
プロセッサがロックバイトなコ売出した後、それをチエ
ツクし、次にロックバイトの書込みを行う間であっても
、バスを開放し、他のプロセッサがバスを使用すること
を可能としたため、他のプロセッサは、バス競合による
待ち合わせが少なくなり、プロセッサの性能を向上させ
ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す排他制御方式を説明す
るための図、 第２図は第１図における排他制御のタイミングチャート
図、 第３図は第１図における排他制御のタイミングチャート
図、 第４図は本発明の他の実施例を示す排他制御方式を説明
するための図、 第５図は従来の排他制御方式を説明するための図、 第６図は第５図における排他制御のタイミングチャート
図である。 １１、１２・・・プロセッサ、 １４、１５．２８・・・アドレスレジスタ、１６、１７
．２９・・・比較回路、 １８、１９．３０・・・アンドケート、２０・・・バス
、　　　　　　２１・・・リトライ信号線、２２、２３
．３１・・・ロック信号線、２４、２５．２６．２７．
３２．３３・・・信号線。

Claims (2)

【特許請求の範囲】
1. （１）複数のプロセッサ及びメモリがバスで接続された
   情報処理装置において、 全プロセッサとメモリ間には、互いにリトライ信号を入
   出力するリトライ信号線を備え、あるプロセッサが、メ
   モリの特定アドレスを読出し、次に同一のメモリアドレ
   スに書込みを行う場合、読出しから書込みの間、他のプ
   ロセッサのメモリアクセスを監視する手段と、 該監視手段により、他のプロセッサの上記特定アドレス
   へのメモリアクセスを検出すると、上記リトライ信号を
   出力し、他のプロセッサに再試行を通知するとともに、
   メモリに上記メモリアクセスのキャンセルを通知する手
   段と を具備することを特徴とする排他制御方式。
2. （２）上記監視する手段及び通知する手段は、上記プロ
   セッサ又は上記メモリのいずれか一方に具備することを
   特徴とする請求項１記載の排他制御方式。