JPS5836374B2 - 多重系計算機システムにおけるバス方式 - Google Patents
多重系計算機システムにおけるバス方式Info
- Publication number
- JPS5836374B2 JPS5836374B2 JP55047544A JP4754480A JPS5836374B2 JP S5836374 B2 JPS5836374 B2 JP S5836374B2 JP 55047544 A JP55047544 A JP 55047544A JP 4754480 A JP4754480 A JP 4754480A JP S5836374 B2 JPS5836374 B2 JP S5836374B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- request address
- bus
- hold
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
- G06F13/374—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a self-select method with individual priority code comparator
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
本発明は、単一バスを用いる複数の計算機間の通信を行
う多重系計算機システムにおいて、いずれかの計算機が
故障した場合においてもバスの正常動作を継続でき、か
つ計算機の活性保守を容易に行い得るようにしたバス方
式に関するものである。
う多重系計算機システムにおいて、いずれかの計算機が
故障した場合においてもバスの正常動作を継続でき、か
つ計算機の活性保守を容易に行い得るようにしたバス方
式に関するものである。
第１図は単一バスを使用して計算機間の通信を行う多重
系計算機システムの概要を示すものであって、１−０な
いしｉ − ｎは中央処理装置、２一〇ないし２ −
ｎはインタフェース・コントローラ、３−０ないし３−
ｎはサブシステム、４は単一バスをそれぞれ示している
。
系計算機システムの概要を示すものであって、１−０な
いしｉ − ｎは中央処理装置、２一〇ないし２ −
ｎはインタフェース・コントローラ、３−０ないし３−
ｎはサブシステム、４は単一バスをそれぞれ示している
。
従来技術における単一バス４の獲得処理としてはデエイ
ジーチェイン（ｄａｉｓｙ ｃｈａｉｎ ’）ｊ’ｊ式
やポーリング方式などが知られているが、デエイジー・
チェイン方式では伝播信号がいもづるになるので、イン
タフェース・コントローラの電源断時又は活性保守時に
、単一バスが使用不町能となるという欠点があり、また
、ポーリング方式では１台のインタフェース・コントロ
ーラをバス管理用コントローラとする必要があり、マス
クおよびスレーブの関係が一義的に決定されるのでマス
クとなるバス管理コントローラの故障時又は活性保守時
にバスが使用不可能となるという欠点がある。
ジーチェイン（ｄａｉｓｙ ｃｈａｉｎ ’）ｊ’ｊ式
やポーリング方式などが知られているが、デエイジー・
チェイン方式では伝播信号がいもづるになるので、イン
タフェース・コントローラの電源断時又は活性保守時に
、単一バスが使用不町能となるという欠点があり、また
、ポーリング方式では１台のインタフェース・コントロ
ーラをバス管理用コントローラとする必要があり、マス
クおよびスレーブの関係が一義的に決定されるのでマス
クとなるバス管理コントローラの故障時又は活性保守時
にバスが使用不可能となるという欠点がある。
本発明は、上記の欠点を除去するものであって、単一バ
スを使用して計算機間の通信を行う多重系計算機システ
ムＩこおいて完全な機能の分散化を図り、サブシステム
の故障や活性保守などによって動作中のバスの機能が損
われないようにした多重系計算機システムにおけるバス
方式を提供することを目的としている。
スを使用して計算機間の通信を行う多重系計算機システ
ムＩこおいて完全な機能の分散化を図り、サブシステム
の故障や活性保守などによって動作中のバスの機能が損
われないようにした多重系計算機システムにおけるバス
方式を提供することを目的としている。
そしてそのため、本発明の多重系計算機システムにおけ
るバス方式は、バス獲得信号送出回路、バス獲得信号受
信回路およびバス獲得制御回路を有する複数のサブシス
テム、並びにサブシステムの通信のために使用される単
一バスを有する多重系計算機システムにおいて、上記単
一バスはすべてのサブシステムに共用されるホールド線
およびそれぞれが上記複数のサブシステムのそれぞれと
１対１の対応をなす複数の要求アドレス線を有し、上記
各サブシステムの獲得信号送出回路はＴ分岐接続によっ
て上記ホールド線および対応する要求アドレス線に接続
されると共に上記バス獲得制御回路からのホールド信号
を上記ホールド線上に送出し上記バス獲得制御回路から
の要求アドレス信号を対応する要求アドレス線上に送出
するように構成され、上記各サブシステムのバス獲得信
号受信回路はＴ分岐接続によって上記ホールド線および
すべての要求アドレス線に接続されると共にホールド線
上のホールド信号およびすべての要求アドレス線上の要
求アドレス信号を上記バス獲得制御回路に送るように構
成され、上記各サブシステムのバス獲得制御回路は、バ
ス獲得要求が発生した際に、上記ホールド線上のホール
ド信号がアクティブであるか否かを調べ、該ホールド信
号がアクティブである場合にはバス獲得要求を解除し、
該ホールド信号がアクティブでない場合にはアクティブ
なホールド信号およびアクティブ要求アドレス信号を送
出し、しかる後に自系の要求アドレス信号のみがアクテ
ィブであるか否かを調べ、自系の要求アドレス信号以外
にもアクティブな要求アドレス信号が存在する場合には
要求アドレス信号の優先度をチェックし、他系の要求ア
ドレス信号の優先度が自系の要求アドレス信号の優先度
より高い場合にはアクティブなホールド信号およびアク
ティブな要求アドレス信号の送出を解除し、自系の要求
アドレス信号の優先度が他系の要求アドレス信号の優先
度より高い場合には自系の要求アドレス信号以外の要求
アドレス信号がすべてノン・アクティブになるのを待つ
ように構成されていることを特徴とするものである。
るバス方式は、バス獲得信号送出回路、バス獲得信号受
信回路およびバス獲得制御回路を有する複数のサブシス
テム、並びにサブシステムの通信のために使用される単
一バスを有する多重系計算機システムにおいて、上記単
一バスはすべてのサブシステムに共用されるホールド線
およびそれぞれが上記複数のサブシステムのそれぞれと
１対１の対応をなす複数の要求アドレス線を有し、上記
各サブシステムの獲得信号送出回路はＴ分岐接続によっ
て上記ホールド線および対応する要求アドレス線に接続
されると共に上記バス獲得制御回路からのホールド信号
を上記ホールド線上に送出し上記バス獲得制御回路から
の要求アドレス信号を対応する要求アドレス線上に送出
するように構成され、上記各サブシステムのバス獲得信
号受信回路はＴ分岐接続によって上記ホールド線および
すべての要求アドレス線に接続されると共にホールド線
上のホールド信号およびすべての要求アドレス線上の要
求アドレス信号を上記バス獲得制御回路に送るように構
成され、上記各サブシステムのバス獲得制御回路は、バ
ス獲得要求が発生した際に、上記ホールド線上のホール
ド信号がアクティブであるか否かを調べ、該ホールド信
号がアクティブである場合にはバス獲得要求を解除し、
該ホールド信号がアクティブでない場合にはアクティブ
なホールド信号およびアクティブ要求アドレス信号を送
出し、しかる後に自系の要求アドレス信号のみがアクテ
ィブであるか否かを調べ、自系の要求アドレス信号以外
にもアクティブな要求アドレス信号が存在する場合には
要求アドレス信号の優先度をチェックし、他系の要求ア
ドレス信号の優先度が自系の要求アドレス信号の優先度
より高い場合にはアクティブなホールド信号およびアク
ティブな要求アドレス信号の送出を解除し、自系の要求
アドレス信号の優先度が他系の要求アドレス信号の優先
度より高い場合には自系の要求アドレス信号以外の要求
アドレス信号がすべてノン・アクティブになるのを待つ
ように構成されていることを特徴とするものである。
以下、本発明を図面を参照しつつ説明する。第２図は本
発明における信号線接続方式の１実施例のブロック図、
第３図は本発明における電源供給方式の１実施例のブロ
ック図、第４図は本発明におけるバス獲得処理を示すフ
ローチャートである。
発明における信号線接続方式の１実施例のブロック図、
第３図は本発明における電源供給方式の１実施例のブロ
ック図、第４図は本発明におけるバス獲得処理を示すフ
ローチャートである。
要約すると、本発明は、下記のように
■ すべての伝播信号は並列接続となり、いもづる（直
列接続）信号をなくする。
列接続）信号をなくする。
■ バス上の終端抵抗への電源供給はいずれのサブシス
テムからも可能である。
テムからも可能である。
■ 専用のバス管理用コントローラを持たない。
すなわち、それぞれのサブシステムが同一機能を有して
いる。
いる。
■ バス獲得処理が簡単であり、マイクロプログラムで
も簡単に代行できる。
も簡単に代行できる。
という特徴を有している。
第２図と第３図において、５−ロないし５ − ｎはバ
ス獲得信号送出回路、６−０ないし６ − ｎはバス獲
得信号受信回路、７−０ないし７ − ｎ Ｌ！バス獲
得制御回路、８ｈｄはホールド線、８−０ないし８−ｎ
は要求アドレス線、８は信号線、９は電源供給線、ＩＯ
Ｌと１ＯＲは終端抵抗、１１−０ないし１１−ｎは電源
供給回路、１２−ロないし１２−ｎはドライバ、１３−
０ないし１３−ｎはレシーバをそれぞれ示している。
ス獲得信号送出回路、６−０ないし６ − ｎはバス獲
得信号受信回路、７−０ないし７ − ｎ Ｌ！バス獲
得制御回路、８ｈｄはホールド線、８−０ないし８−ｎ
は要求アドレス線、８は信号線、９は電源供給線、ＩＯ
Ｌと１ＯＲは終端抵抗、１１−０ないし１１−ｎは電源
供給回路、１２−ロないし１２−ｎはドライバ、１３−
０ないし１３−ｎはレシーバをそれぞれ示している。
なお、第１図と同一符号は同一物を示している。
第２図において、各バス獲得信号送信回路５一ｉ（たゾ
しｉ＝０，１，２・・・ｎ）はホールド線８ｈｄおよび
要求アドレス線８−ｉにＴ分岐を介して接続され、各バ
ス獲得信号受信回路６−ｉはホールド線８ ｈｄ並びに
要求アドレス線８−ロないし８−ｎのすべてにＴ分岐を
介して接続されている。
しｉ＝０，１，２・・・ｎ）はホールド線８ｈｄおよび
要求アドレス線８−ｉにＴ分岐を介して接続され、各バ
ス獲得信号受信回路６−ｉはホールド線８ ｈｄ並びに
要求アドレス線８−ロないし８−ｎのすべてにＴ分岐を
介して接続されている。
バス獲得信号送出回路５−ｉは、バス獲得信号制御回路
７ − ｉからのホールド信号および要求アドレス信号
をドライブするものである。
７ − ｉからのホールド信号および要求アドレス信号
をドライブするものである。
バス獲得信号受信回路５−ｉは、レシーバより構成され
、ホールド線Ｂｈｄ上のホールド信号および要求アドレ
ス線８−ロないし８−ｎ上の要求アドレス信号を受信し
、これらをバス獲得制御回路７一ｉに渡すものである。
、ホールド線Ｂｈｄ上のホールド信号および要求アドレ
ス線８−ロないし８−ｎ上の要求アドレス信号を受信し
、これらをバス獲得制御回路７一ｉに渡すものである。
各バス獲得制御回路７−ｉは、第４図に示すようなバス
獲得処理を行うものであり、専用の回路で構成しても良
く、或るいは所定のマイクロプログラムをもつマイクロ
プロセッサで構成しても良い。
獲得処理を行うものであり、専用の回路で構成しても良
く、或るいは所定のマイクロプログラムをもつマイクロ
プロセッサで構成しても良い。
バス獲得信号送信回路５−ｉ、バス獲得信号受信回路５
−ｉおよびバス獲得制御回路７ − ｉは第１図のイン
タフェース・コントローラ２−ｉを構威している。
−ｉおよびバス獲得制御回路７ − ｉは第１図のイン
タフェース・コントローラ２−ｉを構威している。
本発明のバス獲得処理に用いられる信号には、ホールド
信号ＨＯＬＤおよび要求アドレス信号ＲＱＡｏないしＲ
ＱＡｎが存在する。
信号ＨＯＬＤおよび要求アドレス信号ＲＱＡｏないしＲ
ＱＡｎが存在する。
ホールド信号ＨＯＬＤはホールド線Ｆ３ ｈｄ上に送出
され、要求アドレス信号ＲＱＡｉは要求アドレス線８−
ｉ上に送出される。
され、要求アドレス信号ＲＱＡｉは要求アドレス線８−
ｉ上に送出される。
ホールド信号ＨＯＬＤはバス獲得要求時に送出する信号
であり、この信号がアクティブであると、いずれかのサ
ブシステムがバス獲得の要求を出しているか又はバスを
獲得していることを示す。
であり、この信号がアクティブであると、いずれかのサ
ブシステムがバス獲得の要求を出しているか又はバスを
獲得していることを示す。
ホールド信号｝｛ＯＬＤがこの信号であり、バス上に１
本しか存在せず、各サブシステムからの送出、読出しが
可能である。
本しか存在せず、各サブシステムからの送出、読出しが
可能である。
要求アドレス信号ＲＱＡｉは、バス獲得要求時にホール
ド信号ＨＯＬＤと共に送出する信号であり、ホールド信
号ＨＯＬＤを送出しているサブシステム３−ｉを示す。
ド信号ＨＯＬＤと共に送出する信号であり、ホールド信
号ＨＯＬＤを送出しているサブシステム３−ｉを示す。
要求アドレス信号ＲＱＡｏないしＲＱＡｎはバスに接続
されている最大サブシステム台数と一致する信号数が存
在する。
されている最大サブシステム台数と一致する信号数が存
在する。
各サブシステム３−ｉ（ｉ＝０，１，２・・・ｎ）は自
系に割当てられた要求アドレス信号ＲＱＡｉだけを送出
可能であり、読出しはすべての要求アドレス信号ＲＱＡ
ｏないしＲＱＡｎについて行う。
系に割当てられた要求アドレス信号ＲＱＡｉだけを送出
可能であり、読出しはすべての要求アドレス信号ＲＱＡ
ｏないしＲＱＡｎについて行う。
要求アドレス信号ＲＱＡｏないしＲＱＡ ｎのそれぞれ
に対しては所定の規準にしたがって優先度が与えられて
いる。
に対しては所定の規準にしたがって優先度が与えられて
いる。
第３図は本発明における電源供給方式を示すものである
。
。
信号線８はバス内の信号線を示しており、ホールド線８
ｈｄ，要求アドレス線８−０ないし８−ｎを代表してい
る。
ｈｄ，要求アドレス線８−０ないし８−ｎを代表してい
る。
信号線８の端部には終端抵抗１０Ｌ，ＩＯＲが接続され
、終端抵抗１０Ｌ，１０Ｒには電源供給線９が接続され
る。
、終端抵抗１０Ｌ，１０Ｒには電源供給線９が接続され
る。
各サブシステム３−ｉは電源供給回路１１−ｉを有して
おり、電源供給回路１１−０ないし１１−ｎが並列に電
源供給線９に接続されており、それ故、信号線８に対す
る電力供給はすべてのサブシステム３一ロないし３ −
ｎによって行われる。
おり、電源供給回路１１−０ないし１１−ｎが並列に電
源供給線９に接続されており、それ故、信号線８に対す
る電力供給はすべてのサブシステム３一ロないし３ −
ｎによって行われる。
信号線８に接続されているドライバ１２−ｉは第２図の
バス獲得信号送出回路５−ｉ内に存在するものであり、
レシーバ１３−ｉはバス獲得信号受信回路６−ｉ内に存
在するものである。
バス獲得信号送出回路５−ｉ内に存在するものであり、
レシーバ１３−ｉはバス獲得信号受信回路６−ｉ内に存
在するものである。
次にバス獲得処理について説明する。
ホールド信号ＨＯＬＤおよび要求アドレス信号ＲＱＡｉ
の組合せにより、バスの状態を下記の表１で示すように
分類でき そのときのサブシステムの処理を下記の表２のように決
定することで、バス獲得処理を円滑に実行することが出
来る。
の組合せにより、バスの状態を下記の表１で示すように
分類でき そのときのサブシステムの処理を下記の表２のように決
定することで、バス獲得処理を円滑に実行することが出
来る。
第４図はバス獲得処理を示すフローチャートである。
サブシステム３−ｉにバス獲得要求が発生した場合、サ
ブシステム３−ｉはホールド線Ｂｈｄ上のホールド信号
ＨＯＬＤが“１”であるか否かを調べる。
ブシステム３−ｉはホールド線Ｂｈｄ上のホールド信号
ＨＯＬＤが“１”であるか否かを調べる。
ホールド信号ＨＯＬＤが“１”の場合には、そのバス獲
得要求は消滅する。
得要求は消滅する。
ホールド線Ｂｈｄ上の信号ＨＯＬＤが“０”の場合には
、サブシステム３−ｉは“１”のホールド信号ＨＯＬＤ
および“１”の要求アドレス信号ＲＱＡｉを送出する。
、サブシステム３−ｉは“１”のホールド信号ＨＯＬＤ
および“１”の要求アドレス信号ＲＱＡｉを送出する。
上記送出処理を行った後、自系の要求アドレス信号ＲＱ
Ａｉのみが“１”であるか否かを調べ自系の要求アドレ
ス信号ＲＱＡｉのみが“１”の場合にはバスが獲得され
たことになる。
Ａｉのみが“１”であるか否かを調べ自系の要求アドレ
ス信号ＲＱＡｉのみが“１”の場合にはバスが獲得され
たことになる。
他系の要求アドレス信号ＲＱＡｍも“１”の場合には、
ＲＱＡｉの優先度とＲＱＡｍの優先度とを調べる。
ＲＱＡｉの優先度とＲＱＡｍの優先度とを調べる。
ＲＱＡ ｉの優先度がＲＱＡｍの優先度より低い場合に
は、サブシステム３−ｉは“１”のホールド信号ＨＯＬ
Ｄおよび“１”の要求アドレス信号ＲＱＡｉの送出を解
除する。
は、サブシステム３−ｉは“１”のホールド信号ＨＯＬ
Ｄおよび“１”の要求アドレス信号ＲＱＡｉの送出を解
除する。
ＲＱＡｉの優先度がＲＱＡｍの優先度より高い場合には
、自系のＲＱＡ ｉのみが“１”になるまで待つ。
、自系のＲＱＡ ｉのみが“１”になるまで待つ。
以上の説明から明らかなように、本発明によれば、下記
のような効果が得られる。
のような効果が得られる。
■ 各サブシステムに共用される１本のホールド線およ
び各サブシステムに１対１の対応をなす復数本の要求ア
ドレス線を設け、各サブシステムのバス獲得信号送出回
路を上記のホールド線および対応する要求アドレス線に
並列接続すると共に、各サブシステムのバス獲得信号受
信回路をすべての要求アドレス線およびホールド線に並
列接続しているので、いずれかのサブシステムを電気的
に取除いても、信号の伝播およびバス獲得処理機能を損
わない。
び各サブシステムに１対１の対応をなす復数本の要求ア
ドレス線を設け、各サブシステムのバス獲得信号送出回
路を上記のホールド線および対応する要求アドレス線に
並列接続すると共に、各サブシステムのバス獲得信号受
信回路をすべての要求アドレス線およびホールド線に並
列接続しているので、いずれかのサブシステムを電気的
に取除いても、信号の伝播およびバス獲得処理機能を損
わない。
■ 各サブシステムは、バス獲得要求が発生したときホ
ールド信号が“Ｏ”であることを条件とて“１”のホー
ルド信号および“１”の自系要求アドレス信号を送出し
、他系の要求アドレス信号の状態を取込み、必要に応じ
て優先度のチェック処理並びにホールド信号および自系
要求アドレス信号の送出解除を行っているので、特定の
バス・コントローラが不要になり、いずれのサブシステ
ムが動作不能になってもバス獲得処理機能ｌこは何らの
影響も与えない。
ールド信号が“Ｏ”であることを条件とて“１”のホー
ルド信号および“１”の自系要求アドレス信号を送出し
、他系の要求アドレス信号の状態を取込み、必要に応じ
て優先度のチェック処理並びにホールド信号および自系
要求アドレス信号の送出解除を行っているので、特定の
バス・コントローラが不要になり、いずれのサブシステ
ムが動作不能になってもバス獲得処理機能ｌこは何らの
影響も与えない。
■ 各サブシステムの電源供給回路に並列接続される電
源供給線を設け、信号線の両端の終端抵抗を上記の電源
供給線に接続したので、バス獲得処理動作を停止するこ
となく、サブシステムの電源投入／切断を行うことが出
来る。
源供給線を設け、信号線の両端の終端抵抗を上記の電源
供給線に接続したので、バス獲得処理動作を停止するこ
となく、サブシステムの電源投入／切断を行うことが出
来る。
第１図は単一バスを使用して計算機間の通信を行う多重
系計算機システムの概要を示す図、第２図は本発明にお
ける信号線接続方式の１実施例のブロック図、第３図は
本発明における電源供給方式の１実施例のブロック図、
第４図は本発明におけるバス獲得処理を示すフローチャ
ートである。 １−０ないしｉ − ｎ・・・・・・中央処理装置、２
−ロないし２−ｎ・・・・・・インタフェース・コント
ローラ、３−０ないし３ − ｎ・・・・・・サブシス
テム、４・・・・・・単一バス、５−０ないし５ −
ｎ・・・・・・バス獲得信号送出回路、６−０ないし６
− ｎ・・・・・・バス獲得信号受信回路、７−ロな
いし７−ｎ・・・・・・バス獲得制御回路、８ｈｄ・・
・・・・ホールド線、８−０ないし８−ｎ・・・・・・
要求アドレス線、８・・・・・・信号線、９・・・・・
・電線供給線、ＩＯＬとＩＯＲ・・・・・・終端抵抗、
１１−０ないし１１−ｎ・・・・・・電源供給回路、１
２−０ないし１２−ｎ・・・・・・ドライバ、１３−ロ
ないし１３一ｎ・・・・・・レシーバ。
系計算機システムの概要を示す図、第２図は本発明にお
ける信号線接続方式の１実施例のブロック図、第３図は
本発明における電源供給方式の１実施例のブロック図、
第４図は本発明におけるバス獲得処理を示すフローチャ
ートである。 １−０ないしｉ − ｎ・・・・・・中央処理装置、２
−ロないし２−ｎ・・・・・・インタフェース・コント
ローラ、３−０ないし３ − ｎ・・・・・・サブシス
テム、４・・・・・・単一バス、５−０ないし５ −
ｎ・・・・・・バス獲得信号送出回路、６−０ないし６
− ｎ・・・・・・バス獲得信号受信回路、７−ロな
いし７−ｎ・・・・・・バス獲得制御回路、８ｈｄ・・
・・・・ホールド線、８−０ないし８−ｎ・・・・・・
要求アドレス線、８・・・・・・信号線、９・・・・・
・電線供給線、ＩＯＬとＩＯＲ・・・・・・終端抵抗、
１１−０ないし１１−ｎ・・・・・・電源供給回路、１
２−０ないし１２−ｎ・・・・・・ドライバ、１３−ロ
ないし１３一ｎ・・・・・・レシーバ。
Claims (1)
- 【特許請求の範囲】 １ バス獲得信号送出回路、バス獲得信号受信回路およ
びバス獲得制御回路を有する複数のサブシステム、並び
にサブシステムの通信のために使用される単一バスを有
する多重系計算機システムにおいて、上記単一バスはす
べてのサブシステムに共用されるホールド線およびそれ
ぞれが上記複数のサブシステムのそれぞれと１対１の対
応をなす複数の要求アドレス線を有し、上記各サブシス
テムの獲得信号送出回路はＴ分岐接続によって上記ホー
ルド線および対応する要求アドレス線に接続されると共
に上記バス獲得制御回路からのホールド信号を上記ホー
ルド線上に送出し上記バス獲得制御回路からの要求アド
レス信号を対応する要求アドレス線上に送出するように
構成され、上記各サブシステムのバス獲得信号受信回路
はＴ分岐接続によって上記ホールド線およびすべての要
求アドレス線に接続されると共にホールド線上のホール
ド信号およびすべての要求アドレス線上の要求アドレス
信号を上記バス獲得制御回路に送るように構成され、上
記各サブシステムのバス獲得制御回路は、バス獲得要求
が発生した際に、上記ホールド線上のホールド信号がア
クティブであるか否かを調べ、該ホールド信号がアクテ
ィブである場合にはバス獲得要求を解除し、該ホールド
信号がアクティブでない場合にはアクティブなホールド
信号およびアクティブな要求アドレス信号を送出し、し
かる後に自系の要求アドレス信号のみがアクティブであ
るか否かを調べ、自系の要求アドレス信号以外にもアク
ティブな要求アドレス信号が存在する場合には要求アド
レス信号の優先度をチェックし、他系の要求アドレス信
号の優先度が自系の要求アドレス信号の優先度より高い
場合にはアクティブなホールド信号およひアクティブ要
求アドレス信号の送出を解除し、自系の要求アドレス信
号の優先度が他系の要求アドレス信号の優先度より高い
場合には自系の要求アドレス信号以外の要求アドレス信
号がすべてメン・アクティブになるのを待つように構成
されていることを特徴とする多重系計算機システムにお
けるバス方式。 ２ 各サブシステム内の電源供給回路に並列接続される
電源供給線を設け、単一バスを構成する複数の信号線の
両端の終端抵抗を、上記電源供給線に接続したことを特
徴とする特許請求の範囲第１項記載の多重系計算機シス
テ庫おけるバス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55047544A JPS5836374B2 (ja) | 1980-04-11 | 1980-04-11 | 多重系計算機システムにおけるバス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55047544A JPS5836374B2 (ja) | 1980-04-11 | 1980-04-11 | 多重系計算機システムにおけるバス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56145444A JPS56145444A (en) | 1981-11-12 |
| JPS5836374B2 true JPS5836374B2 (ja) | 1983-08-09 |
Family
ID=12778082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55047544A Expired JPS5836374B2 (ja) | 1980-04-11 | 1980-04-11 | 多重系計算機システムにおけるバス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5836374B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60258671A (ja) * | 1984-06-05 | 1985-12-20 | Nec Corp | プロセツサ |
| JPS6358567A (ja) * | 1986-08-28 | 1988-03-14 | Nec Corp | 直列インタフエ−スバス方式 |
-
1980
- 1980-04-11 JP JP55047544A patent/JPS5836374B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56145444A (en) | 1981-11-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6587950B1 (en) | Cluster power management technique | |
| EP0722638B1 (en) | Control and communications apparatus | |
| CA2051786A1 (en) | Universal scheme of input/output redundancy in a process control system | |
| JPH10503041A (ja) | バス結合遅延時の調停方式 | |
| WO1998021657A1 (en) | Fail-over switching system | |
| US4675864A (en) | Serial bus system | |
| JPS5836374B2 (ja) | 多重系計算機システムにおけるバス方式 | |
| DE3586925T2 (de) | Netzsteuerungssystem fuer mehrere prozessormodule. | |
| JP3377457B2 (ja) | クラスタシステムならびにその運転管理装置および方法 | |
| JP3293697B2 (ja) | 車両の監視制御データ転送装置 | |
| JP3546528B2 (ja) | 端末制御方法及びサービスプロセッサ | |
| JP3366274B2 (ja) | 監視制御装置及び監視制御方法 | |
| CN112069114B (zh) | I2c仲裁方法及装置 | |
| JP2003178046A (ja) | クラスタシステムならびにその運転管理装置および方法 | |
| JP2000347706A (ja) | プラント制御装置 | |
| CN117104156A (zh) | 一种车辆控制电路、车辆主机及车辆 | |
| JPS6023382B2 (ja) | 共有入出力バス制御装置 | |
| JPH08267722A (ja) | 印刷機用バスシステム | |
| JPH01177664A (ja) | バス接続制御方式 | |
| JP3639335B2 (ja) | クラスタ間通信命令を実行する情報システムで用いられるクラスタ | |
| KR100202398B1 (ko) | 이중화구조를 갖는 종합정보통신망 디바이스 제어계 | |
| CN111634765A (zh) | 同机房多台电梯场景下的物联网终端在线率提升方法 | |
| JPH064465A (ja) | 共通バス制御方法 | |
| JP2723160B2 (ja) | 通信制御装置 | |
| JP2630100B2 (ja) | プロセッサ間通信用バスの障害処理方式 |