JPH05233164A - パラレルデータ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 たとえ最終段のバッファ記憶部にパラレルデ
ータがなくてもバッファ記憶部に所定数のパラレルデー
タが格納されている場合にはＣＰＵにおけるデータ処理
を継続する。 【構成】 割込み前処理後、最終段バッファ記憶部のパ
ラレルデータ有無をチェックする。データ有りの場合に
はその最終段バッファ記憶部のパラレルデータを読み取
って処理する。データ無しの場合にはバッファ記憶部に
所定数のパラレルデータが格納されているかチェックす
る。格納されている場合には最終段バッファ記憶部にデ
ータが格納されるのを待機する。格納されていない場合
には割込み後処理を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ホスト機器とのインタ
フェースとしてパラレルインタフェースを用いるプリン
タ等に利用されるパラレルデータ処理装置に関する。

【０００２】

【従来の技術】例えばホストコンピュータから出力され
た印字データをインタフェースを介して受信し、その印
字データに基づいて印字部を動作させてデータ印字を行
うプリンタとしては、データ転送の高速化を図るために
インタフェースとしてパラレルインタフェースを使用し
たものが多い。

【０００３】このようなプリンタにおいては、パラレル
インタフェースとプリンタ制御部の本体を構成するＣＰ
Ｕ（中央処理装置）との間にパラレルデータを記憶する
複数段のバッファ記憶部を介在している。そして、パラ
レルインタフェースから出力されるパラレルデータを初
段のバッファ記憶部に格納するとともに１サイクル毎に
各段のバッファ記憶部の内容をそれぞれ次段のバッファ
記憶部に転送する。しかして、最終段のバッファ記憶部
に格納されたパラレルデータを上記ＣＰＵが順次読取っ
て印字に関する所定のデータ処理を行うようになってい
た。

【０００４】この場合において、従来はバッファ記憶部
の各段に全てデータが書き込まれてからＣＰＵに印字に
関するデータ処理の割込みをかける方式と、最終段にデ
ータが書込まれたときＣＰＵに同様の割込みをかける方
式とがあった。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
たいずれの方式においてもバッファ記憶部の最終段にデ
ータが無くなると割込み信号が発生されなくなるため、
ＣＰＵでは割込み終了の処理が実行されていた。このた
め、たとえ最終段以外のバッファ記憶部にパラレルデー
タが残っていても最終段のバッファ記憶部にデータがな
かったときには一旦割込み終了の処理が行なわれる。そ
して、その後、最終段のバッファ記憶部にデータが格納
されたならば再度割込み処理の立上げが行なわれる。従
って、この場合には立上げ処理に要する分だけ処理速度
が低下していた。このような処理速度の低下は、ホスト
コンピュータにおけるデータ伝送効率の低下をもたらす
ため解決が望まれていた。

【０００６】そこで本発明は、たとえ最終段のバッファ
記憶部にパラレルデータがなくてもバッファ記憶部に所
定数のパラレルデータが格納されている場合にはデータ
処理を継続するようにして、処理速度の低下を防止しホ
スト機器のデータ伝送効率向上を図るパラレルデータ処
理装置を提供しようとするものである。

【０００７】

【課題を解決するための手段】本発明は、ホスト機器か
ら受信したデータを複数ビットのパラレルデータとして
出力するパラレル通信手段と、パラレルデータを記憶す
る複数段構造のバッファ記憶部を備え、パラレル通信手
段により出力されるパラレルデータを初段のバッファ記
憶部に書込むとともに、１サイクル毎に各段のバッファ
記憶部の内容をそれぞれ次段のバッファ記憶部に転送す
るバッファ管理手段と、このバッファ管理手段により最
終段のバッファ記憶部にパラレルデータが格納されたな
らば当該最終段バッファ記憶部の内容を読取り所定のデ
ータ処理を行うデータ処理手段と、バッファ記憶部の各
段に格納されているパラレルデータの総数を求める加算
手段と、この加算手段により求められた総数が基準値未
満でありかつ最終段バッファ記憶部にパラレルデータが
格納されていない場合には、データ処理手段によるデー
タ処理を終了する終了処理手段とを備えたものである。

【０００８】

【作用】このような構成の本発明であれば、パラレル通
信手段によりホスト機器からのデータがパラレルデータ
として出力されると、そのパラレルデータはバッファ記
憶部の初段に書込まれる。また、上記バッファ記憶部の
各段に格納されているパラレルデータは、それぞれ１サ
イクル毎に次段のバッファ記憶部に転送される。しかし
て、最終段バッファ記憶部にパラレルデータが格納され
たならば当該最終段バッファ記憶部の内容が読取られて
所定のデータ処理が行なわれる。

【０００９】また、バッファ記憶部に格納されているパ
ラレルデータの総数が求められる。そして、この総数が
基準値未満でありかつ最終段バッファ記憶部にパラレル
データが格納されていない場合には上記データ処理が終
了となる。

【００１０】換言すれば、最終段バッファ記憶部にパラ
レルデータが格納されていなくても、最終段以外のバッ
ファ記憶部に基準値以上のパラレルデータが格納されて
いる場合には上記データ処理が継続される。

【００１１】

【実施例】以下、本発明をプリンタに適用した一実施例
について、図面を参照しながら説明する。

【００１２】図１は本実施例の要部構成を示すブロック
図で、ＣＰＵ（中央処理装置）１は、ホストコンピュー
タ２から出力された印字データを通信手段を介して受信
し、その受信データに基づいて印字部３を動作させてデ
ータ印字を行なうプリンタの制御部本体として機能す
る。このＣＰＵ１には、該ＣＰＵ１が実行するデータ処
理のプログラムデータ等が格納されたＲＯＭ（リード・
オンリ・メモリ）４、該ＣＰＵ１が処理するデータを格
納するための各種メモリエリアが形成されたＲＡＭ（ラ
ンダム・アクセス・メモリ）５、前記印字部３の駆動を
制御する印字部コントローラ６、用紙搬送系等のモータ
７を動作させるモータドライブ回路８等の各部が、バス
ライン９を介してそれぞれ接続されている。

【００１３】前記通信手段としては、ホストコンピュー
タ２から受信した印字データを８ビットのパラレルデー
タとしてパラレル伝送するパラレルインタフェース（パ
ラレル通信手段）１０が使用されている。

【００１４】そして、このパラレルインタフェース１０
と前記ＣＰＵ１との間に、上記８ビットのパラレルデー
タを記憶するｎ（ｎ：複数）段構造のバッファ記憶部
（以下多段バッファと称する）１１を備え、この多段バ
ッファ１１に対するデータの書込み及び読出しを管理す
る多段バッファ管理部１２が介在されている。

【００１５】この多段バッファ管理部１２は、多段バッ
ファ１１の先頭である初段バッファ１１-1が空エリアの
とき、パラレルインタフェース１０から出力された８ビ
ットのパラレルデータを上記初段バッファ１１-1に書込
む。また、多段バッファ１１の最終段であるｎ段バッフ
ァ１１-nが空エリアのとき、１サイクル毎に初段バッフ
ァ１１-1から（ｎ−１）段バッファ１１-(n-1)までの各
内容をそれぞれ次段のバッファに転送する。そして、パ
ラレルインタフェース１０から出力された８ビットのパ
ラレルデータを上記初段バッファ１１-1に書込む際に、
前記ＣＰＵ１に割込み処理の実行を指令する信号ＩＮＴ
１を出力するものとなっている。（バッファ管理手段）

【００１６】加算回路１３は、前記多段バッファ１１に
おける各段バッファの内容を取り込んで、この多段バッ
ファ１１に格納されているパラレルデータの総数を求め
るもので、この総数が基準値（多段バッファの段数＝ｎ
よりも小さい正数）以上の場合には前記ＣＰＵ１に割込
み処理の継続を指令する信号ＩＮＴ２を出力するものと
なっている。（加算手段）

【００１７】しかして、前記ＣＰＵ１は、前記多段バッ
ファ管理部１２から割込み処理の実行指令信号ＩＮＴ１
を受信すると、図２に示す処理を実行するようにＲＯＭ
４内のプログラムによって制御されている。

【００１８】すなわち、割込み処理の実行指令信号ＩＮ
Ｔ１が入力されたならば、先ず、ＳＴ（ステップ）１と
して割込み前処理、例えばＣＰＵ１のアドレス、データ
レジスタの退避等を行う。

【００１９】次に、ＳＴ２として前記多段バッファ１１
のｎ段バッファ１１-nにパラレルデータが格納されてい
るか否かを多段バッファ管理部１２に問合わせる。そし
て、ｎ段バッファ１１-nにデータが格納されている場合
にはそのｎ段バッファ１１-nからパラレルデータを読出
して所定の割込み処理、例えばＲＡＭ５への書込み等を
行う。（データ処理手段）

【００２０】その後、再度前記ｎ段バッファ１１-nにパ
ラレルデータが格納されているか否かを問合わせる。そ
して格納されている場合には、上記割込み処理を再度実
行する。

【００２１】これに対し、ｎ段バッファ１１-nにパラレ
ルデータが格納されていない場合には、ＳＴ３として前
記加算回路１３から割込み処理の継続を指令する信号Ｉ
ＮＴ２が入力されているか否かを調べる。そして入力さ
れている場合には、前記多段バッファ１１に基準値以上
のパラレルデータが格納されているので、ＳＴ２に戻り
上記の割込み処理を継続する。

【００２２】一方、上記継続指令信号ＩＮＴ２が入力さ
れていない場合には、前記多段バッファ１１に基準値以
上のパラレルデータが格納されておらず、かつｎ段バッ
ファ１１-nにもデータが格納されていないので、ＳＴ４
として割込み後処理、例えばＳＴ１にて退避させたＣＰ
Ｕ１のアドレス、データレジスタの復帰を行って、この
処理を終了する。（終了処理手段） 次に、上記の如く構成された本実施例の作用効果につい
て説明する。

【００２３】多段バッファ１１にデータが何も格納され
ていない状態で、パラレルインタフェース１０にてホス
トコンピュータ２からの印字データが受信されると、そ
の印字データは１サイクル毎に８ビットのパラレルデー
タとして多段バッファ管理部１２に送出される。

【００２４】多段バッファ管理部１２においては、最初
のサイクルでパラレルインタフェース１０から最初に入
力された８ビットのパラレルデータを多段バッファ１１
の初段バッファ１１-1に書込む。このとき、ＣＰＵ１に
割込み処理の実行を指令する信号ＩＮＴ１を出力する。
これにより、ＣＰＵ１では割込み前処理が開始される。

【００２５】また多段バッファ管理部１２においては、
次のサイクルで多段バッファの初段バッファ１１-1の内
容を２段バッファ１１-2に転送し、これにより空エリア
となった初段バッファ１１-1にパラレルインタフェース
１０から続いて入力された８ビットのパラレルデータを
書込む。このとき、信号ＩＮＴ１は出力されるが、ＣＰ
Ｕ１では既に割込み前処理が開始されているので無視さ
れる。

【００２６】以後、多段バッファ管理部１２においては
多段バッファ１１の各バッファ内容をそれぞれ次段のバ
ッファに転送し、これにより空エリアとなった初段バッ
ファ１１-1にパラレルインタフェース１０から入力され
たパラレルデータを順次書込む処理が１サイクル毎に繰
り返し行われる。

【００２７】一方、ＣＰＵ１においては多段バッファ管
理部１２における複数サイクルの期間で前記割込み前処
理を終了する。そして、前記多段バッファ１１の最終段
であるｎ段バッファ１１-nに８ビットのパラレルデータ
が格納されているか否かをチェックする。ここで、ｎ段
バッファ１１-nにパラレルデータが格納されていない場
合、すなわち割込み前処理がｎサイクルより少ないサイ
クルで終了した場合には、加算回路１３から割込み処理
の継続を指令する信号ＩＮＴ２が入力されているか否か
を調べる。そして、継続指令信号ＩＮＴ２が入力されて
いる場合には、ｎ段バッファ１１-nにパラレルデータが
格納されるのを待機する。

【００２８】上記加算回路１３は、多段バッファ１１に
格納されているパラレルデータの総数を求め、その総数
が基準値以上の場合に前記継続指令信号ＩＮＴ２を出力
する構成となっている。従って、この加算回路１３にお
ける基準値をＣＰＵ１における割込み前処理に要するサ
イクル以下の値とすれば、ＣＰＵ１での割込み前処理が
終了した時点で継続指令信号ＩＮＴ２が該ＣＰＵ１に入
力されているので、該ＣＰＵ１はｎ段バッファ１１-nに
データが格納されるのを待機することになる。

【００２９】その後、ｎ段バッファ１１-nに８ビットの
パラレルデータが格納されると、ＣＰＵ１１はそのｎ段
バッファ１１-nのパラレルデータを読取り、所定の割込
み処理を実行する。そして処理を終えると再びｎ段バッ
ファ１１-nにパラレルデータが格納されているか否かを
チェックし、格納されている場合には読み取って、同様
の割込み処理を実行する。

【００３０】一方、再度のチェックにおいてｎ段バッフ
ァ１１-nにパラレルデータが格納されていない場合に
は、前記継続指令信号ＩＮＴ２の有無がチェックされ
る。そして継続指令信号ＩＮＴ２が入力されている場
合、すなわち多段バッファ１１のｎ段バッファ１１-nを
除く各バッファに基準値以上のパラレルデータが格納さ
れている場合には、ＣＰＵ１は多段バッファ管理部１２
の作用によりｎ段バッファ１１-nにパラレルデータが格
納されるのを待機することになる。

【００３１】これに対し、継続指令信号ＩＮＴ２が入力
されていない場合、すなわち多段バッファ１１のｎ段バ
ッファ１１-nを除く各バッファに基準値以上のパラレル
データが格納されていない場合には、ＣＰＵ１は割込み
後処理を実行して、この処理を終了する。

【００３２】例えば、あるサイクルにおいて多段バッフ
ァ１１が図３（ａ）に示す内容であった場合、ｎ段バッ
ファ１１-nに８ビットパラレルデータ「11110000」が格
納されているので、このパラレルデータ「11110000」が
ＣＰＵ１に読み取られてデータ処理される。

【００３３】そして、次のサイクルでは初段バッファ１
１-1の８ビットパラレルデータ「11111111」から（ｎ−
１）段バッファ１１-(n-1)の８ビットパラレルデータ
「00111111」までがそれぞれ２段バッファ１１-2からｎ
段バッファ１１-nに転送され、初段バッファ１１-1には
次の８ビットパラレルデータ「10101001」が書込まれ
る。この場合には、ｎ段バッファ１１-nのパラレルデー
タ「00111111」がＣＰＵ１に読み取られてデータ処理さ
れる。

【００３４】また、次のサイクルでもやはり初段バッフ
ァ１１-1の８ビットパラレルデータ「10101001」から
（ｎ−１）段バッファ１１-(n-1)の８ビットパラレルデ
ータまでがそれぞれ２段バッファ１１-2からｎ段バッフ
ァ１１-nに転送され、初段バッファ１１-1には次の８ビ
ットパラレルデータ「00111100」が書込まれる。ただ
し、このときには、図３（ｂ）に示すようにｎ段バッフ
ァ１１-nに８ビットパラレルデータが格納されていな
い。

【００３５】この場合、従来は最終段であるｎ段バッフ
ァ１１-nにパラレルデータが格納されていないので、Ｃ
ＰＵ１にて割込み後処理が行われてしまい、次のサイク
ルでｎ段バッファ１１-nに８ビットパラレルデータ「11
011100」が格納されるが、このときには再度割込み前処
理から開始しなければならなかった。

【００３６】しかしながら、本実施例においては、たと
え最終段であるｎ段バッファ１１-nにパラレルデータが
格納されていなくても、加算回路１３からの継続指令信
号ＩＮＴ２が入力されている場合、すなわち多段バッフ
ァ１１のｎ段バッファ１１-nを除く各バッファに基準値
以上のパラレルデータが格納されている場合には、割込
み処理が継続される。従って、次のサイクルでｎ段バッ
ファ１１-nに８ビットパラレルデータ「11011100」が格
納されたならば直ちにこのパラレルデータ「11011100」
読み取られてデータ処理されるようになる。

【００３７】このように本実施例によれば、たとえ最終
段のｎ段バッファ１１-nにパラレルデータがなくても多
段バッファ１１に所定数のパラレルデータが格納されて
いる場合には、ＣＰＵ１におけるデータ処理が継続され
るので、プリンタ側での安定した高速処理を維持でき
る。その結果、多段バッファ１１が満杯になり難くな
り、ホストコンピュータ２のデータ伝送効率も優れたも
のとなる。

【００３８】なお、本発明はプリンタへの適用に限定さ
れるものではなく、ホスト機器とのインタフェースとし
てパラレルインタフェースを用いる機器に適用できるも
のである。また、パラレルインタフェースとしては８ビ
ットパラレルインタフェースのみならず１６ビットパラ
レルインタフェース等であってもよい。この他、本発明
の要旨を逸脱しない範囲で種々変形実施可能であるのは
勿論である。

【００３９】

【発明の効果】以上詳述したように本発明によれば、た
とえ最終段のバッファ記憶部にパラレルデータがなくて
もバッファ記憶部に所定数のパラレルデータが格納され
ている場合にはＣＰＵにおけるデータ処理を継続するこ
とができ、データ処理速度の低下を防止できるとともに
ホスト機器のデータ伝送効率を高め得るパラレルデータ
処理装置を提供できる。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図。

【図２】同実施例におけるＣＰＵの主要なプログラム処
理を示す流れ図。

【図３】同実施例の作用説明における多段バッファの状
態を示す図。

【符号の説明】

１…ＣＰＵ（データ処理手段） ２…ホストコンピュータ（ホスト機器）、 １０…パラレルインタフェース（パラレル通信手段）、 １１…多段バッファ（バッファ記憶部）、 １２…多段バッファ記憶部（バッファ管理手段）、 １３…加算回路（加算手段）。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ホスト機器から受信したデータを複数ビ
   ットのパラレルデータとして出力するパラレル通信手段
   と、 パラレルデータを記憶する複数段構造のバッファ記憶部
   を備え、前記パラレル通信手段により出力されるパラレ
   ルデータを初段のバッファ記憶部に書込むとともに１サ
   イクル毎に各段のバッファ記憶部の内容をそれぞれ次段
   のバッファ記憶部に転送するバッファ管理手段と、 このバッファ管理手段により最終段のバッファ記憶部に
   パラレルデータが格納されたならば当該最終段バッファ
   記憶部の内容を読取り所定のデータ処理を行うデータ処
   理手段と、 前記バッファ記憶部の各段に格納されているパラレルデ
   ータの総数を求める加算手段と、 この加算手段により求められた総数が基準値未満であり
   かつ前記最終段バッファ記憶部にパラレルデータが格納
   されていない場合には前記データ処理手段によるデータ
   処理を終了する終了処理手段と、を具備したことを特徴
   とするパラレルデータ処理装置。