JP2001237864A - データ伝送装置及び方法 - Google Patents

Abstract

(57)【要約】 【課題】パケットデータの伝送効率を向上させたデータ
伝送装置を提供する。 【解決手段】データ伝送装置１００は、ＣＰＵ１１０か
らＬＳＩ１３０へ伝送されるパケットブロックを一時的
に格納するＦＩＦＯメモリ１４０と、ＣＰＵ１１０とＦ
ＩＦＯメモリ１４０との間で、パケットブロックを伝送
可能にするデータバス１０１ａと、ＦＩＦＯメモリ１４
０とＬＳＩ１３０との間でパケットブロックを伝送可能
にするデータバス１０１ｂと、パケットデータの伝送を
開始及び終了する旨のデータからパケット状態信号を生
成し、ＦＩＦＯメモリ１４０に、パケットブロック毎
に、その位置に応じてパケット状態信号を対応させて入
力する制御情報生成回路１３１と、ＦＩＦＯメモリ１４
０とＬＳＩ１３０との間でパケット状態信号を伝送可能
にするパケット状態信号バス１３２と、ＦＩＦＯメモリ
１４０から伝送されたパケット状態信号を読み出してパ
ケットブロックの位置を検出するＬＳＩ１３０とを備え
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、所定のソフトウェ
ア処理を行うソフトウェア処理装置と所定のハードウェ
ア処理を行うハードウェア処理装置との間でパケットデ
ータを伝送するデータ伝送装置及び方法に関する。

【０００２】

【従来の技術】企業等においては、複数のパーソナルコ
ンピュータ等の端末をイーサネット等のＬＡＮ（Local
Area Netwaork ）で接続し、端末間で相互に情報のやり
取りが行われている。ＬＡＮにおいては、一般にパケッ
トと呼ばれる単位で情報がやり取りされる。このパケッ
トには、ＩＰ（Internet Protocol ）パケット、ＡＲＰ
（Address Resolution Protocol ）パケット、ＮＨＲＰ
（NextHop Resolution Protocol）パケット等の種別が
ある。また、パケットは、そのパケット種別毎にフォー
マット（パケットフォーマット）が定められている。こ
のパケットフォーマットに基づいて、パケットの属性を
認識することができる。

【０００３】ところで、上述したパケットを処理する各
種のデータ処理装置は、一般に、高速な処理を行う機能
をハードウェア処理装置（Ｈ／Ｗ）で実現し、複雑な処
理を行う機能をソフトウェア処理装置（Ｓ／Ｗ）で実現
するように構成されている。このため、Ｈ／ＷとＳ／Ｗ
の間でパケットをやり取りする必要がある。データ伝送
装置は、このようなデータ処理装置内部においてＨ／Ｗ
とＳ／Ｗの間のパケットのやり取りを行うものである。

【０００４】図４は、従来のデータ伝送装置の構成を示
すブロック図である。同図に示すデータ伝送装置４００
は、データバス４０１、ＣＰＵ４１０、アドレスバス４
１１、書き込み信号バス４１２、アドレスデコーダ４２
０、チップセレクト信号バス４２１、ＦＩＦＯ（First
In First Out）メモリ４３０、集積回路（ＬＳＩ）４４
０を含んで構成されている。このデータ伝送装置４００
は、ＣＰＵ４１０をＳ／Ｗ、ＬＳＩ４４０をＨ／Ｗとし
ており、データバス４０１を介してＣＰＵ４１０からＬ
ＳＩ４４０にパケットデータを伝送するものである。な
お、データバス４０１は、１６ビットのデータを並列に
伝送可能な１６ビット幅の伝送路である。

【０００５】以下、図５に示すパケットデータ伝送時の
タイムチャートに従って、ＣＰＵ４１０からＬＳＩ４４
０にパケットデータを伝送する際の動作を説明する。

【０００６】ＣＰＵ４１０は、パケットデータを８ビッ
ト（１ワード）単位で並列にデータバス４０１へ伝送す
ると共に、この８ビット単位のパケットデータの伝送に
同期して、パケットデータの先頭と最後を識別するため
の２ビットのデータ（パケット状態信号）をデータバス
４０１へ伝送する。図４に示すようにパケット状態信号
は、パケットデータの先頭ワード（Ｄ１）が伝送される
時に「１，０」、２ワード目以降が伝送される時に
「１，１」、最終ワード（Ｄ８０）が伝送される時に
「０，１」をそれぞれ示すようになっている。従って、
データバス４０１には、１ワード分のパケットデータと
２ビットのパケット状態信号が並列に伝送されることに
なる。また、ＣＰＵ４１０は、図４に示すように、デー
タバス４０１へパケットデータとパケット状態信号を伝
送する毎に、書き込み信号を書き込み信号バス４１２へ
伝送する。ＦＩＦＯメモリ４３０は、書き込み信号が伝
送される毎に、データバス４０１に伝送されているパケ
ットデータ及びパケット状態信号を格納する。

【０００７】一方、ＬＳＩ４４０は、書き込み信号を受
信することにより、ＦＩＦＯメモリ４３０にパケットデ
ータ及びパケット状態信号が格納されたことを認識し、
ＦＩＦＯメモリ４３０から１ワードずつパケットデータ
を読み出すと共に、この１ワード分のパケットデータに
対応するパケット状態信号を読み出す。このように、Ｌ
ＳＩ４４０は、パケットデータと共にパケット状態信号
を読み出すことにより、パケットデータの先頭と最後を
認識することができる。

【０００８】

【発明が解決しようとする課題】ところで、一般にパケ
ットデータは、８ビット（１ワード）単位にその内容が
区切られている。このため、パケットデータを処理する
際は、任意のビット単位で処理するよりも８の整数倍の
ビット単位で処理する方が回路やプログラムが複雑にな
らずに済む。上述したデータ伝送装置４００において、
パケットデータを８ビット単位で伝送するのは、このよ
うな理由による。

【０００９】一方、データバスは、一般に８の整数倍の
本数の信号線を有している。このため、データバスをパ
ケットデータの伝送のみに用いることができれば、全て
の信号線が使用されることになる。しかし、上述したよ
うに、データバスにはパケットデータと共にパケット状
態信号が伝送されるため、一部の信号線が使用されず、
パケットデータの伝送効率が低下していた。

【００１０】例えば、データ伝送装置４００において
は、データバス４０１は、１６本の信号線を有している
ため、このデータバス４０１をパケットデータの伝送の
みに用いることができれば、２ワード単位でパケットデ
ータを伝送することができるはずである。しかし、デー
タバス４０１にはパケットデータと共に２ビットのパケ
ット状態信号が伝送されるため、１ワードのデータを伝
送するために１０本の信号線が専有されてしまい、１６
本の信号線があるにもかかわらず１ワード単位でしかパ
ケットデータを伝送することができなかった。しかも、
このとき、残りの６本の信号線は全く使用されないま
ま、放置されることになる。このため、パケットデータ
の伝送効率を向上させることが要求されていた。

【００１１】本発明の目的は、上記従来の問題点を解決
し、パケットデータの伝送効率を向上させたデータ伝送
装置を提供することにある。

【００１２】

【課題を解決するための手段】上記目的を達成するた
め、本発明のデータ伝送装置は、パケットデータを処理
する第１の処理装置と、パケットデータを処理する第２
の処理装置との間で、前記パケットデータを伝送するも
のであり、前記第１の処理装置から前記第２の処理装置
へ伝送される前記ｎビットのパケットデータのビット列
を一時的に格納するｎ＋ｍビット幅の格納手段と、前記
第１の処理装置と前記格納手段との間で前記ｎビットの
パケットデータのビット列を伝送可能にするｎビット幅
の第１のバスと、前記格納手段と前記第２の処理装置と
の間で前記ｎビットのパケットデータのビット列を伝送
可能にするｎビット幅の第２のバスと、前記第１の処理
装置から伝送されるパケット位置情報データから、パケ
ット位置の識別に用いるｍビットの情報ビットを生成す
る情報ビット生成手段と、前記情報ビット生成手段から
前記格納手段に、前記ｎビットのパケットデータのビッ
ト列毎に、その位置に応じて前記情報ビットを対応させ
て入力する情報ビット入力手段と、前記格納手段と前記
第２の処理装置との間で前記情報ビットを伝送可能にす
るｍビット幅の第３のバスと、前記第３のバスを介して
前記格納手段から前記第２の処理装置に伝送された前記
情報ビットを読み出して、前記第３のバスを介して前記
格納手段から前記第２の処理装置に伝送された前記ｎビ
ットのパケットデータのビット列の位置を検出するパケ
ット位置検出手段とを備えて構成される。

【００１３】また、本発明は、上記データ伝送装置にお
けるデータ伝送方法において、 前記第１の処理装置か
ら前記第２の処理装置へ伝送されるパケットデータのビ
ット列を前記格納手段に一時的に格納する第１の手順
と、前記第１の処理装置から伝送されるパケット位置情
報データから、パケット位置の識別に用いるｍビットの
情報ビットを生成する第２の手順と、前記情報ビット生
成手段から前記格納手段に、前記ｎビットのパケットデ
ータのビット列毎に、その位置に応じて前記情報ビット
を対応させて入力する第３の手順と、前記第３のバスを
介して前記格納手段から前記第２の処理装置に伝送され
た前記情報ビットを読み出して、前記第３のバスを介し
て前記格納手段から前記第２の処理装置に伝送された前
記ｎビットのパケットデータのビット列の位置を検出す
る第４の手順とを備えて構成される。

【００１４】

【発明の実施の形態】以下、図示した一実施形態に基い
て本発明を詳細に説明する。図１は、本発明に係るデー
タ伝送装置の構成を示すブロック図である。同図に示す
データ伝送装置１００は、データバス１０１ａ、１０１
ｂ、１０１ｃ、ＣＰＵ１１０、アドレスバス１１１、書
き込み信号バス１１２、アドレスデコーダ１２０、チッ
プセレクト信号バス１２１、ＬＳＩ１３０、制御情報生
成回路１３１、パケット状態信号バス１３２、ＦＩＦＯ
メモリ１４０を含んで構成されている。このデータ伝送
装置１００は、ＣＰＵ１１０をＳ／Ｗ、ＬＳＩ１３０を
Ｈ／Ｗとしており、データバス１０１ａ、１０１ｂを介
してＣＰＵ１１０からＬＳＩ１３０にパケットデータを
伝送するものである。

【００１５】データバス１０１ａは、ＣＰＵ１１０から
ＦＩＦＯメモリ１４０へのパケットデータの伝送を可能
にするものである。一方、データバス１０１ｂは、ＦＩ
ＦＯメモリ１４０からＬＳＩ１３０へのパケットデータ
の伝送を可能にするものである。これらのデータバス１
０１ａ、１０１ｂは、１６ビットのデータを並列に伝送
可能な１６ビット幅の伝送路である。また、データバス
１０１ｃは、ＣＰＵ１１０からＬＳＩ１３０へのデータ
の伝送を可能にするものである。

【００１６】ＣＰＵ１１０は、パケットデータに対し
て、所定のソフトウェア処理を行う。また、ＣＰＵ１１
０は、パケットデータの伝送において、データ伝送装置
１００全体の制御を行う。具体的には、ＣＰＵ１１０
は、書き込み信号を書き込み信号バス１１２へ伝送し、
ＦＩＦＯメモリ１４０に割り当てられたアドレス「Ａ」
をアドレスバス１１１へ伝送すると共に、処理したパケ
ットデータを１６ビット（２ワード）単位で並列にデー
タバス１０１ａへ伝送する。以下においては、この伝送
の単位である２ワード分のパケットデータのビット列を
「パケットブロック」と称することとする。伝送された
パケットブロックはＦＩＦＯメモリ１４０に格納され
る。

【００１７】また、ＣＰＵ１１０は、パケットデータの
伝送を開始する場合には、その伝送に先立って、書き込
み信号を書き込み信号バス１１２へ伝送し、制御情報生
成回路１３１に割り当てられたアドレス「Ｂ」をアドレ
スバス１１１へ伝送すると共に、パケットデータの伝送
を開始する旨のデータ「Ｘ」をデータバス１０１ｃへ伝
送する。さらに、ＣＰＵ１１０は、パケットデータの伝
送を終了する場合には、書き込み信号を書き込み信号バ
ス１１２へ伝送し、アドレス「Ｂ」をアドレスバス１１
１へ伝送すると共に、パケットデータの伝送を終了する
旨のデータ「Ｙ」をデータバス１０１ｃへ伝送する。ア
ドレス「Ａ」やアドレス「Ｂ」は、アドレスデコーダ１
２０に取り込まれる。また、パケットデータの伝送を開
始する旨のデータ「Ｘ」やパケットデータの伝送を終了
する旨のデータ「Ｙ」は、制御情報生成回路１３１に取
り込まれる。

【００１８】アドレスデコーダ１２０は、ＣＰＵ１１０
から伝送されるアドレスに基づいて、制御情報生成回路
１３１及びＦＩＦＯメモリ１４０によるデータの入出力
を制御するためのチップセレクト信号を生成する。ここ
で、制御情報生成回路１３１はチップセレクト信号がロ
ーレベルのときにデータを取り込むことが可能になって
おり、ＦＩＦＯメモリ１４０はチップセレクト信号がロ
ーレベルのときにデータを入出力することが可能になっ
ている。アドレスデコーダ１２０は、ＦＩＦＯメモリ１
４０に割り当てられたアドレス「Ａ」が伝送された場合
には、ＦＩＦＯメモリ１４０によるデータの入出力を可
能にすべく、ローレベルのチップセレクト信号をチップ
セレクト信号バス１２１を介してＦＩＦＯメモリ１４０
へ伝送する。また、アドレスデコーダ１２０は、制御情
報生成回路１３１に割り当てられたアドレス「Ｂ」が伝
送された場合には、制御情報生成回路１３１によるデー
タの取り込みを可能にすべく、ローレベルのチップセレ
クト信号をチップセレクト信号バス１２１を介して制御
情報生成回路１３１へ伝送する。

【００１９】ＬＳＩ１３０は、ＣＰＵ１１０から伝送さ
れるパケットデータに対して、所定のハードウェア処理
を行うものである。このＬＳＩ１３０には、制御情報生
成回路１３１が備えられている。制御情報生成回路１３
１は、データバス１０１ｃを介してＣＰＵ１１０から伝
送されるパケットデータの伝送を開始する旨のデータ
「Ｘ」を取り込むことにより、ＣＰＵ１１０によってパ
ケットデータの伝送が開始されることを認識し、ＣＰＵ
１１０から書き込み信号が伝送される毎、すなわちパケ
ットブロックが伝送される毎に、そのパケットブロック
に対応する２ビットのパケット状態信号を生成する。

【００２０】図２は、パケット状態信号の一例を示す図
である。パケット状態信号は、ＣＰＵ１１０から伝送さ
れるパケットブロックがパケットデータのどの位置に対
応するのかを示すものである。同図に示すように、パケ
ット状態信号は、パケットブロックがパケットデータの
先頭に対応している場合には「１，０」、パケットデー
タの中間に対応している場合には「１，１」、パケット
データの最後尾に対応している場合には「０，１」をそ
れぞれ示す。また、パケット状態信号は、パケットデー
タが伝送されていない場合には「０，０」を示す。

【００２１】制御情報生成回路１３１は、このようにし
て生成したパケット情報信号を、このパケット情報信号
に対応するパケットブロックと同時にＦＩＦＯメモリ１
４０に格納されるように、２ビット幅のパケット状態信
号バス１３２へ伝送する。

【００２２】また、制御情報生成回路１３１は、データ
バス１０１ｃを介してＣＰＵ１１０から伝送されるパケ
ットデータの伝送を終了する旨のデータ「Ｙ」を取り込
むことにより、ＣＰＵ１１０によってパケットデータの
伝送が終了されることを認識する。

【００２３】ＦＩＦＯメモリ１４０は、１８ビット単位
でデータを格納及び出力するものであり、ＣＰＵ１１０
からデータバス１０１ａを介して伝送されるパケットブ
ロックと、制御情報生成回路１３１から制御情報信号バ
ス１３２を介して伝送される該パケットブロックに対応
するパケット状態信号とを同時に格納すると共に、その
格納順で出力する。出力されたパケットブロックはデー
タバス１０１ｂを介して、該パケットブロックに対応す
るパケット状態信号はパケット状態信号バス１３２を介
して、それぞれＬＳＩ１３０へ伝送される。

【００２４】ＬＳＩ１３０は、ＦＩＦＯメモリ１４０か
ら伝送されるパケットブロックと該パケットブロックに
対応するパケット状態信号とを受信し、パケット状態信
号を解析して、対応するパケットブロックのパケットデ
ータ内における位置を検出する。

【００２５】本発明に係るデータ伝送装置１００は上述
した構成を示しており、次にその動作を説明する。図３
は、データ伝送装置１００のパケットデータ伝送時のタ
イムチャートである。以下においては、パケットデータ
が８０個のパケットブロック「Ｄ１」〜「Ｄ８０］に分
割されて伝送される場合について説明する。

【００２６】ＣＰＵ１１０は、所定のＣＰＵサイクルで
データ伝送を行うものであり、データ伝送を行う毎に書
き込み信号を書き込み信号バス１１２に伝送する。最初
のＣＰＵサイクル（ＣＰＵサイクル１）では、ＣＰＵ１
１０は、パケットデータの伝送に先立って、制御情報生
成回路１３１に割り当てられたアドレス「Ｂ」をアドレ
スバス１１１へ伝送すると共に、パケットデータの伝送
を開始する旨のデータ「Ｘ」をデータバス１０１ｃへ伝
送する。アドレスデコーダ１２０は、アドレス「Ｂ」が
伝送されると、制御情報生成回路１３１によるデータの
取り込みを可能にすると共にＦＩＦＯメモリ１４０によ
るデータの入出力を不可とすべく、ローレベルのチップ
セレクト信号を制御情報生成回路１３１へ伝送し、ハイ
レベルのチップセレクト信号をＦＩＦＯメモリ１４０へ
伝送する。制御情報生成回路１３１は、データ取り込み
が可能となって、パケットデータの伝送を開始する旨の
データ「Ｘ」を取り込み、パケットデータの伝送が開始
されることを認識する。

【００２７】次のＣＰＵサイクル（ＣＰＵサイクル２）
では、ＣＰＵ１１０は、ＦＩＦＯメモリ１４０に割り当
てられたアドレス「Ａ」をアドレスバス１１１へ伝送す
ると共に、パケットデータの先頭に対応するパケットブ
ロック「Ｄ１」をデータバス１０１ａへ伝送する。アド
レスデコーダ１２０は、アドレス「Ａ」が伝送される
と、ＦＩＦＯメモリ１４０によるデータの入出力を可能
にすると共に制御情報生成回路１３１によるデータの取
り込みを不可とすべく、ローレベルのチップセレクト信
号をＦＩＦＯメモリ１４０へ伝送し、ハイレベルのチッ
プセレクト信号を制御情報生成回路１３１へ伝送する。
ＦＩＦＯメモリ１４０は、データ取り込みが可能となっ
て、パケットブロック「Ｄ１」を格納する。また、制御
情報生成回路１３１は、書き込み信号が伝送されると、
ＣＰＵサイクル１でパケットデータの伝送の開始を認識
したことに基づいて、パケットブロック「Ｄ１」に対応
するパケット状態信号「１，０」を生成し、ＦＩＦＯメ
モリ１４０へ伝送する。従って、ＦＩＦＯメモリ１４０
には、パケットブロック「Ｄ１」とこのパケットブロッ
ク「Ｄ１」に対応するパケット状態信号「１，０」が同
時に格納され、出力されることになる。

【００２８】ＣＰＵサイクル３では、ＣＰＵ１１０は、
アドレス「Ａ」の伝送を継続すると共に、パケットブロ
ック「Ｄ２」を伝送する。アドレスデコーダ１２０は、
アドレス「Ａ」の伝送が継続されているため、ＦＩＦＯ
メモリ１４０へ伝送するチップセレクト信号をローレベ
ルに維持する。このため、ＦＩＦＯメモリ１４０は、パ
ケットブロック「Ｄ２」を格納する。また、制御情報生
成回路１３１は、書き込み信号が伝送されると、パケッ
トブロック「Ｄ２」に対応するパケット状態信号「１，
１」を生成し、ＦＩＦＯメモリ１４０へ伝送する。従っ
て、ＦＩＦＯメモリ１４０には、パケットブロック「Ｄ
２」とこのパケットブロック「Ｄ２」に対応するパケッ
ト状態信号「１，１」が同時に格納され、出力されるこ
とになる。以降、ＣＰＵサイクル８０においてパケット
ブロック「Ｄ７９」が伝送されるまで、同様の動作が繰
り返される。

【００２９】ＣＰＵサイクル８１では、ＣＰＵ１１０
は、パケットデータの最後尾に対応するパケットブロッ
ク「Ｄ８０」の伝送に先立って、制御情報生成回路１３
１に割り当てられたアドレス「Ｂ」をアドレスバス１１
１へ伝送すると共に、パケットデータの伝送を終了する
旨のデータ「Ｙ」をデータバス１０１ｃへ伝送する。ア
ドレスデコーダ１２０は、アドレス「Ｂ」が伝送される
と、制御情報生成回路１３１によるデータの取り込みを
可能にすると共にＦＩＦＯメモリ１４０によるデータの
入出力を不可とすべく、ローレベルのチップセレクト信
号を制御情報生成回路１３１へ伝送し、ハイレベルのチ
ップセレクト信号をＦＩＦＯメモリ１４０へ伝送する。
制御情報生成回路１３１は、データ取り込みが可能とな
って、パケットデータの伝送を終了する旨のデータ
「Ｙ」を取り込み、次のＣＰＵサイクルでパケットデー
タの伝送が終了されることを認識する。

【００３０】次のＣＰＵサイクル（ＣＰＵサイクル８
２）では、ＣＰＵ１１０は、ＦＩＦＯメモリ１４０に割
り当てられたアドレス「Ａ」をアドレスバス１１１へ伝
送すると共に、パケットデータの最後尾に対応するパケ
ットブロック「Ｄ８０」をデータバス１０１ａへ伝送す
る。アドレスデコーダ１２０は、アドレス「Ａ」が伝送
されると、ＣＰＵサイクル１における動作と同様に、Ｆ
ＩＦＯメモリ１４０によるデータの入出力を可能にする
と共に制御情報生成回路１３１によるデータの取り込み
を不可とすべく、ローレベルのチップセレクト信号をＦ
ＩＦＯメモリ１４０へ伝送し、ハイレベルのチップセレ
クト信号を制御情報生成回路１３１へ伝送する。ＦＩＦ
Ｏメモリ１４０は、再びデータの入出力が可能となっ
て、パケットブロック「Ｄ８０」を格納する。また、制
御情報生成回路１３１は、書き込み信号が伝送される
と、ＣＰＵサイクル８１でパケットデータの伝送の終了
を認識したことに基づいて、パケットブロック「Ｄ８
０」に対応するパケット状態信号「０，１」を生成し、
ＦＩＦＯメモリ１４０へ伝送する。従って、ＦＩＦＯメ
モリ１４０には、パケットブロック「Ｄ８０」とこのパ
ケットブロック「Ｄ８０」に対応するパケット状態信号
「０，１」が同時に格納され、出力されることになる。

【００３１】ＦＩＦＯメモリ１４０から出力されたパケ
ットブロック及びパケット状態信号は、ＬＳＩ１３０に
よって受信される。ＬＳＩ１３０は、パケット状態信号
を解析してパケットブロックのパケットデータ内におけ
る位置を検出する。

【００３２】このように、データ伝送装置１００では、
パケットデータの受信先であるＬＳＩ１３０内の制御情
報生成回路１３１によってパケット状態信号が生成さ
れ、このパケット状態信号はデータバス１０１ａ、１０
１ｂとは別のパケット状態信号バス１３２を介してＦＩ
ＦＯメモリ１４０に格納され、出力される。このため、
パケットデータの送信元であるＣＰＵ１１０は、ＬＳＩ
１３０へパケットデータのみを伝送すればよく、従来の
ようにパケット状態信号を伝送する必要がない。従っ
て、データバス１０１ａ、１０１ｂにパケットデータの
みを伝送させることができ、パケットデータの伝送効率
を向上させることができる。

【００３３】以上、本発明の一実施形態を図面に沿って
説明した。しかしながら本発明は前記実施形態に示した
事項に限定されず、特許請求の範囲の記載に基いてその
変更、改良等が可能であることは明らかである。例え
ば、上述した実施形態では、データバス１０１ａ、１０
１ｂを１６ビット幅としたが、データバスのビット幅は
８の倍数であればよい。

【００３４】

【発明の効果】以上の如く本発明によれば、第１の処理
装置と第２の処理装置は、パケットデータのみをやり取
りするため、第１の処理装置と第２の処理装置との間で
パケットデータを伝送可能にするバスに、パケットデー
タのみを伝送することができ、パケットデータの伝送効
率を向上させることが可能となる。

【図面の簡単な説明】

【図１】本発明に係るデータ伝送装置の構成を示すブロ
ック図である。

【図２】パケット状態信号の一例を示す図である。

【図３】図１に示すデータ伝送装置データのパケットデ
ータ伝送時のタイムチャートである。

【図４】従来のデータ伝送装置の構成を示すブロック図
である。

【図５】図４に示すデータ伝送装置データのパケットデ
ータ伝送時のタイムチャートである。

【符号の説明】

１００ データ伝送装置 １０１ａ、１０１ｂ、１０１ｃ データバス １１０ ＣＰＵ １１１ アドレスバス １１２ 書き込み信号バス １２０ アドレスデコーダ １２１ チップセレクト信号バス １３０ ＬＳＩ １３１ 制御情報生成回路 １３２ パケット状態信号バス １４０ ＦＩＦＯメモリ

フロントページの続き Ｆターム(参考） 5K030 GA01 HA08 HB28 JA05 KA01 KA02 KA11 MA12 5K032 AA01 CD01 DA07 DB22 5K034 AA09 BB06 FF02 HH02 HH07 HH13 HH23 KK01 9A001 BB02 BB03 BB04 BB05 CC07 CC08 JJ18 KK56

Claims (2)

【特許請求の範囲】
1. 【請求項１】 パケットデータを処理する第１の処理装
   置と、パケットデータを処理する第２の処理装置との間
   で、前記パケットデータを伝送するデータ伝送装置にお
   いて、 前記第１の処理装置から前記第２の処理装置へ伝送され
   るｎビットのパケットデータのビット列を一時的に格納
   するｎ＋ｍビット幅の格納手段と、 前記第１の処理装置と前記格納手段との間で前記ｎビッ
   トのパケットデータのビット列を伝送可能にするｎビッ
   ト幅の第１のバスと、 前記格納手段と前記第２の処理装置との間で前記ｎビッ
   トのパケットデータのビット列を伝送可能にするｎビッ
   ト幅の第２のバスと、 前記第１の処理装置から伝送されるパケット位置情報デ
   ータから、パケット位置の識別に用いるｍビットの情報
   ビットを生成する情報ビット生成手段と、 前記情報ビット生成手段から前記格納手段に、前記ｎビ
   ットのパケットデータのビット列毎に、その位置に応じ
   て前記情報ビットを対応させて入力する情報ビット入力
   手段と、 前記格納手段と前記第２の処理装置との間で前記情報ビ
   ットを伝送可能にするｍビット幅の第３のバスと、 前記第３のバスを介して前記格納手段から前記第２の処
   理装置に伝送された前記情報ビットを読み出して、前記
   第２のバスを介して前記格納手段から前記第２の処理装
   置に伝送された前記ｎビットのパケットデータのビット
   列の位置を検出するパケット位置検出手段と、を備える
   ことを特徴とするデータ伝送装置。
2. 【請求項２】 請求項１に記載のデータ伝送装置におけ
   るデータ伝送方法において、 前記第１の処理装置から前記第２の処理装置へ伝送され
   る前記ｎビットのパケットデータのビット列を前記格納
   手段に一時的に格納する第１の手順と、 前記第１の処理装置から伝送されるパケット位置情報デ
   ータから、パケット位置の識別に用いるｍビットの情報
   ビットを生成する第２の手順と、 前記情報ビット生成手段から前記格納手段に、前記ｎビ
   ットのパケットデータのビット列毎に、その位置に応じ
   て前記情報ビットを対応させて入力する第３の手順と、 前記第３のバスを介して前記格納手段から前記第２の処
   理装置に伝送された前記情報ビットを読み出して、前記
   第３のバスを介して前記格納手段から前記第２の処理装
   置に伝送された前記ｎビットのパケットデータのビット
   列の位置を検出する第４の手順と、を備えることを特徴
   とするデータ伝送方法。