JP2004103002A - 指令とデータアクセスをプログラマブル制御する構造及び方法 - Google Patents
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Abstract
【解決手段】 複数種類のデータ伝送レベルが設けられ、現在のデータ伝送レベルにより外部メモリ装置の指令とデータを取り込む。そのうち、各データ伝送レベルが対応する該外部メモリ装置と快速アクセス装置インタフェース上の連続データ伝送レングスを有する。プロセッサコアの取り込んだデータフォーム或いは該プロセッサコアの指令に対するデコード結果により、現在のデータ伝送レベルを調整する。
【選択図】 図3
Description
1.各インタフェースデータの伝送上、連続する長いデータにアクセスする時、データレングスが現在のキャッシュラインレングスより長いことを知ることができる。しかし、キャッシュラインのデータレングスは固定されているため、比較的長いバーストレングス設定を利用して初期化遅延のレベルを減らすことはできず、このため時間の浪費を形成する。
2.各インタフェースデータ伝送上、短いデータにアクセスする時、データレングスがキャッシュラインレングスより短いことを知ることができる。しかし、キャッシュラインレングスが固定されているため、キャッシュラインデータレングスを以てデータアクセスする必要があり、ゆえに不必要なデータまでも読み込まねばならなくなり、資源の浪費を形成する。
該第1モジュールはバースト伝送の能力を具え、指定されたバーストレングスのデータ列を連続送出してデータアクセスすることができ、
該第2モジュールはデータアクセスに供され、各データ伝送レベルは該第2モジュールと第1モジュールのインタフェース上の対応する連続データ伝送レングスを有し、
該バーストモードコントローラは、第1モジュールがアクセスするデータフォーマット或いは該第1モジュールが指令に対して行なうデコードの結果によりプログラムされて、現在のデータ伝送レベルを調整することを特徴とする、命令とデータアクセスをプログラマブル制御する構造としている。
請求項2の発明は、前記第2モジュールがメモリ装置とされ、前記第1モジュールが、プロセッサコアと快速アクセス装置を具え、該プロセッサコアはバースト伝送の能力を具え、指定されたバーストレングスのデータ列を連続送受或いは受け取ることによりデータアクセスを行ない、該快速アクセス装置は、該第2モジュールからの一部の命令とデータを保存し、プロセッサコアが命令とデータに快速アクセスするための記憶空間とされ、各データ伝送レベルが第2モジュールと該快速アクセス装置のインタフェース上の対応する連続データ伝送レングスを有することを特徴とする、請求項1記載の命令とデータアクセスをプログラマブル制御する構造としている。
請求項3の発明は、前記バーストモードコントローラにプロセッサコアの指令が集中し、該バーストモードコントローラがそのうち少なくとも一種類の指令によりプログラムされることを特徴とする、請求項2記載の命令とデータアクセスをプログラマブル制御する構造としている。
請求項4の発明は、前記命令が、バーストモードコントローラに対する命令コードを保存する命令フィールドと、指定されレベル数字を保存するレベルフィールドと、命令に関係する参考用数値を保存する参考値フィールドを具えたことを特徴とする、請求項3記載の命令とデータアクセスをプログラマブル制御する構造としている。
請求項5の発明は、前記バーストモードコントローラがプロセッサコアからの指令中の一つのフィールドに保存された制御指示によりプログラムされることを特徴とする、請求項2記載の命令とデータアクセスをプログラマブル制御する構造としている。
請求項6の発明は、前記指令がレベル数字を保存するためのレベルフィールドを具え、これによりバーストモードコントローラの現在のデータ伝送レベルが指定されることを特徴とする、請求項5記載の命令とデータアクセスをプログラマブル制御する構造としている。
請求項7の発明は、前記バーストモードコントローラがプロセッサコアの指令中の制御指示によりプログラムされることを特徴とする、請求項2記載の命令とデータアクセスをプログラマブル制御する構造としている。
請求項8の発明は、前記バーストモードコントローラがプロセッサコアの現在アクセスを要するデータのアドレスエリアにより現在のデータ伝送レベルを決定することを特徴とする、請求項2記載の命令とデータアクセスをプログラマブル制御する構造としている。
請求項9の発明は、前記バーストモードコントローラがプロセッサコアの現在アクセスを要するデータが特定値或いは特定判断条件に符合する時に、データ伝送レベルを特定データ伝送レベルに自動的に切り換えることを特徴とする、請求項2記載の命令とデータアクセスをプログラマブル制御する構造としている。
請求項10の発明は、前記快速アクセス装置がキャッシュモジュールとプレフェッチモジュールで構成され、各データ伝送レベルが、外部メモリ装置と該プレフェッチモジュールインタフェース上の対応する連続データ伝送レングス、及び、該キャッシュモジュールと該プレフェッチモジュールインタフェース上の対応する連続データ伝送レングスを有することを特徴とする、請求項2記載の命令とデータアクセスをプログラマブル制御する構造としている。
請求項11の発明は、前記第1モジュールと第2モジュールがバスを介してデータ伝送することを特徴とする、請求項1記載の命令とデータアクセスをプログラマブル制御する構造としている。
請求項12の発明は、複数種類のデータ伝送レベルが設けられ、現在のデータ伝送レベルにより命令とデータにアクセスする命令とデータアクセスをプログラマブル制御する構造であって、この構造は、第1モジュール、第2モジュール、第3モジュール及びバーストモードコントローラを具え、
該第1モジュールはバースト伝送の能力を具え、指定されたバーストレングスのデータ列を連続送出してデータアクセスすることができ、
該第2モジュールは第1モジュールの制御を受けてデータアクセスを行ない、
該第3モジュールは第1モジュールの制御を受けてデータアクセスを行ない、各データ伝送レベルが第2モジュールと第3モジュールのインタフェース上の対応する連続データ伝送レングスを有し、
該バーストモードコントローラは、第1モジュールがアクセスするデータフォーマット或いは該第1モジュールが指令に対して行なうデコードの結果によりプログラムされて、現在のデータ伝送レベルを調整することを特徴とする、命令とデータアクセスをプログラマブル制御する構造としている。
請求項13の発明は、前記第1モジュールがDMAメインコントローラとされて第2モジュールと第3モジュールの間のデータ伝送を制御することを特徴とする、請求項12記載の命令とデータアクセスをプログラマブル制御する構造としている。
請求項14の発明は、第1モジュールと第2モジュール間のデータと命令の伝送に供される命令とデータアクセスをプログラマブル制御する方法であり、この方法は、
(A)複数種類のデータ伝送レベルを設定し、第1モジュールに現在のデータ伝送レベルにより第2モジュールの指令とデータにアクセスさせるステップと、
(B)該第1モジュールがアクセスするデータフォーマット或いは該第1モジュールの指令に対するデコード結果により、現在のデータ伝送レベルを調整するステップ、
を具えたことを特徴とする、命令とデータアクセスをプログラマブル制御する方法としている。
請求項15の発明は、第1モジュールが第2モジュールと第3モジュール間のデータと指令の伝送を制御するのに用いられる命令とデータアクセスをプログラマブル制御する方法であり、この方法は、
(A)複数種類のデータ伝送レベルを設定し、現在のデータ伝送レベルにより第2モジュールと第3モジュール間のデータと命令の伝送を行なうステップ、
(B)該第1モジュールがアクセスするデータフォーマット或いは該第1モジュールの指令に対するデコード結果により、現在のデータ伝送レベルを調整するステップ、
を具えたことを特徴とする、命令とデータアクセスをプログラマブル制御する方法。
(1)図5に示されるように、該プロセッサコア31の指令が一種類或いは一種類以上の指令に集中するよう特別に指定し、情報を該バーストモードコントローラ33に伝送させる。図5において、この指令の指令コード(OP code)の記憶補助コードはBMCとされ、プロセッサコア31のデコードによりOP code=BMCと分かった時は、この指令が伝送モード制御指令であることを代表する。それは三つのフィールドを有する。即ち、指令(Command)フィールドがバーストモードコントローラ33の指令コードを保存し、レベル(Level)フィールドが指定されたレベル数字を保存し、参考値(Reference Value)フィールドが指令に関係する参考用数値を保存する。例えば、Level=3、Command=auto level return、Reference Value=16であれば、このバーストモードコントローラ33がデータ伝送レベルをLevel=3に切り換え、その後、16個のバーストモードレングスを伝送した後、もとのレベルに戻るようプログラムされたことを表示する。
(2)該プロセッサコア31の全体指令フィールド中、特にあるフィールドを特に指定し、バーストモードコントローラ33の制御指示を保存する。図6に示されるように、一つのレベル(Level)フィールドに指定されたレベル数字を保存して、バーストモードコントローラ33の現在適用するレベルを指定する。
(3)プロセッサコア31の指令コード(OP code)の制定時に、アクセスと関係する指令に対して、それにバーストモードコントローラ33の制御指示を含有させる。図7中のLOAD指令は全部でLD0〜LD4の5種類の指令コード(OP code)形式を有し、異なるOP codeは異なる伝送モード制御モジュールレベル指定を代表する。
(1)アドレス判断式: あらかじめ異なるアドレスセクションを定義し、並びに一つのレベルに一つのアドレスセクションを指定し、実際のデータアクセス時に、現在アクセスを要するデータのアドレスセクションにより、バーストモードコントローラ33の異なるレベルへの進入を決定する。例えば、あるプログラムが比較的長い画像データの処理を必要とする時、この部分のアドレスを0×4000〜0×4FFFに置く。このほか、さらにばらばらの動態直列データを放置する一つのメモリ空間を必要とし、直列エレメントは四つのバイトで、この部分のアドレスを0×0200〜0×02FFに置く。このとき、該バーストモードコントローラ33中にあって、あらかじめ設定したアドレス0×4000〜0×4FFFはLevel=4のエリアとされる。0×0200〜0×02FFはLevel=2のエリアである。画像データにアクセスして処理を行なう必要がある時、バーストモードコントローラ33がデータアクセスのアドレスがLevel=4のエリアにあることを検出すれば、自動的にレベルをこのレベルに下げ、使用の必要のないデータを取り込むのを防止する。
(2)データ判断式: データ内容が特定値或いは特定判断条件に符合する時、自動的にあるレベルに切り換えるよう設定する。例えば、もしある長いデータを処理する必要がある時、このデータの末尾を0×FFFFとする。即ちこの長いデータを処理する前に、先にバーストモードコントローラ33を低レベルより高レベルに進入するようプログラムし、その後、データ内容が0×FFFFであることを検出する時、もとのアクセスの低レベルに回復する。また、長いデータを処理する時、すでにこの長いデータ中の各バイトの値がいずれもパリティーチェックの偶数パリティー処理されたと確定した時、このようなシステムにおいて、バイト内容が非偶数パリティ−であることを検出すれば、即ちエラー状況となし、この長いデータの処理を終了して、エラー処理プログラムに進入する必要がある。これにより、長いデータを処理する前に、バーストモードコントローラ33をハイレベル状態に進入するようプログラムし、並びに検査規則を偶数パリティーに設定し、データアクセスの過程中に、データバイトが偶数パリティーに符合しないことを検出した時は、自動的にレベルを下げ、これにより長いデータの処理を終了し、比較的短いレベルでエラー処理プログラムを実行する。
11、321 キャッシュモジュール
12、322 プレフェッチモジュール
13、34 メモリ装置
14、31 プロセッサコア
15、16、17 インタフェース
20 第2モジュール
30 第3モジュール
32 快速アクセス装置
33 バーストモードコントローラ
61 バス
Claims (15)
- 複数種類のデータ伝送レベルが設けられ、現在のデータ伝送レベルにより命令とデータにアクセスする命令とデータアクセスをプログラマブル制御する構造であって、この構造は、第1モジュール、第2モジュール、及びバーストモードコントローラを具え、
該第1モジュールはバースト伝送の能力を具え、指定されたバーストレングスのデータ列を連続送出してデータアクセスすることができ、
該第2モジュールはデータアクセスに供され、各データ伝送レベルは該第2モジュールと第1モジュールのインタフェース上の対応する連続データ伝送レングスを有し、
該バーストモードコントローラは、第1モジュールがアクセスするデータフォーマット或いは該第1モジュールが指令に対して行なうデコードの結果によりプログラムされて、現在のデータ伝送レベルを調整することを特徴とする、命令とデータアクセスをプログラマブル制御する構造。 - 前記第2モジュールがメモリ装置とされ、前記第1モジュールが、プロセッサコアと快速アクセス装置を具え、該プロセッサコアはバースト伝送の能力を具え、指定されたバーストレングスのデータ列を連続送受或いは受け取ることによりデータアクセスを行ない、該快速アクセス装置は、該第2モジュールからの一部の命令とデータを保存し、プロセッサコアが命令とデータに快速アクセスするための記憶空間とされ、各データ伝送レベルが第2モジュールと該快速アクセス装置のインタフェース上の対応する連続データ伝送レングスを有することを特徴とする、請求項1記載の命令とデータアクセスをプログラマブル制御する構造。
- 前記バーストモードコントローラにプロセッサコアの指令が集中し、該バーストモードコントローラがそのうち少なくとも一種類の指令によりプログラムされることを特徴とする、請求項2記載の命令とデータアクセスをプログラマブル制御する構造。
- 前記命令が、バーストモードコントローラに対する命令コードを保存する命令フィールドと、指定されレベル数字を保存するレベルフィールドと、命令に関係する参考用数値を保存する参考値フィールドを具えたことを特徴とする、請求項3記載の命令とデータアクセスをプログラマブル制御する構造。
- 前記バーストモードコントローラがプロセッサコアからの指令中の一つのフィールドに保存された制御指示によりプログラムされることを特徴とする、請求項2記載の命令とデータアクセスをプログラマブル制御する構造。
- 前記指令がレベル数字を保存するためのレベルフィールドを具え、これによりバーストモードコントローラの現在のデータ伝送レベルが指定されることを特徴とする、請求項5記載の命令とデータアクセスをプログラマブル制御する構造。
- 前記バーストモードコントローラがプロセッサコアの指令中の制御指示によりプログラムされることを特徴とする、請求項2記載の命令とデータアクセスをプログラマブル制御する構造。
- 前記バーストモードコントローラがプロセッサコアの現在アクセスを要するデータのアドレスエリアにより現在のデータ伝送レベルを決定することを特徴とする、請求項2記載の命令とデータアクセスをプログラマブル制御する構造。
- 前記バーストモードコントローラがプロセッサコアの現在アクセスを要するデータが特定値或いは特定判断条件に符合する時に、データ伝送レベルを特定データ伝送レベルに自動的に切り換えることを特徴とする、請求項2記載の命令とデータアクセスをプログラマブル制御する構造。
- 前記快速アクセス装置がキャッシュモジュールとプレフェッチモジュールで構成され、各データ伝送レベルが、外部メモリ装置と該プレフェッチモジュールインタフェース上の対応する連続データ伝送レングス、及び、該キャッシュモジュールと該プレフェッチモジュールインタフェース上の対応する連続データ伝送レングスを有することを特徴とする、請求項2記載の命令とデータアクセスをプログラマブル制御する構造。
- 前記第1モジュールと第2モジュールがバスを介してデータ伝送することを特徴とする、請求項1記載の命令とデータアクセスをプログラマブル制御する構造。
- 複数種類のデータ伝送レベルが設けられ、現在のデータ伝送レベルにより命令とデータにアクセスする命令とデータアクセスをプログラマブル制御する構造であって、この構造は、第1モジュール、第2モジュール、第3モジュール及びバーストモードコントローラを具え、
該第1モジュールはバースト伝送の能力を具え、指定されたバーストレングスのデータ列を連続送出してデータアクセスすることができ、
該第2モジュールは第1モジュールの制御を受けてデータアクセスを行ない、
該第3モジュールは第1モジュールの制御を受けてデータアクセスを行ない、各データ伝送レベルが第2モジュールと第3モジュールのインタフェース上の対応する連続データ伝送レングスを有し、
該バーストモードコントローラは、第1モジュールがアクセスするデータフォーマット或いは該第1モジュールが指令に対して行なうデコードの結果によりプログラムされて、現在のデータ伝送レベルを調整することを特徴とする、命令とデータアクセスをプログラマブル制御する構造。 - 前記第1モジュールがDMAメインコントローラとされて第2モジュールと第3モジュールの間のデータ伝送を制御することを特徴とする、請求項12記載の命令とデータアクセスをプログラマブル制御する構造。
- 第1モジュールと第2モジュール間のデータと命令の伝送に供される命令とデータアクセスをプログラマブル制御する方法であり、この方法は、
(A)複数種類のデータ伝送レベルを設定し、第1モジュールに現在のデータ伝送レベルにより第2モジュールの指令とデータにアクセスさせるステップと、
(B)該第1モジュールがアクセスするデータフォーマット或いは該第1モジュールの指令に対するデコード結果により、現在のデータ伝送レベルを調整するステップ、
を具えたことを特徴とする、命令とデータアクセスをプログラマブル制御する方法。 - 第1モジュールが第2モジュールと第3モジュール間のデータと指令の伝送を制御するのに用いられる命令とデータアクセスをプログラマブル制御する方法であり、この方法は、
(A)複数種類のデータ伝送レベルを設定し、現在のデータ伝送レベルにより第2モジュールと第3モジュール間のデータと命令の伝送を行なうステップ、
(B)該第1モジュールがアクセスするデータフォーマット或いは該第1モジュールの指令に対するデコード結果により、現在のデータ伝送レベルを調整するステップ、
を具えたことを特徴とする、命令とデータアクセスをプログラマブル制御する方法。
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Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7398335B2 (en) * | 2004-11-22 | 2008-07-08 | Qlogic, Corporation | Method and system for DMA optimization in host bus adapters |
GB2433333B (en) * | 2005-12-13 | 2011-07-13 | Advanced Risc Mach Ltd | Distributed direct memory access provision within a data processing system |
JP4574712B2 (ja) * | 2006-02-28 | 2010-11-04 | 富士通株式会社 | 演算処理装置、情報処理装置及び制御方法 |
WO2007113757A2 (en) * | 2006-04-04 | 2007-10-11 | Koninklijke Philips Electronics N.V. | System and method for supporting a hot-word-first request policy for a multi-heirarchical memory system |
US8234452B2 (en) | 2006-11-30 | 2012-07-31 | Freescale Semiconductor, Inc. | Device and method for fetching instructions |
US8250307B2 (en) * | 2008-02-01 | 2012-08-21 | International Business Machines Corporation | Sourcing differing amounts of prefetch data in response to data prefetch requests |
US8255635B2 (en) * | 2008-02-01 | 2012-08-28 | International Business Machines Corporation | Claiming coherency ownership of a partial cache line of data |
US8108619B2 (en) * | 2008-02-01 | 2012-01-31 | International Business Machines Corporation | Cache management for partial cache line operations |
US8024527B2 (en) * | 2008-02-01 | 2011-09-20 | International Business Machines Corporation | Partial cache line accesses based on memory access patterns |
US20090198910A1 (en) * | 2008-02-01 | 2009-08-06 | Arimilli Ravi K | Data processing system, processor and method that support a touch of a partial cache line of data |
US8266381B2 (en) * | 2008-02-01 | 2012-09-11 | International Business Machines Corporation | Varying an amount of data retrieved from memory based upon an instruction hint |
US8117401B2 (en) * | 2008-02-01 | 2012-02-14 | International Business Machines Corporation | Interconnect operation indicating acceptability of partial data delivery |
US8140771B2 (en) | 2008-02-01 | 2012-03-20 | International Business Machines Corporation | Partial cache line storage-modifying operation based upon a hint |
US8117390B2 (en) * | 2009-04-15 | 2012-02-14 | International Business Machines Corporation | Updating partial cache lines in a data processing system |
US8140759B2 (en) * | 2009-04-16 | 2012-03-20 | International Business Machines Corporation | Specifying an access hint for prefetching partial cache block data in a cache hierarchy |
US9632787B2 (en) * | 2012-10-23 | 2017-04-25 | Ca, Inc. | Data processing system with data characteristic based identification of corresponding instructions |
US10585801B2 (en) * | 2012-11-26 | 2020-03-10 | Advanced Micro Devices, Inc. | Prefetch kernels on a graphics processing unit |
CN104008037A (zh) | 2014-03-13 | 2014-08-27 | 英业达科技有限公司 | 监控模块的监控方法 |
US9927997B2 (en) * | 2015-12-21 | 2018-03-27 | Sandisk Technologies Llc | Methods, systems, and computer readable media for automatically and selectively enabling burst mode operation in a storage device |
US10423964B2 (en) | 2017-12-29 | 2019-09-24 | Scott Kimmel | User controlled event record system |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2599539B2 (ja) * | 1991-10-15 | 1997-04-09 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 直接メモリ・アクセス装置及びルック・アヘッド装置 |
US5280623A (en) * | 1992-03-04 | 1994-01-18 | Sun Microsystems, Inc. | Versatile peripheral bus |
US5450551A (en) * | 1993-05-28 | 1995-09-12 | International Business Machines Corporation | System direct memory access (DMA) support logic for PCI based computer system |
US5721874A (en) * | 1995-06-16 | 1998-02-24 | International Business Machines Corporation | Configurable cache with variable, dynamically addressable line sizes |
JP3717212B2 (ja) * | 1995-10-27 | 2005-11-16 | 株式会社日立製作所 | 情報処理装置及び情報処理ユニット |
US6185637B1 (en) * | 1998-04-15 | 2001-02-06 | Advanced Micro Devices, Inc. | System for implementing an adaptive burst length for burst mode transactions of a memory by monitoring response times for different memory regions |
US6202106B1 (en) * | 1998-09-09 | 2001-03-13 | Xilinx, Inc. | Method for providing specific knowledge of a structure of parameter blocks to an intelligent direct memory access controller |
US6266723B1 (en) * | 1999-03-29 | 2001-07-24 | Lsi Logic Corporation | Method and system for optimizing of peripheral component interconnect PCI bus transfers |
US6704833B2 (en) * | 2002-01-04 | 2004-03-09 | Hewlett-Packard Development Company, L.P. | Atomic transfer of a block of data |
US7162588B2 (en) * | 2002-08-23 | 2007-01-09 | Koninklijke Philips Electronics N.V. | Processor prefetch to match memory bus protocol characteristics |
-
2002
- 2002-09-11 TW TW091120693A patent/TW576977B/zh not_active IP Right Cessation
-
2003
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