JPS6234253A - メモリアクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明はメモリアクセス制御装置に関し、特に、バン
クメモリを多重にアクセスするようなメモリアクセス制
御Ｈｉ？ｆに関する。

従来の技術 電子Ｓ１綽機において、メモリの読出時間を短縮するた
めに、インターリーブ機構を設けて、メモリをアクセス
することが行なわれている。すなわち、インターリーブ
機構では、メモリの記憶領域を、たとえば偶数アドレス
と奇数アドレスとに分１ノでブロック化し、各ブロック
を同時にアクセスして、データを読出し、それによって
読出時間を短縮できる。ところが、このようなインター
リーブ機構を設けても、同一のメモリアドレス（バンク
）に対して、多重のアクセスを行なうと、２回目からの
データアクセスは、最初のアクセスが終了するまでの間
、処理が持たされてしまう。このため、他のアドレス情
報に基づいて、データの読出を行なおうとしても、待た
されているアドレス情報のために、処理が妨げられてし
まう。

発明が解決しようとする問題点 第６図は従来の非リング状バッファを示す図である。上
述の問題点を解決するために、第６図に示すように、イ
ンターリーブされた各バンクごとに非リング状のバッフ
ァメモリ６１ないし６４を設けることが考えられる。そ
して、同一のバンクに対して多重アクヒスするとき、２
回目からのアドレス情報を対応するバンクのバック７メ
モリに記憶しておき、伯のアドレス情報に基づくデータ
の読出を可能にする。ところが、第６図に示したように
、各バンクごとにバッファメモリ６１ないし６４を設け
ると、各バンクごとにアクセスの平均回数以上の段数の
バッファを設けなければならず、不経済となる。

それゆえに、この発明の主たる目的は、リング状バッフ
ァを設け、バッファメモリの段数を少なりシ得て、メモ
リを多重アクセスできるようなメモリアクセス制御ｌｌ
装置を提供することである。

問題点を解決するための手段 この発明にかかるメモリアクヒス制御装置はバッファメ
モリとデータ合流手段とアドレス比較手段とデータ分流
手段とをリング状に接続する。バッファメモリはアドレ
ス情報を含む複数のノ（ケラ１〜データを順次一時記憶
し、データ合流手段はバッフ７メ七りに一時記憶されて
いるパケットデータか外部から与えられるパケットデー
タのいずれか一方を選択的に出力し、アドレス比較手段
１よ与えられたパケットデータに含まれるアドレス情報
と、その直ホＩｌ、：選択されたパケットデータに含ま
れるアドレス情報とを比較し、一致の判別を行なう。デ
ータ分流手段はアドレスの一致が判別されたことに応じ
て、そのアドレス情報を含むバケツｉ〜データをバッフ
ァメモリに一時記憶させ、不一致が判別されたことに応
じて、そのアドレス情報を含むバケツ１〜データを出力
し、そのバケツ１〜データに基づいてバンクメモリに含
まれる複数のメモリのいずれかをアクセスする。

作用 この発明にかかるメモリアクセス制御装置は、メモリの
同一バンクアドレスを指定するためのアドレス情報が出
力されたとき、最初のアドレス情報に基づいてメモリを
アクセスしている間、同一バンクアドレス情報を含む後
続するデータをバッファメモリに書込んで、他のアドレ
スを指定するアドレス情報を含むパケットデータを出力
してメモリをアクセスし、バッファメモリに一時記憶し
たアドレス情報を含むパケットデータを読出してメモリ
の同一バンクアドレスをアクセスする。したがって、同
一バンクアドレスをアクセスするに際して、最初のアク
セスが終了するまでの間、他のアドレスのアクセスが妨
げられることがなく、しかもバッファメモリとして、段
数を少なくできる。

実施例 第１図はこの発明の一実施例の全体の構成を示ず概略ブ
ロック図である。まず、第１図を参照して、この発明の
一実施例の全体の構成について説明する。この実施例に
かかるメモリアクセス制御装置は、リングバッファ１と
合流検知部２とアドレス検知部３と分流検知部４とバン
クメモリ５とから構成される。そして、リングバッファ
１と合流検知部２とアドレス検知部３と分流検知部４は
リング状に接続される。

リングバッファ１は、たとえばファーストインファース
トアウトメモリなどが用いられ、メモリアクセス持ちの
データを分流検知部４から入力し、合流検知部２に出力
する機能を有している。このリングバッファ１の段数は
任意に設定でき、その時々のメモリアクセスの規模に応
じて容量を定めることが可能である。合流検知部２はデ
ータ伝送路からのデータ入力と、リングバッファ１から
のデータ入力とを検知し、もしリングバッファ１からの
データ入力があるときには、リングバッファ１からのパ
ケットデータを優先して入力する。これは、リングバッ
ファ１にパケットデータが溢れさせないようにするため
である。

アドレス検知部３は、合流検知部２から出力されるパケ
ットデータのアドレス情報を検知し、同一バンクに対す
るアクセスが連続した場合に、そのパケットデータをリ
ングバッファ１に送るためにフラグを立てる。分流検知
部４は、アドレス検知部３から与えられたパケットデー
タをリングバッファ１に書込むかあるいはバンクメモリ
５に与えるかを検知するものである。バンクメモリ５は
複数のメモリを含み、分流検知部４からのデータに基づ
いて、多重アクセスされる。

第２図は第１図に示した合流検知部のブロック図である
。第２図を参照して、合流検知部２の構成について説明
する。合流検知部２はパケット圧縮部２１と合流部２２
と空判定部２３とＡＮＤゲート２４とから構成される。

パケット圧縮部２１はリングバッファ１から非同期に読
出される１５９ごとのデータパケットを連続する２ａｎ
構成のデータパケットに圧縮するものである。ずなわら
、この実施例では、データは２語から構成されていて、
１３ａ目のパケットデータにはアドレス情報と読み重き
指定情報が含まれており、２語口のパケットデータには
書込データが含まれている。そして、リングバッファ１
からは１語ずつ非同１１にバケツ１ヘデータが浸出され
る。すなわち、リングバッファ１から必ずしも一定間隔
で連続してパケットデータが読出されるとは限らず、成
る間隔を有してパケットデータが読出されることもある
。その場合、リングバッファ１から読出された先頭デー
タと後Ｆｋするデータとが合流部２２に到達してそろう
以前に伝送路から送られてくるパケットデータが合流部
２２に到達し、２つのパケットが混り合ってしまうおそ
れがある。そこで、パケット圧縮部２１によって必ずパ
ケットデータを２　ｉＪ構成となるように圧縮し、２語
構成のパケットデータを合流部２２に与える。

空判定部２３は伝送路が空いていること、すなわら伝送
路にデータが伝送されていないことを検知１−るもので
ある。空判定部２３は伝送路が空状態であることを判別
すると、“Ｉ−４”信号をＡＮＤゲート２４の一方入力
端に与える。へＮＯゲート２４の他方入力端には、バケ
ット圧縮部２１がパケットを圧縮したとき出力される“
ｌ−１”信号が与えられる。したがって、ＡＮＤゲート
２４はパケット圧縮部２１によってパケットデータの圧
縮が行なわれかつ空判定部２３によって伝送路が空状態
であることが判別されたとき、”　ｌ−１”信号を合流
部２２に与える。合流部２２はＡＮＤゲート２４から”
　Ｈ”信号が与えられたとき、リングバツノ７１から読
出され、かつパケット圧縮部２１によって圧縮された２
　Ｈｍ構成のパケットデータを出力する。

第３図は第１図に示したアドレス検知部のブロック図で
ある。前述の第２図に示した合流検知部から出力された
２語構成のｎビットのパケットデータはデータラッチ３
１にラッチされるとともに、そのパケットデータが転送
可能であればそれを示１フラグ３２がセットされる。な
Ｊ３、データラッチ３１にパケットデータをラッチする
タイミングはＣ素子（Ｃｏｉｎｃｉｄｅｎｃｅ　　Ｅ　
Ｉｅａｎｅｎｔ）　３３に伝達されるパルス信号Ｃ２に
基づく。このパルス信号Ｃ４はＣ素子３３から出力され
る許可信号ＵＫを前述の合流検知部２に与えたとき、こ
の合流検知部２から与えられるが、前述の第２図では説
明の簡略化のために、パルス信号Ｃ３および許可信号Ｌ
ＩＫの説明を省略している。

バンクアドレスラッチ３４は合流検知部２から出力され
たデータの直前に出力されたｎビットのデータに含まれ
るｍビットのアドレス情報をラッチするものである。こ
のバンクアドレスラッチ３４としては、たとえばマスタ
ースレーブフリップフロップが用いられる。データラッ
チ３１にラッチされたｎビットのデータはデータラッチ
３６に与えられるとともに、そのデータに含まれるｍビ
ットのアドレス情報がバンクアドレス比較器３５に与え
られる。このバンクアドレス比較器３５には、フラグ３
２とバンクアドレスラッチ３４にラッヂされている直前
のデータに含まれるアドレス情報とが与えられる。

アドレス検知部３の比較判定条件は、この実施例を用い
る応用分野によって異なるが、その−例について簡単に
説明する。バンクアドレス比較器３５はフラグ３２がリ
セットされているときに、データラッチ３１から与えら
れたアドレス情報とバンクアドレスラッチ３４にラッチ
されている直前のアドレス情報とを比較し、両省が一致
しているか否かを判別する。一致していれば、フラグ３
７をセットし、不一致であればフラグ３７をリセットす
る。

同様にして、バンクアドレス比較器３５は、フラグ３２
がセットされていれば、比較判定を行なわずに、すなわ
ち、直前のアドレス情報と一致しても、フラグ３７をリ
セットして出力する。

Ｃ素子３３に伝達されたパルス信号Ｃ１はＣ素子３８に
伝達され、そのパルス信号ＣＩがクロックパルスとして
データラッチ３６に与えられる。

データラッチ３６はそのクロックパルスに基づいて、デ
ータラッチ３１の出力データをラッヂして分流検知部４
に与える。

第４図は第１図に示した分流検知部のブロック図である
。分流検知部４は分岐条件レジスタ４１とＥＸＯＲゲー
ト４２とマスクピットレジスタ４３とＡＮＤゲート４４
．４５と分岐部４６と空判定部４７とから構成される。

分岐条件レジスタ４１は数ピッ１へて分岐条件を予め記
憶している。この分岐条件は、アドレス検知部３から出
力されたバケッ１−データをリングバッファ１に分岐す
べきであるか否かを示す条ｆＦを八−ド的に設定するも
のである。分岐条件レジスタ４１に記憶された分岐条件
はＥＸＯＲゲート４２の一方入力端に与えられ、他方入
力端にはアドレス検知部３からパケットデータが与えら
れる。

ＥＸＯＲゲー！〜４２はパケットデータに含まれる数ピ
ッ１〜と分岐条件レジスタ４１からの分岐条件とが一致
しているか否かを判別する。ＥＸＯＲゲート４２の出力
はＡＮＤゲート４４の一方入力端に与えられ、ΔＮ　ｌ
）ゲート４４の他方入力端にはマスクビットレジスタ４
３からマスクビットが与えられる。このマスクビットは
パケットデータのうち、分岐条件を示すビット以外をマ
スクする／ｊめのものである。ＡＮＤゲート４４はＥＸ
ＯＲゲー１〜４２の出力とマスクピットレジスタ４３か
らのマスクビットとでビットマスクを行なう。

空判定部２７はリングバッファ１にデータの伝送が可能
であるか否かすなわら空状態であるか否かを判定づ−る
ものである。そして、空判定部４７は空状態であること
を判別すると、”　ｌ−１”　イ＊号をＡＮＤゲート４
５の一方入ノノ端に与える。ＡＮＤゲート４５の他方入
力端にはＡＮＤゲート４４の出力が与えられる。ＡＮＤ
ゲー１〜４５は空判定部４７から°゛Ｈ″Ｈ″信号られ
かつＡＮＤゲート４４から一致信号が与えられると、分
岐部４６に対して、分岐信号を与える。分岐部４６はＡ
ＮＤゲー１〜４５から分岐信号がうえられると、入力さ
れたパケットデータをリングバッファ１に書込み、分岐
信号が与えられていないときには、パケットデータをバ
ンクメモリ５に出力する。

第５図は第１図に示したバンクメモリのブロック図であ
る。

次に、第５図を参照して、バンクメモリ５について説明
する。前述の第４図に示した分流検知部４からデータパ
ケットがリングバッファ１に分岐されることなく、バン
クメモリ５に与えられると、そのパケットデータはレジ
スタ５０１に与えられる。レジスタ制御部５０２はレジ
スタ５０１が書込可能であれば許可信号ＡＫ、を分流検
知部４に出力する。このレジスタ制御部５０２には、分
流検知部４からパルス信号Ｃ０が与えられる。なお、前
述の分流検知部４では、説明の簡略化のために、パルス
信号Ｃ８および許可信＠ＡＫ、のハンドシェイク伝送制
御についての説明を省略しているが、パルス信号Ｃ０は
アドレス検知部３から分流検知部４を介して伝達され、
許可信号ＡＫ、は分流検知部４を介してアドレス検知部
３に与えられる。

バンクメモリ５のレジスタ制御部５０２はパルス信号ｃ
ｏが与えられると、レジスタ５０１にパケットデータを
ｍ込む。レジスタ５０１に書込まれたパケットデータは
、分岐制御部５０３に与えられる。この分岐制御部５０
３は非同期で順次レジスタ５０１に書込まれたパケット
データを分岐するものである。なお、この第５図に示す
バンクメモリ５では、分岐制御部３はレジスタ５０１に
順次書込まれるパケットデータを４つに分岐できるよう
に構成されていて、しかも各パケットデータをパケット
中のアドレス情報に従ってバンク５３１．５３２．５３
３または５３４に成分けられるようになっている。

各バンク５３１，５３２．５３３および５３４のそれぞ
れに対応して、入力側にレジスタ５１１゜５１２．５１
３および５１４と、レジスタ制御部５２１．５２２．５
２３および５２４とが設けられる。レジスタ制御部５２
１，５２２．５２３および５２４は、それぞれ対応する
バンク５３１゜５３２．５３３および５３４にデータの
書込が可能な場合およびデータの読出が可能であれば、
許可信号を、分岐制御部５０３およびレジスタ制御部５
０２を介して分流検知部４に送出する。そして、レジス
タ制御部５２１，５２２．５２３および５２４は、それ
ぞれに対応するバンクにデータの書込あるいはデータの
読出が可能であれば、分岐側ｍｔ部５０３によって分岐
された各パケットデータをレジスタ５１１，５１２．５
１３および５１４にそれぞれ囚込む。各レジスタ５１１
，５１２．５１３および５１４に書込まれたバケットデ
−タはバンク５３１，５３２，５３３および５３４に与
えられる。

各バンク５３１，５３２．５３３および５３４は、レジ
スタ５１１，５１２，５１３および５１４にそれぞれ書
込まれたパケットデータに含まれるアドレス情報および
読み書き指定情報に基づいて、データの書込または浸出
を行なう。各バンク５３１．５３２．５３３および５３
４のそれぞれに対応して、出力側にレジスタ５５１，５
５２゜５５３８よび５５４と、レジスタ制御部５４１゜
５４２．５４３および５４４とが設けられる。レジスタ
制御部５４１，５４２，５４３および５４４は、それぞ
れバンク５３１，５３２．５３３および５３４から読出
されたメモリデータをレジスタ５５１，５５２．５５３
および５５４に書込む。

各レジスタ５５１，５５２，５５３および５５４に書込
まれたメモリデータは合流υ’Ｊｔｌｌ１部５０４に与
えられる。合流制御部５０４はメモリデータを予め定め
る順で合流させる。合流されたメモリデータは、レジス
タ５０６に与えられる。レジスタ５０６に関連して、レ
ジスタ制御部５０５が設けられる。レジスタ制御部５０
５は出力側の伝送路にパケットデータの伝送が可能であ
ることを表わす許可信＠ＵＫ２が与えられると、合流制
御部５０４から出力されたパケットデータをレジスタ５
０６に書込み、出力側の伝送路に創出する。

次に、第１図ないし第５図を参照して、この発明の一実
施例の具体的な動作について説明す、る。

初期状態において、リングバッファ１がクリアされてい
て、最初のパケットデータが伝送路から合流検知部２に
与えられる。合流検知部２では、空判定部２３が伝送路
からパケットデータが伝送されているか否かを判別する
。合流検知部２はパケットデータの伝送されていること
を判別すると、ＡＮＤゲート２４を閉じる。ＡＮＤゲー
ト２４が閉じられたことによって、合流部２２は伝送路
から伝送されてきたパケットデータをアドレス検知部３
に与える。アドレス検知部３では、データラッチ３１が
パケットデータをラッチする。

初期状態において、フラグ３２はリセットされており、
バンクアドレスラッチ３４にはアドレス情報がラッチさ
れていないため、バンクアドレス比較器３５はフラグ３
７をリセット状態にする。

また、データラッチ３１にラッチされたパケットデータ
はデータラッチ３６にラッチされ、分流検知部４に与え
られる。分流検知部４では、ＥＸＯＲゲート４２が入力
されたパケットデータに含まれる数ビットと分岐条件レ
ジスタ４１に記憶されている分岐条件とが一致している
か否かを判別する。今の場合、フラグ３７がリセットさ
れており、分岐条件が一致しないので、ＥＸＯＲゲート
４２はＡＮＤゲート４４を閉じる。ＡＮＤゲート４４が
閉じられていることにより、ＡＮＤゲート４５も閉じら
れ、分岐部４６はアドレス検知部３から与えられたパケ
ットデータをリングバッファ１に分岐せず、メモリバン
ク５に与える。

メモリバンク５では、レジスタ５０１がレジスタ制御部
５０２のυ制御によって、入力されたパケットデータを
記憶する。レジスタ５０１に記憶されたパケットデータ
は分岐制御部５０３によって分岐され、たとえばレジス
タ５１１に与えられる・レジスタ５１１はレジスタ制御
部５２１の制御によって、そのパケットデータを記憶し
、バンク５３１に与える。バンク５３１は与えられたパ
ケットデータの１詔目に含まれるアドレス情報および読
み書き指定情報に基づいて、２詔目の書込データを書込
む。

１詔目の読み書き指定情報が読出であれば、１詔目のア
ドレス情報に基づいて、対応するアドレスからメモリデ
ータを読出す。読出されたメモリデータはレジスタ制御
部５４１の制御によってレジスタ５５１に書込まれる。

レジスタ５５１に書込まれたメモリデータは合流制御部
５０４を介してレジスタ５０６に与えられ、レジスタ制
御部５０５の制御によってレジスタ５０６に書込まれて
出力される。

上述のバンク５３１をアクセスしている間に、同一のバ
ンク５３１をアクセスするためのパケットデータが伝送
路から合流検知部２に与えられると、そのパケットデー
タは前述の説明と同様にして、アドレス検知部３に与え
られる。アドレス検知部３に与えられたパケットデータ
はデータラッチ３１にラッチされる。バンクアドレスラ
ッチ３４には最初のパケットデータに含まれるアドレス
情報がラッチされている。バンクアドレス比較器３５は
データラッチ３１にラッチされた２番目のパケットデー
タに含まれるアドレス情報とバンクアドレスラッチ３４
にラッチされた最初のアドレス情報とを比較し、一致し
ていることを判別すると、フラグ３７をセットジる。

また、データラッチ３１にラッチされたパケットデータ
はデータラッチ３６にラッチされる。そして、データラ
ッチ３６にラッチされたパケットデータとフラグ３７は
合流検知部４に与えられる。

合流検知部４では、分岐部４６が、アドレス検知部３か
ら出力されたフラグ３７がセットされていることに基づ
いて、パケットデータをリングバッファ１に分岐する。

１゛なわち、同一のバンクをアクセスするためのデータ
が入ノｊされたときは、接続のデータがリングバッファ
１に待避される。

次に、たとえばバンク５３３をアクセスするために、パ
ケットデータが合流検知部２に与えられると、前述の説
明と同様にして、そのパケットデータは合流検知部２か
らアドレス検知部３および分流検知部４を介してバンク
メモリ５に与えられる。すなわち、バンク５３１をアク
セスするための２番目のパケットデータはリングバッフ
ァ１に分岐されているため、その後に続いて入力された
パケットデータは２番目のパケットデータによって待た
されることなく直ちにバンク５３３をアクセスすること
ができる。

上述の動作を繰返し、伝送路から送られてくるパケット
データが順次合流検知部２からアドレス検知部３および
分流検知部４を介してバンクメモリ５に与えられる。そ
して、同一のバンクをアクセスするためのパケットデー
タが入力されたときには、リングバッファ１に分岐され
る。

他方、リングバッファ１に分岐されたパケットデータは
順次出力側にシフトされ、再び、合流検知８β２に与え
られる。このとき、リングバッファ１には８詔ごとにパ
ケットデータが記憶されかつ読出される。

合流検知部２では、各ｆＪごとに読出されたパケットデ
ータをバケツ１へ圧縮部２１によって２語構成のパケッ
トデータに圧縮して合流部２２に与える。そして、伝送
路にパケットデータが伝送されていないことを空判定部
２３が判定しかつパケット圧縮部２１によってパケット
の圧縮が行なわれると、ＡＮＤゲート２４が聞かれ、“
ＨＩＴ倍信号合流部２２に与えられる。応じて、合流部
２２はパケット圧縮部２１によって圧縮されたパケット
デ〜りをアドレス検知部３に与える。

リングバッファ１を一巡したパケットデータを優先的に
バンクメモリ５のアクセスを許す場合、アドレス検知部
３では、パケットデータをデータラッチ３１にラッチし
、バンクアドレス比較器３５によって、データラッチ３
１にラッチしたパケットデータに含まれるアドレス情報
がバンクアドレスラッチ３４にラップ−されている直前
のアドレス情報と一致しているか否かにかかわらず、フ
ラグ３７をリセットする。そして、データラッチ３１に
ラッチされたパケットデータはデータラッチ３６にラッ
チされ、分流検知部４に与えられる。

分流検知部４ではＥＸＯＲゲート４２が、パケットデー
タに含まれるフラグビットがリセットされており、分岐
条件レジスタ４１に記憶されている分岐条件と一致して
いないことを判別し、ＡＮＤゲート４４を閉じる。ＡＮ
Ｄゲート４４はマスクピットレジスタ４３に記憶されて
いるマスクビットに基づいてピットマスクを行なう。分
岐条件が一致していないので、ＡＮＤゲート４５から分
岐信号が分岐部４６に与えられないため、パケットデー
タは伝送路に伝送され、バンクメモリ５をアクセスする
ことができる。

上述の説明では、待避させたパケットがリングバッファ
１を一巡する場合しか、メモリバンク５のアクセスを許
さなかったが、リングバッファ１からの読出しパケット
データを、伝送路からのパケットデータに対して優先さ
せず、すなわちアドレス検知部３に入力されたフラグ３
２の状態によらず、バンクアドレス比較を行なうことも
この実施例では可能である。

発明の効果 以上のように、この発明によれば、バッファメモリとデ
ータ合流手段とアドレス比較手段とデータ分流手段とを
リンク状に接続し、バンクメモリの同一メモリをアクセ
スするためのパケットデータが与えられたときには、そ
のパケットデータをバッファメモリに分岐し、続いて入
力されるパケットデータをバンクメモリに与えてアクセ
スさせるようにしたので、同一のメモリをアクセスする
ためのパケットデータによって、後続するバケツ１〜デ
ータのアクセスが持たされることはなく、アクセス時間
を短縮できる。しかも、バッファメモリに分岐したパケ
ットデータを再びデータ合流手段に入力でき、アドレス
比較手段およびデータ分流手段を介してバンクメモリに
与えて所定のメモリをアクセスできるため、バッフ１メ
モリの段数も少なくできる。

【図面の簡単な説明】

第１図はこの発明の一実施例の全体の構成を示す概略ブ
ロック図である。第２図は第１図に示した合流検知部の
ブロック図である。第３図は第１図に示したアドレス検
知部のブロック図である。 第４図は第１図に示した分流検知部のブロック図である
。第５図は第１図に示したバンクメモリのブロック図で
ある。第６図は従来の非リング状バッファを示す図であ
る。 図において、１はリングバッファ、２は合流検知部、３
はアドレス検知部、４は分流検知部、５はバンクメモリ
、２１はパケット圧縮部、２２は合流部、２３．４７は
空判定部、２４，４４．４５はＡＮＤゲート、３１．３
６はデータラッチ、３２．３７はフラグ、３４はバンク
アドレスラッチ、３５はバンクアドレス比較器、４１は
分岐条件レジスタ、４３はマスクピットレジスタ、４６
は分岐部、５０１，５０６．５１１ないし５１４゜５５
１ないし５５４はレジスタ、５０２，５０５゜５２１な
いし５２４，５４１ないし５４４はレジスタ制御部、５
０４は合流制御部、５３１ないし５３４はバンクを示す
。

Claims (6)

【特許請求の範囲】
1. （１）メモリを多重アクセスするためのメモリアクセス
   制御装置であって、 アドレス情報を含む複数のパケットデータを順次一時記
   憶するためのバッファメモリと、 前記バッファメモリに一時記憶されているパケットデー
   タおよび外部から与えられるパケットデータのいずれか
   一方を選択して合流させるためのパケット合流手段と、 前記パケット合流手段によって合流されたパケットデー
   タに含まれるアドレス情報と、その直前に合流されたパ
   ケットデータに含まれるアドレス情報とを比較して一致
   の判別を行なうアドレス比較手段と、 前記アドレス比較手段によってアドレス情報の一致が判
   別されたことに応じて、そのアドレス情報を含むパケッ
   トデータを前記バッファメモリに一時記憶させ、不一致
   が判別されたことに応じて、そのアドレス情報を含むパ
   ケットデータを出力するパケット分流手段と、 複数のメモリを含み、前記パケット分流手段から出力さ
   れたパケットデータに基づいて、前記複数のメモリのい
   ずれかをアクセスするバンクメモリとを備えた、メモリ
   アクセス制御装置。
2. （２）前記パケットデータはアドレス情報と書込または
   読出を表わす情報と書込データとが少なくとも２語にま
   たがって表わされていて、前記バッファメモリは語単位
   でデータを一時記憶し、 前記パケット合流手段は、前記バッファメモリから語ご
   とに読出されるデータを前記少なくとも２語構成のパケ
   ットに圧縮するパケット圧縮手段を含む、特許請求の範
   囲第１項記載のメモリアクセス制御装置。
3. （３）前記パケット合流手段は、 前記外部からパケットデータが与えられているか否かを
   判別する空判別手段と、 前記空判別手段によって外部からパケットデータの与え
   られていないことが判別されかつ前記パケット圧縮手段
   によってパケットの圧縮が行なわれたことに応じて、該
   圧縮した前記バッファメモリからの少なくとも２語構成
   のパケットを出力する合流手段とを含む、特許請求の範
   囲第２項記載のメモリアクセス制御装置。
4. （４）前記アドレス比較手段は、 前記パケット合流手段から出力されたパケットデータを
   一時記憶するデータラッチと、 前記パケット合流手段から出力されたパケットデータの
   直前に出力されたパケットデータに含まれるアドレス情
   報を一時記憶するアドレスラッチと、 前記データラッチに一時記憶されているアドレス情報と
   前記アドレスラッチに一時記憶されているアドレス情報
   との一致を判別するアドレス判別手段とを含む、特許請
   求の範囲第１項記載のメモリアクセス制御装置。
5. （５）前記パケット分流手段は、 前記パケットデータを前記バッファメモリに分岐するた
   めの分岐条件を設定する分岐条件設定手段と、 前記パケットデータが前記分岐条件設定手段によって設
   定されている分岐条件に一致しているか否かを判別する
   分岐条件判別手段と、 前記分岐条件判別手段によって分岐条件の一致が判別さ
   れたことに応じて、そのパケットデータを前記バッファ
   メモリに分岐する分岐手段とを含む、特許請求の範囲第
   １項記載のメモリアクセス制御装置。
6. （６）前記バンクメモリは、 複数のメモリと、 前記パケット分流手段によって与えられたパケットデー
   タを前記複数のメモリのいずれかに分散してアクセスす
   るための分岐手段と、 前記複数のメモリのそれぞれがアクセスされて読出され
   たデータを合流して出力する合流手段とを含む、特許請
   求の範囲第１項記載のメモリアクセス制御装置。