JPH01213733A - メモリ書込制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 設定によりメモリへのデータ書込をある特定領域に限っ
て保護することができるメモリ書込制御回路に関し、 データが書き込まれるメモリに保護領域を設定し、書込
保護の設定をした場合には保護領域には新たにデータを
書き込めないようにして、基本的なプログラムやデータ
の破壊を防止することができるメモリ書込制御回路を提
供することを目的とし、 書込保護を行うメモリのアドレスを格納する書込保護ア
ドレス格納手段と、前記マイクロプロセッサからの書込
アドレスが前記書込保護アドレス格納手段に格納された
アドレスに含まれるか否かを判定し、含まれる場合には
書込不可信号を出力する保護領域検出手段と、設定によ
りメモリ書込保護を解除することができる書込保護解除
手段と、メモリ書込保護の解除設定がない場合に、前記
マイクロプロセッサからの書込信号を無効にする書込信
号制御手段とから構成する。

〔産業上の利用分野〕

本発明はメモリ書込制御回路に関し、更に詳しくは、設
定によりメモリへのデータ書込をある特定領域に限って
保護することができるメモリ書込制御回路に関する。

従来、マイクロプロセッサとメモリ、その他で構成され
る装置において、入力されるデータはメモリ（ＲＡＭ）
に格納されるが、操作ミスやプログラムミス等によりメ
モリに展開されている基本的なプログラムやデータが破
壊されることがあり、−旦メモリに展開されたデータの
内、重要なものは保護して破壊を防ぐことが望まれてい
る。

（従来の技術） 一般に、マイクロプロセッサを備えたデータ転送装置等
には、マイクロプロセッサの他に読み出し専用メモリ　
（ＲＯＭ）　、ランダムアクセスメモリ　（ＲＡＭ）　
、入出力装置（Ｉｌｏ）等が備えられており、これらは
データバスやアドレスバスで接続されている。そして、
ＲＡＭにデータが書き込まれる場合は、マイクロプロセ
ッサから書込信号がＲＡＭに送られ、アドレスバスを経
由した書込アドレス信号により、データバスから送られ
るデータがＲＡＭの所定アドレスに書き込まれる。

〔発明が解決しようとする課題〕

ところが、前記従来の装置では、マイクロプロセッサの
指令によりＲＡＭにデータを書き込む際に、ハードウェ
アの不具合や、ポインタのずれやジャンプ先が違う等の
プログラムのミス等によってＲＡＭに展開されている基
本的なプログラムやデータが破壊されてしまうという課
題がある。このようにしてプログラムやデータが破壊さ
れると、正常な動作が保障できず、再びプログラムやデ
ータをＲＡＭに展開し直さなければならないという課題
が残ってしまう。

本発明の目的は前記従来の課題を解消し、データが書き
込まれるＲＡＭに保護領域を設定し、書込保護を設定し
た場合には保護領域には新たにデータを書き込めないよ
うにして、基本的なプログラムやデータの破壊を防止す
ることができるメモリ書込制御回路を提供することにあ
る。

〔課題を解決するための手段〕

前記目的を達成する本発明のデータ転送装置の原理ブロ
ック図が第１図に示される。

図において、１はマイクロプロセッサ、２はマイクロプ
ロセッサ１からの書込信号及び書込アドレス信号により
、データバスから送られるデータが書き込まれるメモリ
である。本発明のメモリ書込制御回路はマイクロプロセ
ッサ１とメモリ２との間に設けられている。書込保護ア
ドレス格納手段３は書込保護を行うメモリのアドレスを
格納し、保護領域検出手段４は前記マイクロプロセッサ
１からの書込アドレスが前記書込保護アドレス格納手段
３に格納されたアドレスに含まれるか否かを判定し、含
まれる場合には書込不可信号を出力する。また、書込保
護解除手段５は設定によりメモリ書込保護を解除するこ
とができ、書込信号制御手段６はメモリ書込保護の解除
設定がない場合に、前記マイクロプロセッサからの書込
信号を無効にする。

〔作　用〕

本発明のメモリ書込制御回路によれば、マイクロプロセ
ッサ１から書込信号及び書込アドレス信号がメモリ２に
出力されると、保護領域検出手段４がこの書込アドレス
信号と前記書込保護アドレス格納手段３に格納されてい
る書込保護アドレスとを比較し、書込アドレス信号が書
込保護アドレスに含まれる場合には書込不可信号を出力
する。

一方、書込保護解除手段５は設定によりメモリ書込保護
を解除することができ、メモリ書込保護解除が設定され
ている場合には、マイクロブロセ・ノサ１からの書込信
号は書込信号制御手段６で無効にされることな（メモリ
２にそのまま出力されるが、メモリ書込保護の解除設定
がない場合には、書込信号制御手段６は前記マイクロプ
ロセッサからの書込信号を無効にしてメモリ２に伝えな
い。

〔実施例〕

以下添付図面を用いて本発明の実施例を詳細に説明する
。

第２図は本発明のメモリ書込制御回路の一実施例の構成
をブロックで示すものである。

第２図において、１０はマイクロプロセッサ、２０はメ
モリ　（ＲＡＭ）を示しており、両者はアドレスバス８
０で接続されている。また、メモリ２０にはデータバス
９０が接続されている。

この実施例では書込保護を行うメモリ２０のアドレスを
格納する書込保護アドレス格納手段は、書込保護を行う
メモリ２０の先頭アドレスを格納する書込保護アドレス
格納領域３０と、書込保護を行うメモリの大きさ（容量
）を格納する書込保護容量格納領域４０とに分けて設け
られている。この書込保護アドレス格納領域３０及び書
込保護容量格納領域４０はデータバス９０に接続されて
いると共に、アドレスデコーダ８１を介してアドレスバ
ス８０にも接続されている。

一般にマイクロプロセッサがメモリやＬＳＩ等とデータ
の続出／書込を行う時は、アドレスバス及びデータバス
を介して行われる。そして、続出／書込のアドレスとデ
ータはプログラムの設定によって決定される。このため
、書込保護アドレス格納領域３０、書込保護容量格納領
域４０及び書込保護制御回路６０の値の設定を、マイク
ロプロセッサ１０のプログラムで行うようにするために
、これらはデータバス９０に接続され、バス９０の値が
設定されるのである。また、アドレスデコーダ８１は、
各領域を選択するための制御でアドレス情報により対応
する領域を選択する信号を出力するものである。また、
書込保護アドレス格納領域３０の先頭アドレス、及び書
込保護容量格納領域４０の容量は、設定データにより変
更できるようになっている。

保護領域検出手段はこの実施例では保護領域検出回路５
０として設けられており、この保護領域検出回路５０に
はアドレスバス８０からのアドレス信号、書込保護アド
レス格納領域３０からの先頭アドレス、及び書込保護容
量格納領域４０からの容量が入力されるようになってい
る。そして、この保護領域検出回路５０は、アドレスバ
ス８０を通じてマイクロプロセッサ１０からの書込アド
レス信号が入力されると、このアドレスが書込保護アド
レス格納領域３０及び書込保護容量格納領域４０によっ
て設定される書込保護アドレスに含まれるか否かを判定
し、含まれる場合には書込不可信号、含まれない場合に
は書込可能信号を出力する。

これら書込不可信号及び書込可能信号は書込保護制御回
路６０を経由して書込信号制御回路７０に出力される。

書込保護制御回路６０はアドレスデコーダ８１を介して
アドレスバス８０に接続されていると共に、データバス
９０にも接続されており、設定により保護領域検出回路
５０からの書込不可信号を無効にすることができる機能
を有するものである。

即ち、この回路は、書込保護アドレス格納領域３０及び
書込保護容量格納領域４０によって設定される書込保護
アドレスに、メモリ内容の書き直しの必要が生じた場合
には、設定により書込保護アドレスでもメモリ内容の書
き直しができるようにしたものである。従って、この書
込保護制御回路６０は、アドレスバス８０からのアドレ
スと、データバス９０からの書込保護解除信号が入力さ
れた時だけ、保護領域検出回路５０からの書込不可信号
を無効にし、書込不可信号を書込可能信号に変更するこ
とができる。

書込信号制御回路７０には、前記書込保護制御回路５０
からの書込不可信号または書込可能信号の他に、マイク
ロプロセッサｌＯからの書込信号が入力されるようにな
っている。そして書込信号制御回路７０は、前記書込保
護制御回路５０から書込不可信号が入力されている時に
は書込信号をメモリ２０に伝達せず、前記書込保護制御
回路５０から書込可能信号が入力されている時だけ書込
信号をメモリ２０に伝達する。

第３図は第２図の具体的な回路の一例を示すものである
。第３図では書込保護アドレス格納頭載３０及び書込保
護容量格納領域４０はｎ個のフリップフロップ（Ｆ／Ｆ
）を用いたＦ／Ｆアレイで構成されており、書込保護領
域の先頭アドレス及び容量はそれぞれｎビットで与える
ようになっている。

保護領域検出回路５０はｎ個の排他的論理和（ＥＯＲ）
回路５１、ｎ個の論理積（ＡＮＤ）回路５２、ＯＲゲー
ト５３及びＯＲゲート５３の出力を反転するインバータ
５４から構成されている。ｎビットのＦ／Ｆアレイ３０
の各出力は各ＥＯＲ回路５１の一方の入力端子に入力さ
れる。各ＥＯＲ回路５１の他方の入力端子にはｎビット
アドレスバス８０からの書込アドレスが入力される。各
ＥＯＲ回路５１の出力は各ＡＮＤ回路５２の一方の入力
端子に入力され、各ＡＮＤ回路５２の他方の入力端子に
はＦ／Ｆアレイ４０の各出力が入力される。そして、各
ＡＮＤ回路５２の出力はＯＲゲート５３で論理和をとら
れる。

書込保護制御回路６０はＦ／Ｆ６１及び論理積（Ａ　Ｎ
　Ｄ）回路６２とから構成されている。Ｆ／Ｆ６１には
外部からの書込保護制御信号が入力されるようになって
おり、この書込保護制御信号は１”が有効、“０”が無
効をしめしている。ＡＮＤ回路６２にはこのＦ／Ｆ６１
からの信号及び保護領域検出回路５０のインバータ５４
からの信号が入力され、両者の論理積がここでとられる
ようになっている。

書込信号制御回路７０はＯＲ回路から構成されており、
このＯＲ回路７０の一方の入力端子には書込保護制御回
路６０のＡＮＤ回路６２からの信号が、他方の入力端子
にはマイクロプロセッサｌＯからの書込制御信号が入力
されるようになっており、ＯＲ回路７０の出力がメモリ
２０に入力されるようになっている。この書込制御信号
は書込可の時に“０”となり、書込不可の時に“１”に
なっているものである。

ところで、−ｉに、アドレスバス８０のビット数ｎと、
データバス９０のピント数ｍとは異なっているので、−
度に書込保護アドレス格納領域３０または書込保護容量
格納領域４０に値を設定することができない。そこで、
書込保護アドレス格納領域３０または書込保護容量格納
領域４０の各領域をデータバス９０のビット数ｍに分割
し、数回に分けて値を設定するようにしている。そのた
め、書込保護アドレス格納領域３０または書込保護容量
格納領域４０にはアドレスデコーダ８１からの信号線が
複数本必要になる。

第４図はデータバス９０が８ビツト、アドレスバス８０
が１６ビツトの場合、第５図はデータバス９０が８ビツ
ト、アドレスバス８０が２０ビツトの場合の書込保護ア
ドレス格納領域３０または書込保護容量格納領域４０の
構成を示すものである。第４図に示すようにデータバス
９０が８ビツト、アドレスバス８０が１６と７）の場合
は、書込保護アドレス格納領域３０及び書込保護容量格
納領域４０をそれぞれ上位８ビツトのＦ／Ｆ３Ｌ　４１
と、下位８ビツトのＦ／Ｆ３２、４２に分割し、それぞ
れの出力を合成することによって１６ビツトの信号を得
ている。また、第５図に示すようにデータバス９０が８
ビツト、アドレスバス８０が２０ビツトの場合は、書込
保護アドレス格納領域３０及び書込保護容量格納領域４
０（図示せず）がそれぞれ上位４ビツトのＦ／Ｆ３３、
中位８ビツトのＦ／Ｆ３４及び下位８ビツトのＦ／Ｆ３
５に分割されている。

次に、第３図の回路の動作を説明する。ここではアドレ
スバスのビット数ｎを１６とし、メモリ２０に書込保護
を行う領域の先頭アドレスとしてＦ／Ｆ３０には１６進
法で“００００″が書き込まれており、書込保護を行う
容量としてＦ／Ｆ４０には５１２Ｂｙｔｅサイズに相当
する′″ＦＥＯＯ”が１６進法で書き込まれているもの
として具体的に説明するが、データバスのビット数ｍに
ついては触れないことにする。

なお、上記設定において書込保護領域は１６進法の表現
で“ｃｏｏｏ”〜”ＣｌＦＦ”であり、Ｆ／Ｆ３０．４
（Ｋ書き込まれる１６進法の“Ｃ０００”、　＠ＦＥＯ
Ｏ”は、２進法の表現では次のように表現される。

“Ｃ０００”＜Ｉｂ＞　：　　’１１００００００００
００００００’　　＋２）′″ＦＥＯＯ”（＋６１　：
　　’１１１１１１１０００００００００’　　＜ｚ）
（１）書込アドレスが保護領域内の時 例えば書込アドレスが１６進法で“Ｃ０３０”であった
場合について説明する。このアドレスを２進法に直すと
次のようになる。

“Ｃ０３０”（１４）　：　　’１１００００００００
１１００００’　　（ｔ）従って、保護領域検出回路５
０でのＥＯＲ回路５１の演算はＦ／Ｆ３０の出力Ａ（１
１００００００００００００００）とアドレスバス８０
の出力Ｂ（１１００００００００１１００００）との排
他的論理和になり、結果は次のようになる。

このＥＯＲ回路５１の出力（００００００００００１１
００００）はＡＮＤ回路５２に入力され、ＡＮＤ回路５
２の他方にはＦ／Ｆ３０の出力Ｃ（１１１１１１１００
０００００００）が入力されるので、ＡＮＤ回路５２の
出力Ｅは次のようになる。

この結果、ＯＲゲート５３０入力は全て＠０”となるの
で、ＯＲゲートＳ３の出力も“０”になり、この出力は
インバータ５４で反転されて保護領域検出回路５０の出
力が′１”になる。書込保護が解除されていない時は、
書込保護制御信号が”１”（有効）であるのでＦ／Ｆ６
１の出力も“１”であり、書込保護制御回路６０のＡＮ
Ｄ回路６２の入力は共に“１”となる。

よって、書込保護制御回路６０から書込信号制御回路７
０のＯＲ回路７１には“１”が出力され、書込信号制御
回路７０にメモリ２０への書込を示す書込制御信号“０
”が入力されても、書込信号制御回路７０の出力は“１
”となってメモリ２０への書込が行われない。

このように、書込アドレスが保護領域内の時は、メモリ
２０への書き込みが行われない。なお、書込保護制御回
路６０のＦ／Ｆ６１に入力される書込保護制御信号が“
０”（無効）の時は、保護領域検出回路５０の出力が“
ドであっても、ＡＮＤ回路６２の出力が“Ｏ”になるの
で、書き込みが行われる。

（２）書込アドレスが保護領域外の時 例えば書込アドレスが１６進法で“Ｃ３００″であった
場合について説明する。このアドレスを２進法に直すと
次のようになる。

“Ｃ３００”。ｂ＞　：　　’１１００００１１０００
０００００”　、２）従って、保護領域検出回路５０で
のＥＯＲ回路５１の演算はＦ／Ｆ３０の出力Ａ（１１０
０００００００００００００）とアドレスバス８０の出
力Ｂ（１１００００１１００００００００）との排他的
論理和になり、結果は次のようになる。

このＥＯＲ回路５１の出力（００００００１１００００
００００）はＡＮＤ回路５２に入力され、ＡＮＤ回路５
２の他方にはＦ／Ｆ３０の出力Ｃ（１１１１１１１００
０００００００）が入力されるので、ＡＮＤ回路５２の
出力Ｅは次のようになる。

この結果、ＯＲゲート５３の入力には“１”があるので
、ＯＲゲート５３の出力は“１”になり、この出力はイ
ンバータ５４で反転されて保護領域検出回路ＳＯの出力
が“０”になる。よって、書込保護制御信号の有効、無
効に係わらす書込保護制御回路６０のＡＮＤ回路６２の
出力が“Ｏ”になり、書込保護制御回路６０から書込信
号制御回路７０のＯＲ回路７１には“０”が出力され、
書込信号制御回路７０にメモリ２０への書込を示す書込
制御信号“Ｏ”が入力されると、書込信号制御回路７０
の出力が“０”となってメモリ２０への書込が行われる
。

このように、書込アドレスが保護領域外の時は、メモリ
２０にマイクロプロセッサ１０からの書込側？ｉｌ信号
“０”が入力され、データバス９０からのデータがその
アドレスに書き込まれる。

〔発明の効果〕

以上説明したように、本発明のメモリ書込制御回路によ
れば、マイクロプロセッサに指示された書込アドレスが
保護領域内にある時は、そのアドレスへのデータの書き
込みが行われないので、この書込保護領域内に重要なプ
ログラムやデータを格納しておけば、ハードウェアの不
具合や、ポインタのずれやジャンプ先が違う等のプログ
ラムのミス等によってＲＡＭに展開されている基本的な
プログラムやデータの破壊が防止されるという効果があ
る。

また、本発明のメモリ書込制御回路では、書込保護領域
の変更並び記、設定によりメモリ書込保護を解除するこ
とにより、書込保護領域への書込も実行できるという利
点がある。

【図面の簡単な説明】

第１図は本発明のメモリ書込制御回路の原理ブロック図
、第２図は本発明のメモリ書込制御回路の一実施例の構
成を示すブロック図、第３図は第２図の具体的な回路構
成例を示す回路図、第４図及び第５図は第３図のＦ／Ｆ
アレイの具体的な構成を示すブロック図である。 ｌ、１０・・・マイクロプロセッサ、 ２．２０・・・メモリ、 ３・・・−書込アドレス格納手段、 ４・・・保護領域検出手段、５・・・書込保護解除手段
、６・・・書込信号制御手段、 ３０・・・書込保護アドレス格納領域、４０・・・書込
保護容量格納領域、 ５０・・・保護領域検出回路、６０・・・書込保護制御
回路、７０・・・占込イ３号制御回路、８０・・・アド
レスバス、９０・・・データバス。

Claims (1)

1. 【特許請求の範囲】 マイクロプロセッサ（１）からの書込信号及び書込アド
   レス信号により、データバスから送られるデータをメモ
   リ（２）に書き込む装置のメモリ書込制御回路であって
   、 書込保護を行うメモリ（２）のアドレスを格納する書込
   保護アドレス格納手段（３）と、 前記マイクロプロセッサ（１）からの書込アドレスが前
   記書込保護アドレス格納手段（３）に格納されたアドレ
   スに含まれるか否かを判定し、含まれる場合には書込不
   可信号を出力する保護領域検出手段（４）と、 設定によりメモリ書込保護を解除することができる書込
   保護解除手段（５）と、 メモリ書込保護の解除設定がない場合に、前記マイクロ
   プロセッサ（１）からの書込信号を無効にする書込信号
   制御手段（６）と、 を備えたメモリ書込制御回路。