JPS61177048A - デ−タ伝送システムにおける情報の伝送方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は複数のデータ伝送制御装置が、ループバス、メ
ツシュ等の共通伝送路に接続され、各データ伝送制御装
置が、共通伝送路を占有し次状態で情報（データ）の送
信を行い、送信終了後に共通伝送路の占有を解除するよ
うになっているデータ伝送システムにおける情報の伝送
方法に関するものである。

〔発明の背景〕

１９８４年８月１３日付のＩＳＯ／ＴＣ９７／　Ｓ　Ｃ
６Ｈ３２４４ｒ　Ｄｒａｆｔ　Ｅ　ＩＥＥＥ　８ｔａｎ
ｄａｒｄ８０１５Ｊ　（Ｔｏｋｅｎ　Ｒｉｎｇ　Ａｃｃ
ｅｓｓ　Ｍａｔｈｏｄ’ａｄｄ　ｐｈｙｓｉｃａｌ　ｆ
、ａｙｅｒ　ｓｐｅ。１ｆｉｃａｔｉｏ。３）ノ第１０
頁には、トークンリング方式における一斉回報アドレス
を用いた回報通信方式が示されているが、このような同
報通信方式では、受信するデータ伝送制御装置（以下ス
テーションと略称する）が不特定多数であるため、送信
側で、逐次受信側の状態（具体的には受信ステーション
の受信バッファＢ　ｔＪ　８　Ｙ状態）を応答を受ける
ことで確認することに原理的に不可能である。

受信側ステーションが受信バッファＢ　Ｕ　Ｓ　Ｙの状
態にあるとき、当該ステーションに対して新らたなデー
タが送信されてくると、このデータに正しく受信されず
、高信頼な伝送システムを構築することにできない。

〔発明の目的〕

本発明の目的に、受信側からの応答をとることが原理的
に困難でちるデータ伝送システムにおいて、送信側で、
回線の負荷を制御することにより高信頼な伝送システム
を実現する情報の伝送方法を提供するにある。

〔発明の概要〕

本発明の特徴に、共通伝送路を占有してデータを送出し
九ステーションが、送出完了時に占有を解除する場合、
占有解除のタイミングを制御することによシ回線負荷を
制御しようとするものである。

〔発明の実施例〕

第１図に本発明の中心となるデータ伝送制御装置ｊＬ（
以下ステーション：ＳＴと略称する）の全体構成を示す
ものであって、例えば第２図に示す如きループ式データ
伝送システムを構成する。

第２図におけるＳＴＩ〜８Ｔ６［端末、計算機等の通信
を可能にするステーションであって、共通伝送路２にル
ープ状に接続されている。

第３図に、上記伝送路２上のステーション間でデータの
送受信に使用する）（ＤＬＣ形式のフレーム構成を示す
。本図において、ＦＵフラグでフレームの開始と終了を
示す！ｆｆ／Ｈの８ビツトコード、ＤＡ［送信先ステー
ションアドレスで、送信する相手のステーションのアド
レスを示す。回報通信の場合には、グローバルなアドレ
ス例えば／’ＦＦを使用する。Ｃにコントロールコマン
ドであり、フレームの種類、フレーム番号などを示す。

ＳＡは送信元ステーションアドレスで、各装置へデータ
を送信し次ステーションのアドレスを示す。

ＤＡＴＡＨデータを示し、メツセー・ジ情報そのもので
ある。Ｆｃ　ｓ　ｎそのフレームの誤りチェックパター
ンであり、回線上等で誤りが発生し次場合、これで検出
され、そのフレームは捨てられる。さて、第１図におい
て、伝送路２からの受信信号は、受信器３を通して復調
再生され、ＨＤＬＣ制御回路６に入力され、受信フレー
ムとして検出される。

ま九、同時にパターン検出器１１により、特殊制御パタ
ーントークン（ここでＵＰＯＬ／ＦＬＳＶパターンとす
る。ＰＯＬｉデータ送信許可信号、几ＳＶに回線占有表
示信号である）が検出され、これらの検出信号が送信デ
ータの選択回路１３（ＭＰＸ）の選択信号生成回路７　
（ＣＴＬ）と、Ｍ　Ｐ　Ｕ　８がそのステータス情報と
してみることが可能な入力ボートＰＰｌ５へ入力される
。ＨＤＬＣ制＠回路６で検出されるフレーム形式のデー
タに１本データ伝送制御装置宛あるいは同報通信のデー
タである場合には、データ部の情報が８ビツトのパラレ
ルデータに変換され、ＢＵＳ１８を経由してメモリＲＡ
Ｍｌ０内の受信バッファに格納される。ＨＤＬＣ制御回
路６は、ＨＤＬＣフレームの終了フラグまで受信し九時
にＭ　Ｐ　Ｕ　８に割込信号１４をオンして連絡し、メ
モ！ＪＲＯＭＱ内のプログラムに制御を与える。ま友、
受信データ中にＡＢＯＲＴパターンがある場合には、Ｈ
Ｄ、ＬＣ制御回路６がこれを検出し、割込信号１５とし
てＭＰＵ８へ連絡する。

次に、復調再生データはそのままマルチプレクサ１３を
通して変調器４を経由して伝送路２へ送出される。

本装置が他の装置に対してデータを送出する場合には、
ＨＤＬＣ制御回路６がＲＩＭＩＯ内のデータを取り込み
、シリアルデータに変換して、ＦＩＤＡ、Ｃ，ＳＡを付
加してＭＰＸ１３を経由して送信器４から送出する。こ
のデータがループ内を一巡して受信器３に入って来九デ
ータＨＨＤＬＣ制御回路６にて一巡チェックされエラー
がある場合には、割込信号１６によりＭＰＵ８へ連絡さ
れる。またカウンタ１７（ＣＮＴ）はＭ　Ｐ　Ｕ　８か
ら直接制御されるもので、ステーションまたハ自ステー
ションから送られ食フレームを受信する毎に加算し、Ｍ
Ｐ（１８内蔵タイマによる一定周期毎に減算されるもの
である。

本発明の特徴でろる送信時のＭ　Ｐ　Ｕ　８内部処理を
第４図に示す。送信要求発生時、ＳＴにＰＯＬ信号待ち
状態に入り、ＰＯＩ、を検出すると、ＦＬＳＶを送出し
、引き続いてフレームを送出する。フレーム送出後、カ
ウンタ１７の値をチェックし、一定値Ｎ以下であれば、
直ちにＰＯＬを送出し、Ｎを越えた値であれば、一定時
間Ｔｏ間の遅延時間をおい友後にＰＯＬを送出する。こ
の１０間、ループ内に、どの送信ＳＴもフレームを送出
することばなく、逆に、この間に、各ＳＴは受信処理待
ち情報の処理を行なうことにより、受信負荷をこれ以上
、上げることがなくなる。ＮあるいにＴ。

に各ＳＴの持つ受信バッファ数、および処理性能から、
適当な値に決めれば良い。

Ｒ８ｖを送出してからＰＯＬを送出するまでの間は共通
伝送路の占有状態でおり、ＰＯＬを送出することか、占
有解除である。

〔発明の効果〕

本発明によれば、受信処理待ち数が一定値以上の場合は
、回線を占有解除するタイミングが遅くなるので、受信
バッファＢ　Ｕ　Ｓ　Ｙによる受信失敗を減らすことが
可能となり、より高信頼の伝送システムを実現できる。

本発明に、ループ構成のみならず、パス構成の場合でも
、全く同様の効果が期待できる。

【図面の簡単な説明】

第１図は、本発明が適用される伝送制御装置の全体構成
図、第２図に、本装置が適用されるシステム構成図、第
３図ｉ、ＨＤＬＣフレーム形式、を示す図、＠４図に、
送信局の動作を示すフローチャートである。 １・・・データ伝送制御装置、２・・・ループ伝送路、
６・・・ＨＤＬＣ制御回路、８・・・ＭＰＵ（マイクロ
プロセッサ）、９・・・ＲＯＭ、１０・・・ＲＡＭ１７
・・・セレクタ制御回路、１３・・・マルチプレクサ、
１４゜１５．１６・・・割込信号線、１７・・・カウン
タ、１８…マイコンパス。

Claims (1)

1. 【特許請求の範囲】 １、複数のデータ伝送制御装置が共通伝送路を介して接
   続され、各データ伝送制御装置は該共通伝送路を占有し
   て情報（データ）の送信を行い、送信終了後に該共通伝
   送路の占有を解除するようになつているデータ伝送シス
   テムにおいて、送信終了後に共通伝送路の占有を解除す
   るまでの時間を当該データ伝送制御装置におけるデータ
   処理待ち数に応じて制御するようにしたことを特徴とす
   るデータ伝送システムにおける情報の伝送方法。 ２、データ伝送制御装置は、共通伝送路からデータを受
   信する毎にデータ処理待ち数を加算し、一定時間周期に
   データ処理待ち数を減算するようにし、データの送信を
   終了した時に、該データ処理待ち数を判断し、予め決め
   られた値以上の場合には、共通伝送路の占有の解除時間
   を遅らせるようにした特許請求の範囲第１項記載のデー
   タ伝送システムにおける情報の伝送方法。