JP2002135257A - シリアル通信用データ処理装置 - Google Patents
シリアル通信用データ処理装置Info
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- JP2002135257A JP2002135257A JP2000319557A JP2000319557A JP2002135257A JP 2002135257 A JP2002135257 A JP 2002135257A JP 2000319557 A JP2000319557 A JP 2000319557A JP 2000319557 A JP2000319557 A JP 2000319557A JP 2002135257 A JP2002135257 A JP 2002135257A
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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- Small-Scale Networks (AREA)
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Abstract
(57)【要約】
【課題】 ＵＳＢデバイス（データ処理装置）側で割込
み回数を調整することができ、かつＣＰＵに対する負荷
を軽減してＵＳＢインターフェース（シリアルインター
フェース）の複合システムへの組込みを可能とするよう
なシリアル通信用データ処理装置を提供すること。 【解決手段】 シリアルインターフェースによりホスト
コンピュータ３００と通信を行うシリアル通信用データ
処理装置３０２であって、バスイベントに対する処理を
行う中央処理装置３１０と、第１の割込み形態および第
２の割込み形態のいすれか一方をバスイベント毎に予め
設定する割込み形態設定手段３０８と、バスイベント発
生時に、前記割込み形態設定手段により予め設定された
内容に基づいて第１の割込み形態による処理あるいは第
２の割込み形態による処理を実行する処理実行手段３０
８と、を備えている。
み回数を調整することができ、かつＣＰＵに対する負荷
を軽減してＵＳＢインターフェース（シリアルインター
フェース）の複合システムへの組込みを可能とするよう
なシリアル通信用データ処理装置を提供すること。 【解決手段】 シリアルインターフェースによりホスト
コンピュータ３００と通信を行うシリアル通信用データ
処理装置３０２であって、バスイベントに対する処理を
行う中央処理装置３１０と、第１の割込み形態および第
２の割込み形態のいすれか一方をバスイベント毎に予め
設定する割込み形態設定手段３０８と、バスイベント発
生時に、前記割込み形態設定手段により予め設定された
内容に基づいて第１の割込み形態による処理あるいは第
２の割込み形態による処理を実行する処理実行手段３０
８と、を備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、シリアルインター
フェースによりホストコンピュータと通信を行うシリア
ル通信用データ処理装置に関する。
フェースによりホストコンピュータと通信を行うシリア
ル通信用データ処理装置に関する。
【０００２】
【従来の技術】従来、シリアルインターフェースの一種
であるＵＳＢ（Universal Serial Bus）インターフェー
スによる通信は、データの転送管理等マスタとしての機
能を有するホストコンピュータ（以下、「ＵＳＢホス
ト」と言う）と、それに従うデータ処理装置（以下、
「ＵＳＢデバイス」と言う）との間で行われるのが一般
的である。このＵＳＢデバイスにおけるデータ処理は、
基本的には、ＵＳＢホストからのトークン、データ、バ
スシグナルなどの受信、またはＵＳＢホストへのデータ
などの送信の際に、バスイベントの発生により起動され
る割込みに合わせて行われる。また、大容量、または高
頻度かつ周期的に発生するデータに関しては、所定量を
バッファリングして割込みを発生させるようにしてい
る。
であるＵＳＢ（Universal Serial Bus）インターフェー
スによる通信は、データの転送管理等マスタとしての機
能を有するホストコンピュータ（以下、「ＵＳＢホス
ト」と言う）と、それに従うデータ処理装置（以下、
「ＵＳＢデバイス」と言う）との間で行われるのが一般
的である。このＵＳＢデバイスにおけるデータ処理は、
基本的には、ＵＳＢホストからのトークン、データ、バ
スシグナルなどの受信、またはＵＳＢホストへのデータ
などの送信の際に、バスイベントの発生により起動され
る割込みに合わせて行われる。また、大容量、または高
頻度かつ周期的に発生するデータに関しては、所定量を
バッファリングして割込みを発生させるようにしてい
る。
【０００３】図４は、従来のＵＳＢデバイスにおける割
込み動作の一例を説明するためのタイムチャートであ
る。図４において、ＵＳＢホストから受信したＳＯＦ
（Startof Frame）信号１１１，１１２間の期間（周
期）として、ＵＳＢ仕様で規定されている１フレーム１
１３（１ｍｓ）が示されている。この１フレーム１１３
（第Ｋフレーム）において、ＵＳＢバス上のバスイベン
ト１００には、バスリセット信号１０１、転送１のデー
タ１０２、転送２のデータ１０３、転送３のデータ１０
４が含まれており、これらが時系列的に配置されてい
る。また、ＣＰＵ（Central Processing Unit；中央処
理装置）によるデータ処理１０５には、処理１０６〜１
０９が含まれており、これらが時系列的に配置されてい
る。ＵＳＢバス上のバスイベント１００をＣＰＵに通知
するための割込み１１０（図中、「割込み形態Ａ」とし
て示す）は、バスイベント毎に発生し、その都度ＣＰＵ
によるデータ処理１０５が行われる。すなわち、バスリ
セット信号１０１に対する処理１０６、転送１のデータ
１０２に対する処理１０７、転送２のデータ１０３に対
する処理１０８、転送３のデータ１０４に対する処理１
０９が順次行われるようになっている。
込み動作の一例を説明するためのタイムチャートであ
る。図４において、ＵＳＢホストから受信したＳＯＦ
（Startof Frame）信号１１１，１１２間の期間（周
期）として、ＵＳＢ仕様で規定されている１フレーム１
１３（１ｍｓ）が示されている。この１フレーム１１３
（第Ｋフレーム）において、ＵＳＢバス上のバスイベン
ト１００には、バスリセット信号１０１、転送１のデー
タ１０２、転送２のデータ１０３、転送３のデータ１０
４が含まれており、これらが時系列的に配置されてい
る。また、ＣＰＵ（Central Processing Unit；中央処
理装置）によるデータ処理１０５には、処理１０６〜１
０９が含まれており、これらが時系列的に配置されてい
る。ＵＳＢバス上のバスイベント１００をＣＰＵに通知
するための割込み１１０（図中、「割込み形態Ａ」とし
て示す）は、バスイベント毎に発生し、その都度ＣＰＵ
によるデータ処理１０５が行われる。すなわち、バスリ
セット信号１０１に対する処理１０６、転送１のデータ
１０２に対する処理１０７、転送２のデータ１０３に対
する処理１０８、転送３のデータ１０４に対する処理１
０９が順次行われるようになっている。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来の技術では、ＵＳＢホストがデータ等の全転送を
管理し、転送タイミングもスケジューリングするため、
ＵＳＢデバイス側では、バスシグナル、データの送受信
などの際のバスイベント発生回数に比例する割込み回数
を調整することができない。
た従来の技術では、ＵＳＢホストがデータ等の全転送を
管理し、転送タイミングもスケジューリングするため、
ＵＳＢデバイス側では、バスシグナル、データの送受信
などの際のバスイベント発生回数に比例する割込み回数
を調整することができない。
【０００５】また、ＵＳＢインターフェースを複合シス
テムに組込む場合、通信アプリケーションの増加に伴
い、転送の種類、エンドポイント数が増加し、割込み回
数が増大してしまう。すなわち、ＣＰＵに対する負荷が
増大してしまい、好ましくない。
テムに組込む場合、通信アプリケーションの増加に伴
い、転送の種類、エンドポイント数が増加し、割込み回
数が増大してしまう。すなわち、ＣＰＵに対する負荷が
増大してしまい、好ましくない。
【０００６】本発明は、このような従来の問題点に鑑み
て為されたものであり、ＵＳＢデバイス（データ処理装
置）側で割込み回数を調整することができ、かつＣＰＵ
に対する負荷を軽減してＵＳＢインターフェース（シリ
アルインターフェース）の複合システムへの組込みを可
能とするようなシリアル通信用データ処理装置を提供す
ることを目的としている。
て為されたものであり、ＵＳＢデバイス（データ処理装
置）側で割込み回数を調整することができ、かつＣＰＵ
に対する負荷を軽減してＵＳＢインターフェース（シリ
アルインターフェース）の複合システムへの組込みを可
能とするようなシリアル通信用データ処理装置を提供す
ることを目的としている。
【０００７】
【課題を解決するための手段】上述した目的を達成する
ため、第１に、本発明のシリアル通信用データ処理装置
は、シリアルインターフェースによりホストコンピュー
タと通信を行うシリアル通信用データ処理装置であっ
て、バスイベントに対する処理を行う中央処理装置と、
一バスイベントに応じて、直ちに前記中央処理装置に対
して割込みを発生させ前記中央処理装置に前記バスイベ
ントに対する処理を行わせる第１の割込み形態、および
所定の割込み周期で定められるタイミングまで前記バス
イベントをバッファリングしてから前記中央処理装置に
対して割込みを発生させ前記中央処理装置に前記バスイ
ベントに対する処理を行わせる第２の割込み形態のいず
れか一方をバスイベント毎に予め設定する割込み形態設
定手段と、バスイベント発生時に、前記割込み形態設定
手段により予め設定された内容に基づいて第１の割込み
形態による処理あるいは第２の割込み形態による処理を
実行する処理実行手段と、を備えてなることを特徴とし
ている。
ため、第１に、本発明のシリアル通信用データ処理装置
は、シリアルインターフェースによりホストコンピュー
タと通信を行うシリアル通信用データ処理装置であっ
て、バスイベントに対する処理を行う中央処理装置と、
一バスイベントに応じて、直ちに前記中央処理装置に対
して割込みを発生させ前記中央処理装置に前記バスイベ
ントに対する処理を行わせる第１の割込み形態、および
所定の割込み周期で定められるタイミングまで前記バス
イベントをバッファリングしてから前記中央処理装置に
対して割込みを発生させ前記中央処理装置に前記バスイ
ベントに対する処理を行わせる第２の割込み形態のいず
れか一方をバスイベント毎に予め設定する割込み形態設
定手段と、バスイベント発生時に、前記割込み形態設定
手段により予め設定された内容に基づいて第１の割込み
形態による処理あるいは第２の割込み形態による処理を
実行する処理実行手段と、を備えてなることを特徴とし
ている。
【０００８】第２に、本発明のシリアル通信用データ処
理装置は、前記第１に記載のシリアル通信用データ処理
装置において、前記第２の割込み形態における所定の割
込み周期が、前記ホストコンピュータから供給される所
定の周期を有する信号に基づいて定められていることを
特徴としている。
理装置は、前記第１に記載のシリアル通信用データ処理
装置において、前記第２の割込み形態における所定の割
込み周期が、前記ホストコンピュータから供給される所
定の周期を有する信号に基づいて定められていることを
特徴としている。
【０００９】第３に、本発明のシリアル通信用データ処
理装置は、前記第１に記載のシリアル通信用データ処理
装置において、前記第２の割込み形態におけるバスイベ
ントのバッファリングが、前記バスイベントを格納する
バッファ手段と、前記バスイベントを構成するデータパ
ケット毎のデータサイズ、前記バスイベントの全データ
サイズ、および前記バスイベントを構成するデータパケ
ットの数を記憶するレジスタ手段とにより行われること
を特徴としている。
理装置は、前記第１に記載のシリアル通信用データ処理
装置において、前記第２の割込み形態におけるバスイベ
ントのバッファリングが、前記バスイベントを格納する
バッファ手段と、前記バスイベントを構成するデータパ
ケット毎のデータサイズ、前記バスイベントの全データ
サイズ、および前記バスイベントを構成するデータパケ
ットの数を記憶するレジスタ手段とにより行われること
を特徴としている。
【００１０】第４に、本発明のシリアル通信用データ処
理装置は、前記第１に記載のシリアル通信用データ処理
装置において、前記割込み形態設定手段による設定が、
プログラマブルに行われることを特徴としている。
理装置は、前記第１に記載のシリアル通信用データ処理
装置において、前記割込み形態設定手段による設定が、
プログラマブルに行われることを特徴としている。
【００１１】
【発明の実施の形態】以下、本発明の一実施形態につい
て図面を参照しながら詳細に説明する。
て図面を参照しながら詳細に説明する。
【００１２】まず、本実施形態のＵＳＢデバイスにおけ
る割込み動作の一例を図１を参照しながら説明する。図
１において、１フレーム２１３は、ＳＯＦ信号２１１，
２１２間の期間すなわちＵＳＢホストからのＳＯＦ信号
５カウント分に相当する期間（５ｍｓ）として設定され
ている。この１フレーム２１３（第Ｋフレーム）におい
て、ＵＳＢバス上のバスイベント２００には、バスリセ
ット信号２０１、転送１のデータ２０２、転送２のデー
タ２０３、転送３のデータ２０４が含まれており、これ
らが時系列的に配置されている。また、ＣＰＵによるデ
ータ処理２０５には、処理２０６〜２０８が含まれてお
り、これらが時系列的に配置されている。
る割込み動作の一例を図１を参照しながら説明する。図
１において、１フレーム２１３は、ＳＯＦ信号２１１，
２１２間の期間すなわちＵＳＢホストからのＳＯＦ信号
５カウント分に相当する期間（５ｍｓ）として設定され
ている。この１フレーム２１３（第Ｋフレーム）におい
て、ＵＳＢバス上のバスイベント２００には、バスリセ
ット信号２０１、転送１のデータ２０２、転送２のデー
タ２０３、転送３のデータ２０４が含まれており、これ
らが時系列的に配置されている。また、ＣＰＵによるデ
ータ処理２０５には、処理２０６〜２０８が含まれてお
り、これらが時系列的に配置されている。
【００１３】ここで、ＵＳＢバス上のバスイベント２０
０をＣＰＵに通知するための割込みとして、割込み２０
９（図中、「割込み形態Ａ」として示す）および割込み
２１０（図中、「割込み形態Ｂ」として示す）といった
２種類の割込みが設けられている。割込み形態Ａによる
割込み２０９は、従来と同様にバスイベント毎に発生
し、その都度ＣＰＵによるデータ処理２０５が行われ
る。一方、割込み形態Ｂによる割込み２１０は、１フレ
ーム２１３毎に（１フレーム２１３を割込み周期とし
て）ＳＯＦ信号に同期して発生し、そのタイミングでＣ
ＰＵによるデータ処理２０５が行われる。すなわち、バ
スリセット信号２０１に対する処理２０６および転送１
のデータ２０２に対する処理２０７は、第Ｋフレームに
おいて順次行われ、転送２のデータ２０３および転送３
のデータ２０４に対する処理２０８は、次の第Ｋ＋１フ
レームにおいて行われるようになっている。なお、割込
み形態Ｂによる割込みの周期は、本実施形態ではＳＯＦ
信号５カウント分に相当する５ｍｓに設定されている
が、任意の時間に設定することができる。
０をＣＰＵに通知するための割込みとして、割込み２０
９（図中、「割込み形態Ａ」として示す）および割込み
２１０（図中、「割込み形態Ｂ」として示す）といった
２種類の割込みが設けられている。割込み形態Ａによる
割込み２０９は、従来と同様にバスイベント毎に発生
し、その都度ＣＰＵによるデータ処理２０５が行われ
る。一方、割込み形態Ｂによる割込み２１０は、１フレ
ーム２１３毎に（１フレーム２１３を割込み周期とし
て）ＳＯＦ信号に同期して発生し、そのタイミングでＣ
ＰＵによるデータ処理２０５が行われる。すなわち、バ
スリセット信号２０１に対する処理２０６および転送１
のデータ２０２に対する処理２０７は、第Ｋフレームに
おいて順次行われ、転送２のデータ２０３および転送３
のデータ２０４に対する処理２０８は、次の第Ｋ＋１フ
レームにおいて行われるようになっている。なお、割込
み形態Ｂによる割込みの周期は、本実施形態ではＳＯＦ
信号５カウント分に相当する５ｍｓに設定されている
が、任意の時間に設定することができる。
【００１４】上述した割込み形態Ａは、低頻度ではある
が、緊急性が高く、即時処理が要求されるケーブル切
断、ＵＳＢバスリセットなどのバスシグナル、および制
御系データ等の転送に適用される。図１の例では、バス
リセット信号２０１および転送１のデータ２０２に割込
み形態Ａが適用されている。この割込み形態Ａは、従来
どおり、時間で管理されない割込み形態である。一方、
上述した割込み形態Ｂは、時間で管理されるものであ
り、高頻度に発生する音声データ、および大容量で局所
的に高頻度なパケット通信用データ等の転送に適用され
る。図１の例では、転送２のデータ２０３および転送３
のデータ２０４に割込み形態Ｂが適用されている。な
お、割込み形態Ａを適用するか、割込み形態Ｂを適用す
るかは、バスイベント（エンドポイント、バスシグナ
ル）毎に予め設定しておく必要がある。
が、緊急性が高く、即時処理が要求されるケーブル切
断、ＵＳＢバスリセットなどのバスシグナル、および制
御系データ等の転送に適用される。図１の例では、バス
リセット信号２０１および転送１のデータ２０２に割込
み形態Ａが適用されている。この割込み形態Ａは、従来
どおり、時間で管理されない割込み形態である。一方、
上述した割込み形態Ｂは、時間で管理されるものであ
り、高頻度に発生する音声データ、および大容量で局所
的に高頻度なパケット通信用データ等の転送に適用され
る。図１の例では、転送２のデータ２０３および転送３
のデータ２０４に割込み形態Ｂが適用されている。な
お、割込み形態Ａを適用するか、割込み形態Ｂを適用す
るかは、バスイベント（エンドポイント、バスシグナ
ル）毎に予め設定しておく必要がある。
【００１５】次に、本実施形態のＵＳＢデバイスの構成
を図２を参照しながら説明する。図２において、ＵＳＢ
ホスト３００およびＵＳＢデバイス３０２は、ＵＳＢケ
ーブル３０１を介して相互に接続されている。ＵＳＢデ
バイス３０２において、ＳＩＥ（Serial Interface Eng
ine）３０３、後述するデータバッファ３０６を制御す
るバッファコントローラ３０４およびエンドポイントア
ドレスを解析するデコーダ３０５は、バス３１９を介し
て相互に接続されている。また、各エンドポイントに対
応するデータバッファ３０６、割込み形態Ｂの割込み周
期となる所定時間を計時する（本実施形態では、５ｍｓ
を計時する、あるいはＳＯＦ信号を５カウントする）計
時装置３０７、データバッファ３０６からの信号に基づ
き割込み信号３１７を出力する信号制御装置３０８、デ
ータバッファ３０６用のステータスレジスタ３０９、デ
ータ処理等を行うＣＰＵ３１０および他の周辺回路３１
８は、バス３２０を介して相互に接続されている。
を図２を参照しながら説明する。図２において、ＵＳＢ
ホスト３００およびＵＳＢデバイス３０２は、ＵＳＢケ
ーブル３０１を介して相互に接続されている。ＵＳＢデ
バイス３０２において、ＳＩＥ（Serial Interface Eng
ine）３０３、後述するデータバッファ３０６を制御す
るバッファコントローラ３０４およびエンドポイントア
ドレスを解析するデコーダ３０５は、バス３１９を介し
て相互に接続されている。また、各エンドポイントに対
応するデータバッファ３０６、割込み形態Ｂの割込み周
期となる所定時間を計時する（本実施形態では、５ｍｓ
を計時する、あるいはＳＯＦ信号を５カウントする）計
時装置３０７、データバッファ３０６からの信号に基づ
き割込み信号３１７を出力する信号制御装置３０８、デ
ータバッファ３０６用のステータスレジスタ３０９、デ
ータ処理等を行うＣＰＵ３１０および他の周辺回路３１
８は、バス３２０を介して相互に接続されている。
【００１６】データバッファ３０６は、各エンドポイン
トに対応する複数のエンドポイントバッファ３０６−
１，３０６−２，…，３０６−ｎ（ｎは自然数）からな
っており、これらのエンドポイントバッファはバッファ
コントローラ３０４にそれぞれ接続されている。また、
エンドポイントバッファ３０６−１，３０６−２，…，
３０６−ｎは、信号制御装置３０８にそれぞれ接続され
ているとともに、計時装置３０７にそれぞれ接続されて
いる。これにより、エンドポイントバッファ３０６−
１，３０６−２，…，３０６−ｎから、エンドポイント
毎のバッファステータスに応じた通知信号３１１〜３１
３が、信号制御装置３０８および計時装置３０７にそれ
ぞれ供給される。また、バス３１９は信号制御装置３０
８および計時装置３０７にそれぞれ接続されており、こ
れにより、ＵＳＢケーブル着脱、およびＵＳＢリセッ
ト、サスペンド、レジューム等のＵＳＢバスシグナルを
通知するための信号３１４が、信号制御装置３０８およ
び計時装置３０７にそれぞれ供給される。更に、バス３
１９は計時装置３０７に接続されており、これにより、
ＳＯＦ信号を通知するための信号３１６が計時装置３０
７に供給される。
トに対応する複数のエンドポイントバッファ３０６−
１，３０６−２，…，３０６−ｎ（ｎは自然数）からな
っており、これらのエンドポイントバッファはバッファ
コントローラ３０４にそれぞれ接続されている。また、
エンドポイントバッファ３０６−１，３０６−２，…，
３０６−ｎは、信号制御装置３０８にそれぞれ接続され
ているとともに、計時装置３０７にそれぞれ接続されて
いる。これにより、エンドポイントバッファ３０６−
１，３０６−２，…，３０６−ｎから、エンドポイント
毎のバッファステータスに応じた通知信号３１１〜３１
３が、信号制御装置３０８および計時装置３０７にそれ
ぞれ供給される。また、バス３１９は信号制御装置３０
８および計時装置３０７にそれぞれ接続されており、こ
れにより、ＵＳＢケーブル着脱、およびＵＳＢリセッ
ト、サスペンド、レジューム等のＵＳＢバスシグナルを
通知するための信号３１４が、信号制御装置３０８およ
び計時装置３０７にそれぞれ供給される。更に、バス３
１９は計時装置３０７に接続されており、これにより、
ＳＯＦ信号を通知するための信号３１６が計時装置３０
７に供給される。
【００１７】計時装置３０７は信号制御装置３０８に接
続されており、これにより、計時装置３０７から、割込
み形態Ｂの割込み周期となる所定時間を計時したことを
通知するための信号３１５が信号制御回路３０８に供給
される。また、信号制御装置３０８はＣＰＵ３１０に接
続されており、これにより、信号制御装置３０８から、
信号３１１〜３１３あるいは信号３１４に基づく割込み
信号３１７がＣＰＵ３１０に供給される。この割込み信
号３１７により、ＣＰＵ３１０に対して、前述した割込
み形態Ａあるいは割込み形態Ｂによる割込みが行われ
る。更に、他の周辺回路３１８もＣＰＵ３１０に接続さ
れており、これにより、他の周辺回路３１８から、種々
の信号がＣＰＵ３１０に供給される。なお、割込み形態
Ａを適用するか、割込み形態Ｂを適用するかは、信号制
御装置３０８において、バスイベント（エンドポイン
ト、バスシグナル）毎に予め設定しておく。この設定
は、プログラマブルに行うことが可能である。
続されており、これにより、計時装置３０７から、割込
み形態Ｂの割込み周期となる所定時間を計時したことを
通知するための信号３１５が信号制御回路３０８に供給
される。また、信号制御装置３０８はＣＰＵ３１０に接
続されており、これにより、信号制御装置３０８から、
信号３１１〜３１３あるいは信号３１４に基づく割込み
信号３１７がＣＰＵ３１０に供給される。この割込み信
号３１７により、ＣＰＵ３１０に対して、前述した割込
み形態Ａあるいは割込み形態Ｂによる割込みが行われ
る。更に、他の周辺回路３１８もＣＰＵ３１０に接続さ
れており、これにより、他の周辺回路３１８から、種々
の信号がＣＰＵ３１０に供給される。なお、割込み形態
Ａを適用するか、割込み形態Ｂを適用するかは、信号制
御装置３０８において、バスイベント（エンドポイン
ト、バスシグナル）毎に予め設定しておく。この設定
は、プログラマブルに行うことが可能である。
【００１８】続いて、ＵＳＢデバイス３０２の動作につ
いて説明する。まず、ＵＳＢデバイス３０２は、ＵＳＢ
ケーブル３０１上のバスイベントを検知すると、ＳＩＥ
３０３およびデコーダ３０５により該バスイベントを解
析し、ＵＳＢバスシグナルなら、信号３１４によりその
旨を信号制御装置３０８に通知し、各エンドポイントに
対する転送データの送受信に関するバスイベントなら、
バッファコントローラ３０４を介してデータバッファ３
０６との間でデータ転送を行い、信号３１１〜３１３に
よりエンドポイント毎のステータスを信号制御装置３０
８に通知する。ここで、データバッファ３０６は、プロ
グラマブルにサイズ変更が可能である。
いて説明する。まず、ＵＳＢデバイス３０２は、ＵＳＢ
ケーブル３０１上のバスイベントを検知すると、ＳＩＥ
３０３およびデコーダ３０５により該バスイベントを解
析し、ＵＳＢバスシグナルなら、信号３１４によりその
旨を信号制御装置３０８に通知し、各エンドポイントに
対する転送データの送受信に関するバスイベントなら、
バッファコントローラ３０４を介してデータバッファ３
０６との間でデータ転送を行い、信号３１１〜３１３に
よりエンドポイント毎のステータスを信号制御装置３０
８に通知する。ここで、データバッファ３０６は、プロ
グラマブルにサイズ変更が可能である。
【００１９】計時装置３０７は、割込み形態Ｂの割込み
周期となる所定時間を計時すると、信号３１５によりそ
の旨を信号制御装置３０８に通知する。ここで、計時装
置３０７への入力信号は、データバッファ３０６からの
信号３１１〜３１３、ＵＳＢバスシグナルを通知するた
めの信号３１４、およびＳＯＦ信号を通知するための信
号３１６であり、これらの信号は、計時装置３０７にお
けるタイマ動作開始、カウント要因等に利用することが
できる。また、計時装置３０７におけるタイマ間隔（時
間）、カウント数、およびそれらのトリガとして関連付
ける信号の選択は、すべてプログラマブルに設定するこ
とが可能である。例えば、ＳＯＦ信号をカウント要因と
し、５カウント毎に信号制御装置３０８に通知する方
法、エンドポイントバッファ３０６−２のデータ送信完
了をタイマ動作開始トリガとし、３ｍｓ後に信号制御装
置３０８に通知する方法等が考えられる。
周期となる所定時間を計時すると、信号３１５によりそ
の旨を信号制御装置３０８に通知する。ここで、計時装
置３０７への入力信号は、データバッファ３０６からの
信号３１１〜３１３、ＵＳＢバスシグナルを通知するた
めの信号３１４、およびＳＯＦ信号を通知するための信
号３１６であり、これらの信号は、計時装置３０７にお
けるタイマ動作開始、カウント要因等に利用することが
できる。また、計時装置３０７におけるタイマ間隔（時
間）、カウント数、およびそれらのトリガとして関連付
ける信号の選択は、すべてプログラマブルに設定するこ
とが可能である。例えば、ＳＯＦ信号をカウント要因と
し、５カウント毎に信号制御装置３０８に通知する方
法、エンドポイントバッファ３０６−２のデータ送信完
了をタイマ動作開始トリガとし、３ｍｓ後に信号制御装
置３０８に通知する方法等が考えられる。
【００２０】信号制御装置３０８は、発生するバスイベ
ントに応じて割込み信号３１７を出力するタイミングを
制御する。すなわち、割込み形態Ａが適用されるバスイ
ベントが発生すると、信号制御装置３０８は、直ちに割
込み信号３１７をＣＰＵ３１０に供給する。一方、割込
み形態Ｂが適用されるバスイベントが発生すると、信号
制御装置３０８は、計時装置３０７からの信号３１５に
応じて（同期して）割込み信号３１７をＣＰＵ３１０に
供給する。
ントに応じて割込み信号３１７を出力するタイミングを
制御する。すなわち、割込み形態Ａが適用されるバスイ
ベントが発生すると、信号制御装置３０８は、直ちに割
込み信号３１７をＣＰＵ３１０に供給する。一方、割込
み形態Ｂが適用されるバスイベントが発生すると、信号
制御装置３０８は、計時装置３０７からの信号３１５に
応じて（同期して）割込み信号３１７をＣＰＵ３１０に
供給する。
【００２１】次に、データバッファ３０６を構成する各
エンドポイントバッファの構成およびこれに対応するス
テータスレジスタ３０９の構成を図３を参照しながら説
明する。図３において、データバッファ３０６を構成す
る各エンドポイントバッファは、データ格納領域４０２
を有している。また、ステータスレジスタ３０９は、各
エンドポイントバッファに対応して、データパケット毎
の格納データサイズを記憶するレジスタ４０５〜４１
１、該エンドポイントバッファ内の格納全データサイズ
を記憶するレジスタ４０３、および有効パケット数を記
憶するレジスタ４０４を有している。
エンドポイントバッファの構成およびこれに対応するス
テータスレジスタ３０９の構成を図３を参照しながら説
明する。図３において、データバッファ３０６を構成す
る各エンドポイントバッファは、データ格納領域４０２
を有している。また、ステータスレジスタ３０９は、各
エンドポイントバッファに対応して、データパケット毎
の格納データサイズを記憶するレジスタ４０５〜４１
１、該エンドポイントバッファ内の格納全データサイズ
を記憶するレジスタ４０３、および有効パケット数を記
憶するレジスタ４０４を有している。
【００２２】ここで、データ受信時の動作について説明
する。まず、図１における第Ｋフレーム内の転送２がパ
ケット通信用データの転送であるとする。割込み形態Ｂ
による割込み２１０のために、計時装置３０７は割込み
周期に相当する所定時間（本実施形態では、５ｍｓ）を
計時する。また、転送２が５個のデータパケットから構
成されているとし、それぞれのデータサイズを６４バイ
ト、０バイト、６４バイト、４８バイト、６４バイトと
する。ここで、０バイトデータとは、データ領域が０バ
イトであって、転送先等を示すヘッダ領域のみを有する
データである。これらのデータは割込み２１０により一
括して処理されるまでバッファリングされ、ステータス
レジスタ３０９内の各レジスタにデータサイズ等の情報
が記憶される。データパケット毎の格納データサイズを
記憶するレジスタ４０５〜４１１は任意の個数設けるこ
とが可能であるが、パケット通信用データを転送するバ
ルク転送は非周期的に発生する上、ＵＳＢ仕様では０バ
イトデータが転送可能であるため、有効パケット数、す
なわちレジスタ４０５〜４１１のうちどの部分が有効で
あるかを示す情報を記憶するレジスタ４０４が必要とな
る。
する。まず、図１における第Ｋフレーム内の転送２がパ
ケット通信用データの転送であるとする。割込み形態Ｂ
による割込み２１０のために、計時装置３０７は割込み
周期に相当する所定時間（本実施形態では、５ｍｓ）を
計時する。また、転送２が５個のデータパケットから構
成されているとし、それぞれのデータサイズを６４バイ
ト、０バイト、６４バイト、４８バイト、６４バイトと
する。ここで、０バイトデータとは、データ領域が０バ
イトであって、転送先等を示すヘッダ領域のみを有する
データである。これらのデータは割込み２１０により一
括して処理されるまでバッファリングされ、ステータス
レジスタ３０９内の各レジスタにデータサイズ等の情報
が記憶される。データパケット毎の格納データサイズを
記憶するレジスタ４０５〜４１１は任意の個数設けるこ
とが可能であるが、パケット通信用データを転送するバ
ルク転送は非周期的に発生する上、ＵＳＢ仕様では０バ
イトデータが転送可能であるため、有効パケット数、す
なわちレジスタ４０５〜４１１のうちどの部分が有効で
あるかを示す情報を記憶するレジスタ４０４が必要とな
る。
【００２３】図３の例では、５個のパケットを受信し、
全体で２０８バイトのデータであることが示されてお
り、レジスタ４０６の０バイトデータは有効であるが、
レジスタ４１０および４１１の０バイトデータは無効で
あることが分かる。このようにステータスレジスタ３０
９によって複数のパケットの区切りを明確化すること
で、時間で管理される割込み形態Ｂによる割込みの際
に、データの組立てに柔軟に対応することができる。更
に、全データサイズを記憶するレジスタ４０３は、エン
ドポイントバッファと他のメモリとの間でデータをＤＭ
Ａ転送する場合に利用可能である。なお、データ送信時
の動作は、データ受信時の動作と同様である。
全体で２０８バイトのデータであることが示されてお
り、レジスタ４０６の０バイトデータは有効であるが、
レジスタ４１０および４１１の０バイトデータは無効で
あることが分かる。このようにステータスレジスタ３０
９によって複数のパケットの区切りを明確化すること
で、時間で管理される割込み形態Ｂによる割込みの際
に、データの組立てに柔軟に対応することができる。更
に、全データサイズを記憶するレジスタ４０３は、エン
ドポイントバッファと他のメモリとの間でデータをＤＭ
Ａ転送する場合に利用可能である。なお、データ送信時
の動作は、データ受信時の動作と同様である。
【００２４】
【発明の効果】上述した説明から明らかなように、本発
明のシリアル通信用データ処理装置によれば、割込み形
態Ａ（第１の割込み形態）および割込み形態Ｂ（第２の
割込み形態）といった２種類の割込み形態を併用してお
り、ＵＳＢデバイス（データ処理装置）側で割込み回数
を調整することができる。また、ＣＰＵに対する負荷を
軽減することでＵＳＢインターフェース（シリアルイン
ターフェース）を複合システムへ組込むことができる。
更に、時間で管理される割込み形態Ｂの場合であって
も、従来と同等のデータ転送レートを維持することがで
きる。
明のシリアル通信用データ処理装置によれば、割込み形
態Ａ（第１の割込み形態）および割込み形態Ｂ（第２の
割込み形態）といった２種類の割込み形態を併用してお
り、ＵＳＢデバイス（データ処理装置）側で割込み回数
を調整することができる。また、ＣＰＵに対する負荷を
軽減することでＵＳＢインターフェース（シリアルイン
ターフェース）を複合システムへ組込むことができる。
更に、時間で管理される割込み形態Ｂの場合であって
も、従来と同等のデータ転送レートを維持することがで
きる。
【図１】本発明の一実施形態のＵＳＢデバイスにおける
割込み動作の一例を説明するためのタイムチャートであ
る。
割込み動作の一例を説明するためのタイムチャートであ
る。
【図２】一実施形態のＵＳＢデバイスの構成を示すブロ
ック図である。
ック図である。
【図３】データバッファを構成する各エンドポイントバ
ッファの構成およびこれに対応するステータスレジスタ
の構成を模式的に示す図である。
ッファの構成およびこれに対応するステータスレジスタ
の構成を模式的に示す図である。
【図４】従来のＵＳＢデバイスにおける割込み動作の一
例を説明するためのタイムチャートである。
例を説明するためのタイムチャートである。
２００ バスイベント ２０５ ＣＰＵによるデータ処理 ２０９ 割込み形態Ａによる割込み ２１０ 割込み形態Ｂによる割込み ２１１，２１２ ＳＯＦ信号 ２１３ １フレーム ３００ ＵＳＢホスト ３０１ ＵＳＢケーブル ３０２ ＵＳＢデバイス ３０６ データバッファ ３０７ 計時装置 ３０８ 信号制御装置 ３０９ ステータスレジスタ ３１０ ＣＰＵ ４０３〜４１１ レジスタ
Claims (4)
- 【請求項１】 シリアルインターフェースによりホスト
コンピュータと通信を行うシリアル通信用データ処理装
置であって、 バスイベントに対する処理を行う中央処理装置と、 一バスイベントに応じて、直ちに前記中央処理装置に対
して割込みを発生させ前記中央処理装置に前記バスイベ
ントに対する処理を行わせる第１の割込み形態、および
所定の割込み周期で定められるタイミングまで前記バス
イベントをバッファリングしてから前記中央処理装置に
対して割込みを発生させ前記中央処理装置に前記バスイ
ベントに対する処理を行わせる第２の割込み形態のいず
れか一方をバスイベント毎に予め設定する割込み形態設
定手段と、 バスイベント発生時に、前記割込み形態設定手段により
予め設定された内容に基づいて第１の割込み形態による
処理あるいは第２の割込み形態による処理を実行する処
理実行手段と、 を備えてなることを特徴とするシリアル通信用データ処
理装置。 - 【請求項２】 前記第２の割込み形態における所定の割
込み周期が、前記ホストコンピュータから供給される所
定の周期を有する信号に基づいて定められていることを
特徴とする請求項１に記載のシリアル通信用データ処理
装置。 - 【請求項３】 前記第２の割込み形態におけるバスイベ
ントのバッファリングが、前記バスイベントを格納する
バッファ手段と、前記バスイベントを構成するデータパ
ケット毎のデータサイズ、前記バスイベントの全データ
サイズ、および前記バスイベントを構成するデータパケ
ットの数を記憶するレジスタ手段とにより行われること
を特徴とする請求項１に記載のシリアル通信用データ処
理装置。 - 【請求項４】 前記割込み形態設定手段による設定が、
プログラマブルに行われることを特徴とする請求項１に
記載のシリアル通信用データ処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000319557A JP3568118B2 (ja) | 2000-10-19 | 2000-10-19 | シリアル通信用データ処理装置 |
| EP01124884A EP1199641B1 (en) | 2000-10-19 | 2001-10-18 | Data processing device used in serial communication system |
| US09/978,777 US20020049874A1 (en) | 2000-10-19 | 2001-10-18 | Data processing device used in serial communication system |
| DE60122085T DE60122085T2 (de) | 2000-10-19 | 2001-10-18 | Datenverarbeitungsgerät für serielles Kommunikationssystem |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000319557A JP3568118B2 (ja) | 2000-10-19 | 2000-10-19 | シリアル通信用データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002135257A true JP2002135257A (ja) | 2002-05-10 |
| JP3568118B2 JP3568118B2 (ja) | 2004-09-22 |
Family
ID=18797998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000319557A Expired - Fee Related JP3568118B2 (ja) | 2000-10-19 | 2000-10-19 | シリアル通信用データ処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20020049874A1 (ja) |
| EP (1) | EP1199641B1 (ja) |
| JP (1) | JP3568118B2 (ja) |
| DE (1) | DE60122085T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013510375A (ja) * | 2009-11-06 | 2013-03-21 | クゥアルコム・インコーポレイテッド | データ通信のためのシステム、方法、および装置 |
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| US7936861B2 (en) * | 2004-07-23 | 2011-05-03 | At&T Intellectual Property I, L.P. | Announcement system and method of use |
| US7580837B2 (en) | 2004-08-12 | 2009-08-25 | At&T Intellectual Property I, L.P. | System and method for targeted tuning module of a speech recognition system |
| US20060050865A1 (en) * | 2004-09-07 | 2006-03-09 | Sbc Knowledge Ventures, Lp | System and method for adapting the level of instructional detail provided through a user interface |
| US7657005B2 (en) | 2004-11-02 | 2010-02-02 | At&T Intellectual Property I, L.P. | System and method for identifying telephone callers |
| US20060167886A1 (en) * | 2004-11-22 | 2006-07-27 | International Business Machines Corporation | System and method for transmitting data from a storage medium to a user-defined cluster of local and remote server blades |
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| US7242751B2 (en) | 2004-12-06 | 2007-07-10 | Sbc Knowledge Ventures, L.P. | System and method for speech recognition-enabled automatic call routing |
| US7751551B2 (en) | 2005-01-10 | 2010-07-06 | At&T Intellectual Property I, L.P. | System and method for speech-enabled call routing |
| US7627096B2 (en) * | 2005-01-14 | 2009-12-01 | At&T Intellectual Property I, L.P. | System and method for independently recognizing and selecting actions and objects in a speech recognition system |
| US7450698B2 (en) * | 2005-01-14 | 2008-11-11 | At&T Intellectual Property 1, L.P. | System and method of utilizing a hybrid semantic model for speech recognition |
| US7627109B2 (en) | 2005-02-04 | 2009-12-01 | At&T Intellectual Property I, Lp | Call center system for multiple transaction selections |
| US8005204B2 (en) * | 2005-06-03 | 2011-08-23 | At&T Intellectual Property I, L.P. | Call routing system and method of using the same |
| US7657020B2 (en) | 2005-06-03 | 2010-02-02 | At&T Intellectual Property I, Lp | Call routing system and method of using the same |
| US8412975B2 (en) | 2007-05-15 | 2013-04-02 | Chronologic Pty. Ltd. | USB based synchronization and timing system |
| CN101711051B (zh) * | 2009-11-20 | 2012-05-30 | 深圳市中兴移动通信有限公司 | 一种移动终端及降低移动终端待机功耗的方法 |
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| CN103631747B (zh) * | 2013-11-20 | 2016-05-25 | 飞天诚信科技股份有限公司 | 一种通讯模式的识别方法 |
| CN112416447A (zh) * | 2020-12-03 | 2021-02-26 | 深圳市国科亿道科技有限公司 | 一个usb端口实现多个复合功能设备的方法及复合设备 |
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|---|---|---|---|---|
| JPH0656601B2 (ja) * | 1991-11-28 | 1994-07-27 | インターナショナル・ビジネス・マシーンズ・コーポレイション | データ転送制御用インタフェース回路 |
| US5797037A (en) * | 1995-03-31 | 1998-08-18 | Cirrus Logic, Inc. | Interrupt request control logic reducing the number of interrupts required for I/O data transfer |
| US5708817A (en) * | 1995-05-31 | 1998-01-13 | Apple Computer, Inc. | Programmable delay of an interrupt |
| US5881296A (en) * | 1996-10-02 | 1999-03-09 | Intel Corporation | Method for improved interrupt processing in a computer system |
| US6185639B1 (en) * | 1998-06-05 | 2001-02-06 | International Business Machines Corporation | System and method to reduce a computer system's interrupt processing overhead |
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| US6119195A (en) * | 1998-08-04 | 2000-09-12 | Intel Corporation | Virtualizing serial bus information point by address mapping via a parallel port |
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-
2000
- 2000-10-19 JP JP2000319557A patent/JP3568118B2/ja not_active Expired - Fee Related
-
2001
- 2001-10-18 US US09/978,777 patent/US20020049874A1/en not_active Abandoned
- 2001-10-18 EP EP01124884A patent/EP1199641B1/en not_active Expired - Lifetime
- 2001-10-18 DE DE60122085T patent/DE60122085T2/de not_active Expired - Lifetime
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|---|---|---|---|---|
| JP2013510375A (ja) * | 2009-11-06 | 2013-03-21 | クゥアルコム・インコーポレイテッド | データ通信のためのシステム、方法、および装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE60122085D1 (de) | 2006-09-21 |
| EP1199641A3 (en) | 2002-07-10 |
| DE60122085T2 (de) | 2006-12-07 |
| US20020049874A1 (en) | 2002-04-25 |
| EP1199641B1 (en) | 2006-08-09 |
| EP1199641A2 (en) | 2002-04-24 |
| JP3568118B2 (ja) | 2004-09-22 |
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