JPS6114686A - 表示装置 - Google Patents
表示装置Info
- Publication number
- JPS6114686A JPS6114686A JP13565484A JP13565484A JPS6114686A JP S6114686 A JPS6114686 A JP S6114686A JP 13565484 A JP13565484 A JP 13565484A JP 13565484 A JP13565484 A JP 13565484A JP S6114686 A JPS6114686 A JP S6114686A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- display
- memory
- instructions
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は複数個のＣＰＵを用いて表示する表示装置に関
するものである。
するものである。
従来例の構成とその問題点
近年、情報機器分野の発達は目覚しく、その高機能化も
加速さねている。特に端末機器の表示装置は、ＬＥＤや
ランプ方式からＣＲＴやドツトマトリックス等を用いた
高級化へ吉進歩発展している。更に、端末装置の高級化
に伴い、表小装首イのものも、インテリジェンス化さね
できている３、従来、一般に、１つのＣＰＵでも−、て
表示装置のビデオＲＡＭに表示データを書込方式が主流
であった。しかしシステムが複雑になり、多機能を持っ
たシステム構成の場合、機器全体を制御するＣＰＵ（マ
スタＣＰＵ捷たけポスト側ＣＰＵと呼ばわることもある
）吉、そのシステムの中の１つの機能を専門に処理する
専用機能ＣＰＵに分類されるケースが多い。特に、近年
のＬＳＩの発達により安価で高機能を有するマイクロコ
ンピュータが、入手し易すい昨今では、システムのマル
チＣＰＵ化が増加している。
加速さねている。特に端末機器の表示装置は、ＬＥＤや
ランプ方式からＣＲＴやドツトマトリックス等を用いた
高級化へ吉進歩発展している。更に、端末装置の高級化
に伴い、表小装首イのものも、インテリジェンス化さね
できている３、従来、一般に、１つのＣＰＵでも−、て
表示装置のビデオＲＡＭに表示データを書込方式が主流
であった。しかしシステムが複雑になり、多機能を持っ
たシステム構成の場合、機器全体を制御するＣＰＵ（マ
スタＣＰＵ捷たけポスト側ＣＰＵと呼ばわることもある
）吉、そのシステムの中の１つの機能を専門に処理する
専用機能ＣＰＵに分類されるケースが多い。特に、近年
のＬＳＩの発達により安価で高機能を有するマイクロコ
ンピュータが、入手し易すい昨今では、システムのマル
チＣＰＵ化が増加している。
第１図は従来の方式を示す図である１、第１図において
、１はホスト側のＣＰＵで、主にシステム全体の制御を
する機能を有する。６け表示機能専用のＣＰＵ、３は表
示のだめの命令及びデータを伝送するだめのバッファメ
モリ、２，４ｉ’；ｉメモリを切替えるためインタ−７
ユース回！、６１ｄ、ＣＲＴインターフェース回路、７
ＨＣＲＴユニノ］・であ次に、第１図の回路ブロック図
と、第２図の動作フローチャート及び第３図のタイミン
グチャートで動作を説明する。第１図のホスト側ＣＰＵ
１は、第２図のフローチャートで示すように、メインプ
ログラムの処理の途中で表示のためのルーチンを処理す
る。この場合最初にメモリの使用状態を示すＦｌａｇを
チ、ツクし、メモリがＢｕｓｙが否かをチェックする。
、１はホスト側のＣＰＵで、主にシステム全体の制御を
する機能を有する。６け表示機能専用のＣＰＵ、３は表
示のだめの命令及びデータを伝送するだめのバッファメ
モリ、２，４ｉ’；ｉメモリを切替えるためインタ−７
ユース回！、６１ｄ、ＣＲＴインターフェース回路、７
ＨＣＲＴユニノ］・であ次に、第１図の回路ブロック図
と、第２図の動作フローチャート及び第３図のタイミン
グチャートで動作を説明する。第１図のホスト側ＣＰＵ
１は、第２図のフローチャートで示すように、メインプ
ログラムの処理の途中で表示のためのルーチンを処理す
る。この場合最初にメモリの使用状態を示すＦｌａｇを
チ、ツクし、メモリがＢｕｓｙが否かをチェックする。
もしＦｌａｇ＝１、即ちＢｕｓｙの場合はメモリへの命
令及びデータの書込みが不可能であるため、元のメイン
プログラム処理ルーチンへ戻る。
令及びデータの書込みが不可能であるため、元のメイン
プログラム処理ルーチンへ戻る。
そして、再度メインプログラム処理を実行してから、表
示ルーチンを処理する。もし、メモリがＢｕｓｙでない
場合は、第１図のインターフェース１ｎＩｌ路２，４を
ホスト側ＣＰＵ１の書込み側に切替えて、表小のための
命令及びデータを書込む。更に書込みか完了すると、メ
モリ書込み完了Ｆｌａｇを立て、表示用ＣＰＵ５にメモ
リの読み出し可能なことを報知する。
示ルーチンを処理する。もし、メモリがＢｕｓｙでない
場合は、第１図のインターフェース１ｎＩｌ路２，４を
ホスト側ＣＰＵ１の書込み側に切替えて、表小のための
命令及びデータを書込む。更に書込みか完了すると、メ
モリ書込み完了Ｆｌａｇを立て、表示用ＣＰＵ５にメモ
リの読み出し可能なことを報知する。
ところが、このｈ式の場合（１、第３図に小−１１、う
にホスト側ＣＰＵの書込みタイミングＴ１ 、、Ｉ表示
側ＣＰＵの命令及びデータの書込みタイミ／りＴ２が７
リースしくな、でいるために高速度のに小ができない。
にホスト側ＣＰＵの書込みタイミングＴ１ 、、Ｉ表示
側ＣＰＵの命令及びデータの書込みタイミ／りＴ２が７
リースしくな、でいるために高速度のに小ができない。
発明の効果
本発明はこのような従来の欠点を解決するもので、高速
表示、高速描画を可能にすることを［二１的とするもの
である。
表示、高速描画を可能にすることを［二１的とするもの
である。
発明の構成
この目的を達成するために本発明ＣＩ、王に命令及びデ
ータを書込む側の第１のＣＰＵと、主に命令を読み出し
表示を制御する側の第２のＣＰＵ＾の間に、前記命令及
びデータ伝送するための複数個のバッファメモリと、と
わらのバノノアメモリを前記第１のＣＰＵと第２のＣＰ
Ｕの処理速度に応じて切換えるインターフェースｌ１１
１路を備えたものである。
ータを書込む側の第１のＣＰＵと、主に命令を読み出し
表示を制御する側の第２のＣＰＵ＾の間に、前記命令及
びデータ伝送するための複数個のバッファメモリと、と
わらのバノノアメモリを前記第１のＣＰＵと第２のＣＰ
Ｕの処理速度に応じて切換えるインターフェースｌ１１
１路を備えたものである。
実施例の説明
本発明の内容について第４図の回路ブ「ｊツク図及び第
６図のタイミングチャートを用いて説明する。基本的な
考え方としては、第４図に示すように複数個のバッファ
メモリ１２を備え、ホスト側ＣＰＵ１０と表示側ＣＰＵ
１４が互に相手側ＣＰＵのメモリ使用状態に制限される
ことなく自由に命令の書込み及び読み出しが可能なよう
にすることである。なお、第４図において、１１．１３
はメモリを切替えるだめのインターフェース回路、１５
はＣＲＴインターフェース回路、１６はＣＲＴユニット
である。この場合のホスト側と表示側のＣＰＵ１０，１
４の処理のタイミングチャートを第６図に示す。第５図
で判るようにホスト側ＣＰＵ１ｏの処理時間Ｔ１ と表
示側ＣＰＵ１４の処理時間Ｔ２は並列処理されており、
わずかにインターフェース回路１１．１３を切替えるだ
めの時間ΔＴ （通常は数μ秒）が必要なだけである。
６図のタイミングチャートを用いて説明する。基本的な
考え方としては、第４図に示すように複数個のバッファ
メモリ１２を備え、ホスト側ＣＰＵ１０と表示側ＣＰＵ
１４が互に相手側ＣＰＵのメモリ使用状態に制限される
ことなく自由に命令の書込み及び読み出しが可能なよう
にすることである。なお、第４図において、１１．１３
はメモリを切替えるだめのインターフェース回路、１５
はＣＲＴインターフェース回路、１６はＣＲＴユニット
である。この場合のホスト側と表示側のＣＰＵ１０，１
４の処理のタイミングチャートを第６図に示す。第５図
で判るようにホスト側ＣＰＵ１ｏの処理時間Ｔ１ と表
示側ＣＰＵ１４の処理時間Ｔ２は並列処理されており、
わずかにインターフェース回路１１．１３を切替えるだ
めの時間ΔＴ （通常は数μ秒）が必要なだけである。
複数個のバッファメモリ１２の数をいくつにするかはポ
スト側のＣＰＵ１０処理時間Ｔ１ と、表示側ＣＰＵ
１４の処理時間の大きさにより決する。またバッファメ
モリ１２の容量は表示データの量により決定する５、 発明の効果 以にのように本発明によＪ］ぼ、ポスト側ＣＰＵは表示
側のＣＰＵの処理速度に無関係にメインプログラムの処
理を実行できるため、プログラム開発が容易であると共
に、高速の表示が可能である１゜
スト側のＣＰＵ１０処理時間Ｔ１ と、表示側ＣＰＵ
１４の処理時間の大きさにより決する。またバッファメ
モリ１２の容量は表示データの量により決定する５、 発明の効果 以にのように本発明によＪ］ぼ、ポスト側ＣＰＵは表示
側のＣＰＵの処理速度に無関係にメインプログラムの処
理を実行できるため、プログラム開発が容易であると共
に、高速の表示が可能である１゜
第１図は従来の表示装置を示すブロック回路図、第２図
は同回路のフローチャー１・、第３図は同回路の要部の
タイミングチャート、第４図は本発明の一実施例による
表示装置を示すブロック１【１回路図、第６図は同回路
の要部のタイミングチャートである。 １０．１４・ ＣＰＵ、１１．１３・ インターフ
ェースＮ路、１２・ バッファメモリ、。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 〕つ ＯＬ、、ｌ
は同回路のフローチャー１・、第３図は同回路の要部の
タイミングチャート、第４図は本発明の一実施例による
表示装置を示すブロック１【１回路図、第６図は同回路
の要部のタイミングチャートである。 １０．１４・ ＣＰＵ、１１．１３・ インターフ
ェースＮ路、１２・ バッファメモリ、。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 〕つ ＯＬ、、ｌ
Claims (1)
- 主に命令及びデータを書込む側の第１のＣＰＵと、主に
命令を読み出し表示を制御する側の第２のＣＰＵとの間
に、前記命令及びデータ伝送するための複数個のバッフ
ァメモリと、これらのバッファメモリを前記第１のＣＰ
Ｕと第２のＣＰＵの処理速度に応じて切替えるインター
フェース回路を備えたことを特徴とする表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13565484A JPS6114686A (ja) | 1984-06-29 | 1984-06-29 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13565484A JPS6114686A (ja) | 1984-06-29 | 1984-06-29 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6114686A true JPS6114686A (ja) | 1986-01-22 |
Family
ID=15156832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13565484A Pending JPS6114686A (ja) | 1984-06-29 | 1984-06-29 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6114686A (ja) |
-
1984
- 1984-06-29 JP JP13565484A patent/JPS6114686A/ja active Pending
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